KR100616490B1

KR100616490B1 - 레지스터-제어 디지털 지연동기루프

Info

Publication number: KR100616490B1
Application number: KR1019990024875A
Authority: KR
Inventors: 나광진; 박진남
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-06-28
Filing date: 1999-06-28
Publication date: 2006-08-25
Also published as: KR20010004252A

Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 레지스터-제어(register-controlled) 디지털 지연동기루프(delay locked loop, DLL)에 관한 것으로, 지연 체인이 가지는 지연 시간(단위 지연 소자의 수)을 줄일 수 있는 레지스터-제어 디지털 지연동기루프를 제공하는데 그 목적이 있다. 본 발명은 DLL 동작 초기에 위상 비교기 출력을 이용하여 위상 비교기로 입력되는 두 클럭 간의 위상차를 감지함으로써 지연 체인으로 입력되는 클럭 소오스를 제어하도록 구성하였다. DLL 동작 초기에 비교되는 두 클럭의 위상차가 클럭 소오스의 1/2 주기보다 작으면 클럭 소오스를 바꾸지 않고, DLL 동작 초기에 비교되는 두 클럭의 위상차가 1/2 주기보다 크면 클럭 소오스를 반전값으로 바꾸어 보상할 지연량이 1/2 주기보다 작게 되도록 한다. 그러므로 지연 체인이 가져야 할 전체 지연 시간은 1/2 주기이면 충분하다.

지연동기루프, 지연 체인, 내부 클럭, 외부 클럭, 다중화기.

Description

레지스터-제어 디지털 지연동기루프{A register-controlled digital delay locked loop}

도 1은 종래의 레지스터-제어 디지털 DLL의 블럭 구성도.

도 2는 본 발명의 일 실시예에 따른 레지스터-제어 디지털 DLL의 블럭 구성도.

도 3a 및 도 3b는 각각 DLL 동작 초기의 클럭 타이밍도.

도 4는 상기 도 2의 제어 회로의 회로 구성 예시도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 듀티 보정 회로

MUX1, MUX2 : 멀티플렉서
MUX3 : 더미 멀티플렉서

29 : 제어 회로

본 발명은 반도체 회로 기술에 관한 것으로, 특히 레지스터-제어(register-controlled) 디지털 지연동기루프(delay locked loop, DLL)에 관한 것이다.

DLL은 칩 내부 클럭의 위상을 칩 외부 클럭과 정확히 동기시키기 위하여 사용되는 일종의 클럭 복구 회로로서, SDRAM, DDR SDRAM(double data rate synchronous dynamic random memory)과 같은 차세대 메모리나 시스템 IC에 널리 적용되고 있다.

첨부된 도면 도 1은 종래의 레지스터-제어 디지털 DLL의 블럭 구성을 도시한 것으로, 외부 클럭 CLK를 입력으로 하며 td1의 지연 시간을 가지는 클럭 버퍼(10)와, 클럭 버퍼(10)의 출력을 입력으로 하며 td2의 지연 시간을 가지는 두 개의 지연 체인(delay chain)(11, 12)과, 지연 체인(11)의 출력을 입력으로 하며 td3의 지연 시간을 가지는 클럭 드라이버(13)와, 클럭 드라이버(13)의 출력에 제어받아 데이터 출력 DQ를 출력하며 td4의 지연 시간을 가지는 I/O 블럭(17)과, 지연 체인(12)의 출력을 입력으로 하며 td5의 지연 시간을 가지는 지연 모니터(delay monitor)(14)와, 지연 모니터(14)의 출력 clk1과 클럭 버퍼(10)의 출력 clk2의 위상을 비교하기 위한 위상 비교기(phase comparator)(15)와, 위상 비교기(15)의 출력 pcout을 입력으로 하여 그 출력으로 지연 체인(11, 12)을 제어하는 DLL 쉬프트 제어기(16)로 구성되어 있다.

상기의 구성을 가지는 DLL에서 외부 클럭 CLK와 데이터 출력 DQ의 타이밍을 정확히 맞추려면 하기의 수학식 1을 만족해야 한다.

td1+td2+td3+td4=n×T

여기서, T는 외부 클럭 CLK 및 버퍼링된 클럭 clk2의 주기(cycle)를 나타내며, n은 정수이다.

그리고, 지연 모니터(14)의 지연시간 td5는 td1+td3+td4가 되도록 설계되므로, 상기 수학식 1은 하기의 수학식 2와 같이 정리할 수 있다.

td2+td5=n×T

즉, 위상 비교기(15)가 클럭 clk1과 clk2를 비교하여 지연 체인(11, 12)의 지연 시간 td2를 제어하면 외부 클럭 CLK와 데이터 출력 DQ의 타이밍을 정확히 맞출 수 있다.

이때, 지연 체인(11, 12)의 지연 시간 td2는 최악의 경우를 고려하여 최소한 1T 이상이 되어야 한다. 만약, 100MHz 클럭을 생각해 보면 주기 T는 10ns이고, 100ps 정도의 지터(jitter)고려하여 지연 체인(11, 12)의 단위 지연(unit delay)으로 100ps 정도의 소자를 사용한다면 지연 체인(11, 12)은 100개 이상의 단위 지연 소자를 가져야만 한다.

최악의 경우, 100개의 단위 지연 소자가 모두 사용되어 clk1과 clk2의 위상이 같아졌다면 지연 체인(11, 12)에 의한 전력 소모가 클 것이며, 만일 파워 노이즈가 들어온다면 100개의 단위 지연 소자에 모두 영향을 주게 되므로 노이즈의 영 향도 클 것이다.

또한, 이처럼 많은 단위 지연 소자를 사용하게 되면 칩 면적이 증가하는 문제점이 있다.

본 발명은 지연 체인이 가지는 지연 시간(단위 지연 소자의 수)을 줄일 수 있는 레지스터-제어 디지털 지연동기루프를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 레지스터-제어 디지털 지연동기루프는, 외부 클럭을 입력 받아 그를 버퍼링한 제1 내부 클럭을 생성하기 위한 클럭 버퍼링 수단; 상기 제1 내부 클럭의 동기화를 위하여 상기 내부 클럭을 필요한 시간만큼 지연시키기 위한 제1 지연 체인; 상기 제1 지연 체인의 지연 시간을 모니터링하기 위한 제2 지연 체인 및 지연 모니터; 상기 제1 내부 클럭이 상기 지연 체인 및 지연 모니터를 통해 지연된 제2 내부 클럭과 상기 제1 내부 클럭의 위상을 비교하기 위한 위상 비교 수단; 상기 위상 비교 수단의 출력에 따라 상기 제1 및 제2 지연 체인의 지연 시간을 제어하기 위한 쉬프트 제어 수단; 상기 위상 비교기의 출력 및 상기 제2 내부 클럭에 제어 받아 상기 제1 및 제2 지연 체인의 소오스 클럭을 선택하기 위한 클럭 선택 제어 신호를 출력하는 클럭 선택 제어 수단; 및 상기 클럭 선택 제어 신호에 제어 받아 상기 제1 내부 클럭 또는 상기 제1 내부 클럭의 반전 클럭을 상기 제1 및 제2 지연 체인의 소오스 클럭으로 제공하는 제1 및 제2 다중화 수단을 구비한다.

또한, 상기 목적을 달성하기 위하여 본 발명의 레지스터-제어 디지털 지연동기루프는, 외부 클럭을 입력 받아 그를 버퍼링한 제1 내부 클럭을 생성하기 위한 클럭 버퍼링 수단; 상기 제1 내부 클럭의 동기화를 위하여 상기 내부 클럭을 필요한 시간만큼 지연시키기 위한 제1 지연 체인; 상기 제1 지연 체인의 지연 시간을 모니터링하기 위한 제2 지연 체인 및 지연 모니터; 상기 제1 내부 클럭이 상기 지연 체인 및 지연 모니터를 통해 지연된 제2 내부 클럭과 상기 제1 내부 클럭의 위상을 비교하기 위한 위상 비교 수단; 상기 위상 비교 수단의 출력에 따라 상기 제1 및 제2 지연 체인의 지연 시간을 제어하기 위한 쉬프트 제어 수단; 상기 제1 내부 클럭에 기초하여 보상해야 할 상기 제2 내부 클럭의 지연 시간이 상기 제1 내부 클럭의 1/2 주기보다 작은 경우, 상기 제1 및 제2 지연 체인의 입력으로 상기 제1 내부 클럭을 그대로 사용하고, 보상해야 할 상기 제2 내부 클럭의 지연 시간이 상기 제1 내부 클럭의 1/2 주기보다 큰 경우, 상기 제1 및 제2 지연 체인의 입력으로 상기 제1 내부 클럭의 반전 클럭을 사용하도록 하기 위한 클럭 선택 제어 수단을 구비한다.

본 발명은 DLL 동작 초기에 위상 비교기 출력을 이용하여 위상 비교기로 입력되는 두 클럭 간의 위상차를 감지함으로써 지연 체인으로 입력되는 클럭 소오스를 제어하도록 구성하였다. DLL 동작 초기에 비교되는 두 클럭의 위상차가 클럭 소오스의 1/2 주기보다 작으면 클럭 소오스를 바꾸지 않고, DLL 동작 초기에 비교되 는 두 클럭의 위상차가 1/2 주기보다 크면 클럭 소오스를 반전값으로 바꾸어 보상할 지연량이 1/2 주기보다 작게 되도록 한다. 그러므로 지연 체인이 가져야 할 전체 지연 시간은 1/2 주기이면 충분하다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 2는 본 발명의 일 실시예에 따른 레지스터-제어 디지털 DLL의 블럭 구성을 도시한 것으로, 상기 도 1에 도시된 종래의 레지스터-제어 디지털 DLL의 구성에 외부 클럭 CLK의 듀티 사이클(duty cycle)을 보정하는 듀티 보정 회로(21), 위상이 서로 180도 만큼 차이나는 클럭 inclk와 inclkB 중 어느 하나를 선택하여 지연 체인(22, 23)에 전달하는 2개의 멀티플렉서(MUX1, MUX2), 클럭 로드 매칭(clock load matching)을 위한 더미 멀티플렉서(MUX3), DLL 동작 초기에 위상 비교기(28) 출력을 이용하여 지연 체인(22, 23)의 입력 클럭 소오스를 결정하는 제어 회로(29)가 부가된 구성을 가진다.

즉, 외부 클럭 CLK을 버퍼링하여 위상이 서로 180도 만큼 차이나는 클럭 inclk와 inclkB를 출력하는 클럭 버퍼(20)와, 클럭 버퍼(20)로부터 출력된 클럭 inclk와 inclkB 중 어느 하나를 선택하여 지연 체인(22, 23)에 전달하는 멀티플렉서(MUX1, MUX2)와, 멀티플렉서(MUX1, MUX2)의 출력을 입력으로 하는 두 개의 지연 체인(22, 23)과, 지연 체인(22)의 출력을 입력으로 하는 클럭 드라이버(24)와, 클럭 드라이버(24)의 출력에 제어받아 데이터 출력 DQ를 출력하는 I/O 블럭(27)과, 지연 체인(23)의 출력을 입력으로 하며 지연 모니터(26)와, 멀티플렉서(MUX1, MUX2)의 채용에 따른 클럭 로드의 미스매치(mismatch)를 해결하기 위한 더미 멀티플렉서(MUX3) - 클럭 clk1의 경로에 MUX2이 추가되었으므로 클럭 clk1과 위상이 비교될 클럭 clk2에 대해서도 MUX2에 대응하는 지연을 반영하기 위하여 접지전압을 고정 제어신호로 인가받는 MUX3를 채용함 - 와, 지연 모니터(26)의 출력 clk1과 더미 멀티플렉서(MUX3)의 출력 clk2의 위상을 비교하기 위한 위상 비교기(28)와, 위상 비교기(28)의 출력 pcout을 입력으로 하여 그 출력으로 지연 체인(22, 23)을 제어하는 DLL 쉬프트 제어기(25)와, DLL 동작 초기에 위상 비교기(28) 출력 pcout을 이용하여 멀티플렉서(MUX1, MUX2)의 제어 신호 select를 출력하는 제어 회로(29)와, 외부 클럭 CLK의 듀티 사이클(duty cycle)을 보정하는 듀티 보정 회로(21)로 구성되어 있다.

DLL 동작 초기에 위상 비교기(28)의 출력 pcout가 논리레벨 로우를 유지하면 즉, 첨부된 도면 도 3a에 도시된 바와 같이 보상할 지연 시간(D_compen)이 0.5T보다 작을 때, 제어 회로(29)의 출력 select는 로우가 되어 멀티플렉서 MUX1 및 MUX2를 제어하여 클럭 inclk를 계속해서 지연 체인(22, 23)에 전달하고, 위상 비교기(28)의 출력 pcout가 하이를 유지하면 즉, 첨부된 도면 도 3b에 도시된 바와 같이 보상할 지연 시간(D_compen)이 0.5T보다 클 때, 제어 회로(29)의 출력 select는 하이가 되어 클럭 inclk의 반전 신호인 inclkB를 지연 체인(22, 23)에 전달한다.

즉, 도 3b에서 도시된 바와 같이 지연된 클럭 ckl1의 보상할 지연 시간이 0.5T보다 크면 그와 180도의 위상차를 가지는 clk1B로 대치하여 보상할 지연 시간이 0.5T보다 작게 되도록 지연 시간을 줄이는 것이다. 이는 결국 지연 체인(22, 23)을 이루는 단위 지연 소자의 수를 줄일 수 있도록 한다.

제어 회로(29)는 DLL 동작 초기에만 동작하여 select 신호를 만들어 내고 DLL 동작 중에는 위상 비교기(28)로부터 인가된 입력 pcout에 상관 없이 미리 결정된 select 신호를 유지하게 된다.

첨부된 도면 도 4는 상기 제어 회로(29)의 회로 구성을 예시한 것으로, 제어 회로(29)는 다수의 플립플롭(flip-flop)으로 구성된 데이터 전달부(31)와, 데이터 전달부(31)의 출력의 앤드 연산을 통해 select 신호를 출력하는 select 신호 발생부(33)와, 제어 회로(29)가 DLL 동작 초기에만 동작하도록 하기 위한 동기 클럭 차단 신호 발생부(32) 및 동기 클럭 입력부(30)로 구성되어 있다.

우선, 데이터 전달부(31)는 set 신호를 갖는 플립플롭 FF1과 reset 신호를 갖는 플립플롭 FF2, FF3로 구성되어 pcout을 입력 받아 클럭 입력에 동기시켜 Q1, Q2, Q3로 출력한다. 초기 리셋시 플립플롭 FF1, FF2, FF3는 Q1, Q2, Q3 출력을 각각 논리레벨 하이, 로우, 로우로 초기화하고, 리셋 후 입력 pcout가 로우 값을 유지하면 3 클럭 후 Q1, Q2, Q3을 모두 로우로 출력하며, 입력 pcout가 하이 값을 유지하면 2 클럭 후 Q1, Q2, Q3을 모두 하이로 출력한다.

select 신호 발생부(33)는 낸드 게이트와 인버터로 구성되어 데이터 전달부(31)의 출력 Q1, Q2, Q3을 앤드 연산하여, 초기 리셋시 select 신호를 로우로 출력하고, 그 후 Q1, Q2, Q3가 모두 하이일 때만 select 신호를 하이로 출력한다.

동기 클럭 차단 신호 발생부(32)는 데이터 전달부(31)의 출력 Q1, Q2, Q3를 입력으로 하는 노아 게이트와, 그 출력을 반전시키는 인버터와, 그 출력과 select 신호 발생부(33)의 낸드 게이트의 출력을 낸딩하는 낸드 게이트로 이루어져, 초기 리셋 후 일정 시간 동안만 pcout 신호로부터 select 신호를 만들어 출력한 후 데이터 전달부(31)로 입력되는 클럭 clk1을 차단하여 select 신호를 그대로 유지하기 위한 구성으로, Q1, Q2, Q3가 모두 로우이거나 Q1, Q2, Q3가 모두 하이이면 mk_out 신호를 하이로 출력한다.

동기 클럭 입력부(30)는 클럭 ckl1을 반전시키는 인버터와, 그 출력 및 mk_out 신호를 입력으로 하여 플립플롭 FF1, FF2, FF3의 클럭 입력으로 출력하는 노아 게이트로 구성되며, 초기 리셋 후 클럭 clk1을 데이터 전달부(31)의 클럭으로 입력시키고, mk_out 신호가 하이가 되면 데이터 전달부(31)의 클럭 입력을 로우로 계속 유지시켜 Q1, Q2, Q3 값이 변하지 않도록 하는 역할을 한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 DLL 동작 초기에 외부 클럭과 내부 클럭의 위상차를 감지하여 적은 지연 시간으로 DLL 동작이 가능하도록 함으로써 칩 면적, 전력 소모 및 파워 노이즈의 영향을 감소시키는 효과가 있다. 실제로 지연 체인을 이루는 단위 지연 소자의 수를 40% 가량 줄이더라도 정상적인 DLL 동작이 가능하다.

Claims

외부 클럭을 입력 받아 그를 버퍼링한 제1 내부 클럭을 생성하기 위한 클럭 버퍼링 수단;

상기 제1 내부 클럭의 동기화를 위하여 상기 내부 클럭을 필요한 시간만큼 지연시키기 위한 제1 지연 체인;

상기 제1 지연 체인의 지연 시간을 모니터링하기 위한 제2 지연 체인 및 지연 모니터;

상기 제1 내부 클럭이 상기 지연 체인 및 지연 모니터를 통해 지연된 제2 내부 클럭과 상기 제1 내부 클럭의 위상을 비교하기 위한 위상 비교 수단;

상기 위상 비교 수단의 출력에 따라 상기 제1 및 제2 지연 체인의 지연 시간을 제어하기 위한 쉬프트 제어 수단;

상기 위상 비교기의 출력 및 상기 제2 내부 클럭에 제어 받아 상기 제1 및 제2 지연 체인의 소오스 클럭을 선택하기 위한 클럭 선택 제어 신호를 출력하는 클럭 선택 제어 수단; 및

상기 클럭 선택 제어 신호에 제어 받아 상기 제1 내부 클럭 또는 상기 제1 내부 클럭의 반전 클럭을 상기 제1 및 제2 지연 체인의 소오스 클럭으로 제공하는 제1 및 제2 다중화 수단

을 구비하는 레지스터-제어 디지털 지연동기루프.
제1항에 있어서,

상기 제1 내부 클럭과 상기 제2 내부 클럭의 로드 매칭을 위한 더미 다중화 수단을 더 포함하는 것을 특징으로 하는 레지스터-제어 디지털 지연동기루프.
제1항 또는 제2항에 있어서,

상기 제1 내부 클럭 및 상기 제1 내부 클럭의 반전 클럭의 듀티 사이클을 보정하기 위한 듀티 보정 수단을 더 포함하는 것을 특징으로 하는 레지스터-제어 디지털 지연동기루프.
제1항 또는 제2항에 있어서,

상기 클럭 선택 제어 수단이,

상기 위상 비교기의 출력을 입력으로 하며 셋(set) 신호 입력단을 갖는 제1 플립플롭과, 상기 제1 플립플롭의 출력을 입력으로 하며 리셋(reset) 신호 입력단을 갖는 제2 플립플롭과, 상기 제2 플립플롭의 출력을 입력으로 하며 리셋 신호 입력단을 갖는 제3 플립플롭을 포함하는 데이터 전달부;

상기 제1 내지 제3 플립플롭의 출력을 논리곱하여 상기 클럭 선택 제어 신호를 출력하는 클럭 선택 제어 신호 발생부;

상기 데이터 전달부의 초기 리셋 후 일정 시간 이후에 상기 제1 내지 제3 플립플롭의 출력을 차단하기 위한 동기 클럭 차단 신호를 생성하는 동기 클럭 차단 신호 발생부; 및

상기 동기 클럭 차단 신호에 제어 받아 상기 제2 내부 클럭을 상기 제1 내지 제3 플립플롭의 클럭 입력으로 제공하기 위한 동기 클럭 입력부를 구비하는 것을 특징으로 하는 레지스터-제어 디지털 지연동기루프.
제4항에 있어서,

상기 클럭 선택 제어 신호 발생부가,

상기 제1 내지 제3 플립플롭의 출력을 입력으로 하는 제1 낸드 게이트와,

상기 제1 낸드 게이트의 출력을 반전시키기 위한 인버터를 구비하는 것을 특징으로 하는 레지스터-제어 디지털 지연동기루프.
제5항에 있어서,

상기 동기 클럭 차단 신호 발생부가,

상기 제1 내지 제3 플립플롭의 출력을 논리합한 값과 상기 제1 낸드 게이트의 출력을 입력으로 하는 제2 낸드 게이트를 구비하는 것을 특징으로 하는 레지스터-제어 디지털 지연동기루프.
제6항에 있어서,

상기 동기 클럭 입력부가,

상기 제2 내부 클럭의 반전 신호와 상기 동기 클럭 차단 신호를 입력으로 하는 노아 게이트를 구비하는 것을 특징으로 하는 레지스터-제어 디지털 지연동기루프.
외부 클럭을 입력 받아 그를 버퍼링한 제1 내부 클럭을 생성하기 위한 클럭 버퍼링 수단;

상기 제1 내부 클럭의 동기화를 위하여 상기 내부 클럭을 필요한 시간만큼 지연시키기 위한 제1 지연 체인;

상기 제1 지연 체인의 지연 시간을 모니터링하기 위한 제2 지연 체인 및 지연 모니터;

상기 제1 내부 클럭이 상기 지연 체인 및 지연 모니터를 통해 지연된 제2 내부 클럭과 상기 제1 내부 클럭의 위상을 비교하기 위한 위상 비교 수단;

상기 위상 비교 수단의 출력에 따라 상기 제1 및 제2 지연 체인의 지연 시간을 제어하기 위한 쉬프트 제어 수단;

상기 제1 내부 클럭에 기초하여 보상해야 할 상기 제2 내부 클럭의 지연 시간이 상기 제1 내부 클럭의 1/2 주기보다 작은 경우, 상기 제1 및 제2 지연 체인의 입력으로 상기 제1 내부 클럭을 그대로 사용하고, 보상해야 할 상기 제2 내부 클럭의 지연 시간이 상기 제1 내부 클럭의 1/2 주기보다 큰 경우, 상기 제1 및 제2 지연 체인의 입력으로 상기 제1 내부 클럭의 반전 클럭을 사용하도록 하기 위한 클럭 선택 제어 수단

을 구비하는 레지스터-제어 디지털 지연동기루프.