KR20080035365A - 지연고정루프회로 - Google Patents

지연고정루프회로 Download PDF

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KR20080035365A
KR20080035365A KR1020060101989A KR20060101989A KR20080035365A KR 20080035365 A KR20080035365 A KR 20080035365A KR 1020060101989 A KR1020060101989 A KR 1020060101989A KR 20060101989 A KR20060101989 A KR 20060101989A KR 20080035365 A KR20080035365 A KR 20080035365A
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delay
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주식회사 하이닉스반도체
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Abstract

본 발명은 외부클럭을 입력받아 내부클럭을 생성하여 출력하는 클럭 리시버와; 상기 클럭 리시버로부터 내부클럭을 입력받아 외부클럭의 2배 주기이고 외부클럭의 반주기씩 위상차를 갖는 4개의 위상클럭을 생성하여 출력하는 클럭 디바이더와; 상기 위상클럭을 입력받고 위상 선택신호에 응답하여 위상클럭을 선택하여 출력하는 다수의 멀티플렉서와; 상기 멀티플렉서로부터 위상클럭을 입력받아 제1지연구간만큼 지연시켜 출력하는 다수의 지연라인과; 상기 지연라인으로부터 출력되는 위상클럭 중 기준이 되는 위상클럭을 제2지연구간만큼 지연시켜 피드백 클럭을 생성하여 출력하는 내부지연부와; 상기 내부지연부로부터 출력되는 피드백 클럭과 상기 클럭 리시버로부터 출력되는 내부클럭의 위상을 비교하여 그 결과에 따라 지연라인의 증감을 위한 제어신호를 생성하여 출력하는 위상감지부와; 상기 제어신호에 응답하여 위상 선택신호 및 카운터 개시 신호를 생성하여 상기 다수의 멀티플렉서 및 카운터로 출력하는 초기 위상 제어부와; 상기 제어신호에 응답하여 지연라인 증감 신호를 생성하고, 상기 카운터 개시 신호에 응답하여 지연라인 증감 신호를 출력하는 카운터와; 상기 카운터의 지연라인 증감 신호에 응답하여 지연라인의 제1지연구간을 조절하여 모든 지연라인을 동일하게 제어하는 디코더;를 포함하는 지연고정루프회로에 관한 것이다.
지연고정루프, 멀티플렉서, 위상클럭, 초기위상 제어부

Description

지연고정루프회로{DELAY LOCKED LOOP CIRCUIT}
도 1 은 종래의 지연고정루프를 설명하기 위한 블럭도이다.
도 2 는 본 발명에 의한 지연고정루프를 설명하기 위한 블럭도이다.
도 3 은 도 2에 포함된 초기 위상 제어부의 동작원리를 설명하기 위한 도면이다.
도 4 는 도 2에 포함된 클럭 디바이더의 4-위상 클럭 신호를 도시한 도면이다.
도 5 는 도 2에 포함된 클럭 디바이더의 상세회로도이다.
도 6 은 도 2에 포함된 초기 위상 제어부의 상세회로도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 클럭 리시버 2 : 클럭 디바이더
3 : 멀티플렉서 4 : 지연라인
5 : 내부지연부 6 : 위상감지부
7 : 초기 위상 제어부 8 : 카운터
9 : 디코더 10 : 드라이버
본 발명은 지연고정루프회로에 관한 것으로, 더 상세하게는 소비전력이 적고 저전압 및 고주파 동작에 용이하며 파워 다운 모드 제어에서도 락킹(locking) 상태를 안정적으로 유지하고 락킹 타임도 아주 작은 장점을 갖는 지연고정루프회로에 관한 것이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클럭과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
그런데, 동기식 메모리 장치의 경우 데이터를 외부클럭에 동기시켜 출력하면 tAC(output data Access time from Clk)만큼의 지연(delay)이 발생하여 유효데이터창(valid data window)이 줄어들고, 그 결과 고주파수(high frequencey)로 동작 시 오류가 유발되는 문제가 있었다.
따라서, 데이터가 클럭의 라이징에지와 폴링에지에 정확하게 동기되어 출력될 수 있도록 외부클럭을 소정구간(tCK-tAC)만큼 지연시킨 DLL클럭을 생성하는 지연고정루프(DLL)를 사용하게 되었다.
이와 같이 지연고정루프(DLL)는 외부클럭에 대해 디램(DRAM) 내부의 지연요소를 보상한 내부클럭을 생성하게 되는데 이를 락킹(locking)이라고 한다. 이러한 락킹(locking) 상태는 기준클럭(refclk)과 피드백클럭(fbclk)이 동기된 상태를 말하는데, 종래의 지연고정루프(DLL)에서는 동작 초기 지연라인(delay line)의 초기 지연구간을 조정하여 피드백클럭(fbclk)과 기준클럭(refclk)을 동기시키고 있다.
도 1은 종래 지연고정루프를 설명하기 위한 블럭도이다.
도 1에 도시된 바와 같이 종래 지연고정루프는 클럭 리시버(101)를 통해 외부클럭(CLK)을 버퍼링하여 기준클럭(refclk)을 출력한다. 그리고, 지연라인(102)은 클럭 리시버(101)로부터 출력되는 기준클럭(refclk)을 소정 구간만큼 지연시켜서 출력하는데, 이때 지연라인(102)은 위상검출부(105)의 제어를 받아 그 지연구간을 가변적으로 증감시킨다.
내부지연부(104)는 지연라인(102)로부터 공급되는 신호를 소정 구간만큼 지연시켜서 피드백클럭(fbclk)을 출력한다. 여기서, 내부지연부(104)는 외부클럭(CLK)이 클럭리시버(101)에 입력되어 지연라인(102)에 이르기까지의 지연요소와 데이터가 출력될 때까지의 지연요소를 모델링한 소정 지연구간을 가지며, 내부지연부(104)는 지연라인(102)의 출력신호를 상기 지연구간만큼 지연시켜 피드백클럭(fbclk)을 출력한다. 원칙적으로 외부클럭(CLK)과 DQ 스트로브의 동기화가 정확하게 이루지기 위해서는 이하에서 설명될 위상검출부(105)에 입력되는 기준클럭(refclk)과 피드백클럭(fbclk)의 위상이 일치해야 한다.
위상검출부(105)는 상기 기준클럭(refclk)과 상기 내부지연부(104)로부터의 피드백클럭(fbclk)의 위상을 비교하여 그 결과에 따라 지연라인(102)의 지연동작을 제어하기 위한 위상제어신호를 출력한다. 이에 따라, 피드백경로를 통해 공급되는 피드백클럭(fbclk)과 기준클럭(refclk) 간에 동기화가 유지될 수 있도록 하여 외부클럭에 대해 디램(DRAM) 내부의 지연요소를 보상한 내부클럭을 생성한다.
그런데, 이러한 종래의 지연고정루프회로는 아날로그 소자를 사용하므로 소비전력이 크고 저전압에서 동작특성을 확보하는데 어려움을 갖고 있다. 또한 레이아웃 의존성도 높아 설계하기 까다로우며 소비전력을 최소화하기 위한 파워 다운 모드 제어에도 쉽게 지연고정루프 오프 모드를 사용하지 못하고 락킹 타임도 길어지는 문제점이 있었다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 창안된 것으로, 지연고정루프의 모든 구성 요소들을 디지털 회로로 구성하여 소비전력이 적고 저전압 및 고주파 동작에 용이하며 파워 다운 모드 제어에서도 락킹(locking) 상태를 안정적으로 유지하고 락킹 타임도 아주 작은 장점을 갖는 지연고정루프회로를 제공한다.
상기와 같은 목적을 달성하기 위한 본 발명의 지연고정루프회로는 외부클럭을 입력받아 내부클럭을 생성하여 출력하는 클럭 리시버와; 상기 클럭 리시버로부터 내부클럭을 입력받아 외부클럭의 2배 주기이고 외부클럭의 반주기씩 위상차를 갖는 4개의 위상클럭을 생성하여 출력하는 클럭 디바이더와; 상기 위상클럭을 입력 받고 위상 선택신호에 응답하여 위상클럭을 선택하여 출력하는 다수의 멀티플렉서와; 상기 멀티플렉서로부터 위상클럭을 입력받아 제1지연구간만큼 지연시켜 출력하는 다수의 지연라인과; 상기 지연라인으로부터 출력되는 위상클럭 중 기준이 되는 위상클럭을 제2지연구간만큼 지연시켜 피드백 클럭을 생성하여 출력하는 내부지연부와; 상기 내부지연부로부터 출력되는 피드백 클럭과 상기 클럭 리시버로부터 출력되는 내부클럭의 위상을 비교하여 그 결과에 따라 지연라인의 증감을 위한 제어신호를 생성하여 출력하는 위상감지부와; 상기 제어신호에 응답하여 위상 선택신호 및 카운터 개시 신호를 생성하여 상기 다수의 멀티플렉서 및 카운터로 출력하는 초기 위상 제어부와; 상기 제어신호에 응답하여 지연라인 증감 신호를 생성하고, 상기 카운터 개시 신호에 응답하여 지연라인 증감 신호를 출력하는 카운터와; 상기 카운터의 지연라인 증감 신호에 응답하여 지연라인의 제1지연구간을 조절하여 모든 지연라인을 동일하게 제어하는 디코더;를 포함한다.
본 발명에서, 상기 클럭 디바이더는 내부클럭 신호와 리셋신호에 응답하여 0클럭과 90클럭을 생성하는 제1위상클럭 분기부와; 내부클럭 신호와 리셋신호에 응답하여 180클럭과 270클럭을 생성하는 제2위상클럭 분기부;로 구성하되, 상기 제1위상클럭 분기부는 리셋시 로우 출력으로 초기화하고, 제2위상클럭 분기부는 리셋시 하이 출력으로 초기화한다.
본 발명에서, 상기 초기 위상 제어부는 상기 제어신호 및 클럭신호에 응답하여 제1 내지 제5 설정신호를 생성하는 설정신호 생성부와; 상기 제1 내지 제5 설정신호에 응답하여 위상 선택신호를 생성하는 위상 선택신호 생성부와; 상기 제1 내 지 제5 설정신호에 응답하여 카운터 개시신호를 생성하는 개시신호 생성부와; 상기 개시신호에 응답하여 상기 클럭신호를 상기 설정신호 생성부에 전달하는 클럭신호 전달부;를 포함한다.
본 발명에서, 상기 설정신호 생성부는 직렬연결되어, 클럭신호에 동기하여 제1 내지 제5 설정신호를 생성하는 제 1 내지 제5 플립플롭으로 구성하되, 상기 제1 플립플롭의 데이터입력단으로 상기 제어신호가 입력된다.
본 발명에서, 상기 위상선택 신호 생성부는 상기 제1 내지 제5 설정신호가 동일 레벨인 경우에만 인에이블되는 위상선택 신호를 생성하여 출력한다.
본 발명에서, 상기 개시신호 생성부는 상기 제1 내지 제5 설정신호가 동일 레벨인 경우에만 인에이블되는 상기 개시신호를 생성하여 출력한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.
도 2 는 본 발명에 의한 지연고정루프를 설명하기 위한 블럭도이다.
도 2 에 도시한 바와 같이, 본 발명에 의한 지연고정루프는 외부클럭(CLK,CLKB)을 입력받아 내부클럭(dclk,dclkb)을 생성하여 출력하는 클럭 리시버(1)와, 상기 클럭 리시버(1)로부터 내부클럭(dclk,dclkb)을 입력받아 외부클럭(CLK,CLKB)의 2배 주기이고 외부클럭의 반주기씩 위상차를 갖는 4개의 위상클럭(0,90,180,270)을 생성하여 출력하는 클럭 디바이더(2)와, 상기 위상클럭(0,90,180,270)을 입력받고 위상 선택신호(Ph_sel)에 응답하여 위상클럭을 선택 하여 출력하는 다수의 멀티플렉서와(3), 상기 멀티플렉서(3)로부터 위상클럭(dclk0,dclk90,dclk180,dclk270)을 입력받아 제1지연구간만큼 지연시켜 출력하는 다수의 지연라인(4)과, 상기 지연라인(4)으로부터 출력되는 위상클럭 중 기준이되는 위상클럭(dclk0)을 제2지연구간만큼 지연시켜 피드백 클럭(fbclk)을 생성하여 출력하는 내부지연부(5)와, 상기 내부지연부(5)로부터 출력되는 피드백 클럭(fbclk)과 상기 클럭 리시버(1)로부터 출력되는 기준이 되는 내부클럭(dclk)의 위상을 비교하여 그 결과에 따라 지연라인의 증감을 위한 제어신호(up/down)를 생성하여 출력하는 위상감지부(6)와, 상기 제어신호(up/down)에 응답하여 위상 선택신호(Ph_sel) 및 카운터 개시 신호(Cstart)를 생성하여 상기 다수의 멀티플렉서(3) 및 카운터(8)로 출력하는 초기 위상 제어부(7)와, 상기 제어신호(up/down)에 응답하여 지연라인(4) 증감 신호를 생성하고, 상기 카운터 개시 신호(Cstart)에 응답하여 지연라인 증감 신호를 출력하는 카운터와(8), 상기 카운터(8)의 지연라인 증감 신호에 응답하여 지연라인의 제1지연구간을 조절하여 모든 지연라인을 동일하게 제어하는 디코더(9)를 포함한다.
도 4 는 도 2에 포함된 클럭 디바이더의 4-위상 클럭 신호를 도시한 도면이고, 도 5 는 도 2에 포함된 클럭 디바이더의 상세회로도이다.
도 4 및 도 5에 도시한 바와 같이, 상기 클럭 디바이더(2)는 내부클럭 신호(dclk,dclkb)와 리셋신호(reset)에 응답하여 0클럭과 90클럭을 생성하는 제1위상클럭 분기부(21)와, 내부클럭 신호(dclk,dclkb)와 리셋신호(reset)에 응답하여 180클럭과 270클럭을 생성하는 제2위상클럭 분기부(22)로 구성한다. 이때, 상기 제1위 상클럭 분기부(21)는 리셋시 로우 출력으로 초기화하고, 제2위상클럭 분기부(22)는 리셋시 하이 출력으로 초기화한다. 여기서, 상기 제1위상클럭 분기부(21)는 내부클럭 신호에 응답하여 위상 클럭신호를 전달 및 래치하는 제1논리부(211)와, 상기 제1논리부(211)의 위상 클럭신호와 리셋 신호(RESET)를 부정 논리합하는 제2논리부(212)를 포함하고, 상기 제2위상클럭 분기부(22)는 내부클럭 신호에 응답하여 위상 클럭신호를 전달 및 래치하는 제3논리부(221)와, 상기 제3논리부(221)의 위상 클럭신호와 리셋 신호(RESET)를 부정 논리곱하는 제2논리부(222)를 포함한다. 상기 구성으로 외부클럭(CLK,CLKB)의 2배주기이며, 외부클럭의 반주기씩 위상차를 갖는 4-위상 클럭 0, 90, 180, 270 클럭을 발생시킨다.
도 3 은 도 2에 포함된 초기 위상 제어부의 동작원리를 설명하기 위한 도면이고, 도 6 은 도 2에 포함된 초기 위상 제어부의 상세회로도이다.
도 6에 도시한 바와 같이, 상기 초기 위상 제어부(7)는 상기 제어신호(up/down) 및 클럭신호(clkdiv)에 응답하여 제1 내지 제5 설정신호(Q1,Q2,Q3,Q4,Q5)를 생성하는 설정신호 생성부(71)와, 상기 제1 내지 제5 설정신호(Q1,Q2,Q3,Q4,Q5)에 응답하여 위상 선택신호(Ph_sel)를 생성하는 위상 선택신호 생성부(72)와, 상기 제1 내지 제5 설정신호에 응답하여 카운터 개시신호(Cstart)를 생성하는 개시신호 생성부(73), 상기 개시신호(Cstart)에 응답하여 상기 클럭신호(clkdiv)를 상기 설정신호 생성부(71)에 전달하는 클럭신호 전달부(74)를 포함한다.
상기 설정신호 생성부(71)는 직렬연결되어, 클럭신호(clkdiv)에 동기하여 제 1 내지 제5 설정신호를 생성하는 제 1 내지 제5 플립플롭(711,712,713,714,715)으로 구성하되, 상기 제1 플립플롭(711)의 데이터입력단으로 상기 제어신호(up/down)가 입력된다.
상기 위상선택 신호 생성부(72)는 상기 제1 내지 제5 설정신호(Q1,Q2,Q3,Q4,Q5)가 동일 레벨인 경우에만 인에이블되는 위상선택 신호(Ph_sel)를 생성하여 출력한다. 상기 위상선택 신호 생성부(72)는 상기 제1 내지 제3 설정신호에 응답하여 논리연산을 수행하는 제1 논리부(NR2)와, 상기 제4 내지 제5 설정신호에 응답하여 논리연산을 수행하는 제2 논리부(NR3)와, 상기 제1 논리부(NR2)와 제2 논리부(NR3)의 출력신호에 응답하여 논리연산을 수행하여 위상선택 신호(Ph_sel)를 생성하는 제3 논리부(ND2)와, 상기 위상선택 신호를 지연시켜 출력하는 버퍼부(721)를 포함한다. 여기서, 상기 제1 및 제2 논리부는 부정논리합 연산을 수행하고, 상기 제3 논리부는 부정논리곱 연산을 수행한다.
상기 개시신호 생성부(73)는 상기 제1 내지 제5 설정신호가 동일 레벨인 경우에만 인에이블되는 상기 개시신호(Cstart)를 생성하여 출력한다. 상기 개시신호 생성부(73)는 상기 제1 내지 제3 설정신호에 응답하여 논리연산을 수행하는 제4 논리부(ND3)와, 상기 제4 내지 제5 설정신호에 응답하여 논리연산을 수행하는 제5 논리부(ND4)와, 상기 제4 논리부(ND3)와 상기 제5 논리부(ND4)의 출력신호에 응답하여 논리연산을 수행하는 제6 논리부(731)와, 상기 제6 논리부(731)와 제3 논리부(ND2)의 출력신호에 응답하여 논리연산을 수행하여 개신신호를 생성하는 제7 논리부(NR5)를 포함한다. 여기서, 상기 제4 논리부(ND3)와 제5 논리부(ND4) 및 제7 논리부(NR5)는 부정 논리곱 연산을 수행하고, 상기 제6 논리부(731)는 논리합 연산을 수행한다.
상기 클럭신호 전달부(74)는 상기 개시신호(Cstart)와 상기 클럭신호(clkdiv)를 버퍼링한 신호를 입력받아 논리연산을 수행하는 논리소자(NR6)를 구비한다. 여기서, 상기 논리소자는 부정논리합 연산을 수행한다.
이와 같이 구성된 지연고정루프의 동작을 도2 내지 도6을 참고하여 구체적으로 설명하면 다음과 같다.
우선, 도 2에 도시한 바와 같이 클럭 리시버(1)는 외부클럭(CLK,CLKB)을 입력받아 내부클럭(dclk,dclkb)을 생성하여 출력한다. 그러면, 클럭 디바이더(2)는 상기 클럭 리시버(1)로부터 내부클럭(dclk,dclkb)을 입력받아 외부클럭(CLK,CLKB)의 2배 주기이고 외부클럭의 반주기씩 위상차를 갖는 4개의 위상클럭(0,90,180,270)을 생성하여 출력한다.
여기서, 상기 클럭 디바이더(2)는 도 4 및 도 5에 도시한 바와 같이 제1위상클럭 분기부(21)를 통해 내부클럭 신호(dclk,dclkb)의 라이징 에지에 동기되어 분주한 0클럭과 90클럭을 발생시킨다. 또한, 제2위상클럭 분기부(22)를 통해 내부클럭 신호(dclk,dclkb)의 라이징 에지에 동기되어 분주한 180클럭과 270클럭을 발생시킨다. 이때, 상기 제1위상클럭 분기부는 리셋시 로우 출력으로 초기화하고, 제2위상클럭 분기부는 리셋시 하이 출력으로 초기화한다.
다음으로, 다수의 멀티플렉서(3)는 상기 분주한 위상클럭(0,90,180,270)을 입력받아 위상 선택신호(Ph_sel)에 응답하여 위상클럭을 선택하여 출력한다. 상기 멀티플렉서(3)는 초기 위상 제어부의 위상선택 신호에 따라 0,90,180,270 클럭 또는 90,180,270,0 클럭을 선택하여 순서대로 dclk0, dclk90, dclk180, dclk270 클럭을 출력한다.
이러한 위상클럭(dclk0,dclk90,dclk180,dclk270) 신호는 DLL의 기본 구성인 지연라인(4)과 드라이버(10)를 거쳐 제1지연구간만큼 지연시켜 DLL 출력클럭인 clk0, clk90, clk180, clk270의 4-위상 클럭으로 출력된다.
특히, 상기 dclk0클럭은 지연라인(4)과 내부 지연부(5)를 통해 제2지연구간만큼 지연되어 피드백 클럭(fbclk)으로 출력된다.
그러면, 위상감지부(6)는 상기 내부지연부(5)로부터 출력되는 피드백 클럭(fbclk)과 상기 클럭 리시버(1)로부터 출력되는 기준이 되는 내부클럭(dclk)의 위상을 비교하여 그 결과에 따라 지연라인의 증감을 위한 제어신호(up/down)를 생성하여 출력한다.
초기 위상 제어부(7)는 상기 제어신호(up/down)에 응답하여 위상 선택신호(Ph_sel) 및 카운터 개시 신호(Cstart)를 생성하여 상기 다수의 멀티플렉서(3) 및 카운터(8)로 출력한다. 초기 위상 제어부(7)는 설정신호 생성부(71)를 통해 상기 제어신호(up/down) 및 클럭신호(clkdiv)에 응답하여 제1 내지 제5 설정신호(Q1,Q2,Q3,Q4,Q5)를 생성하고, 위상 선택신호 생성부(72)를 통해 상기 제1 내지 제5 설정신호(Q1,Q2,Q3,Q4,Q5)에 응답하여 위상 선택신호(Ph_sel)를 생성한다. 또한, 개시신호 생성부(73)를 통해 상기 제1 내지 제5 설정신호에 응답하여 카운터 개시신호(Cstart)를 생성한다. 이때, 클럭신호 전달부(74)는 상기 개시신 호(Cstart)에 응답하여 상기 클럭신호(clkdiv)를 상기 설정신호 생성부(71)에 전달한다.
다시 설명하면, 지연고정루프회로(DLL)는 동작 초기에 클럭 디바이더(2)를 통해 분주한 0,90,180,270 클럭을 2:1 멀티플렉서(3)를 통해 dclk0, dclk90, dclk180, dclk270클럭으로 전달한다.
이때, 위상감지부(6)는 dclk0클럭이 지연라인(4)과 내부지연부(5)를 거쳐 생성한 피드백클럭(fbclk)과 기준이 되는 내부클럭(dclk)을 위상 비교하여, 도 3의 CaseⅠ과 같이 피드백클럭의 라이징 에지가 내부클럭의 "L" 레벨에 있으면 지연고정루프(DLL)의 일반적인 동작으로 지연라인의 제1지연구간을 증가시켜 피드백클럭의 라이징 에지를 내부클럭의 라이징 에지에 맞추어 동작한다. 또 CaseⅡ와 같이 피드백클럭의 라이징 에지가 내부클럭의 "H"레벨에 있으면 우선 2:1 멀티플렉서(3)를 통해 90,180,270,0클럭을 dclk0, dclk90,dclk180, dclk270클럭으로 전달한다. 그러면, 90클럭에 의한 dclk0 클럭이 지연라인(4)과 내부지연부(5)를 거쳐 생성한 피드백클럭의 라이징 에지는 내부클럭의 "L"레벨에 있게 되고, 이후 동작은 지연고정루프회로의 일반적인 동작으로 지연라인의 제1지연구간을 증가시켜 피드백클럭의 라이징 에지를 내부클럭의 라이징에지에 맞춘다. 이때, CaseⅠ과 CaseⅡ의 상황을 판단해주는 역할을 하는 것이 초기 위상 제어부(7)이며 도 6이 그 실시예이다.
도 6에 도시한 바와 같이 지연고정루프 동작 초기에 리셋되면 "Q1 Q2 Q3 Q4 Q5"는 "H L L L L"가 되고 위상 선택 신호(Ph_sel)는 "H"가 되어 2:1 멀티플렉서를 통해 90, 180, 270, 0 클럭을 dclk0,dclk90,dclk180,dclk270 클럭으로 전달한다. 이때 개시신호(Cstart)는 "L"이 되어 카운터 동작을 막고 초기 위상 제어부가 동작을 지속한다. CaseⅠ의 경우 피드백신호(fbclk)의 라이징 에지가 내부클럭(dclk)의 "L"레벨에 있으면 제어신호(up)신호는 지속적으로 "H"를 출력하고 클럭신호(clkdiv)에 동기되어 "Q1 Q2 Q3 Q4 Q5"는 "H H H H H"가 되어 위상선택신호(Ph_sel)는 "H"를 유지하고 개신신호(Cstart)는 "H"가 되어 카운터 동작을 시작하고 초기 위상 제어부의 동작을 막는다. CaseⅡ의 경우 피드백신호(fbclk)의 라이징 에지에 내부클럭(dclk)의 "H"레벨에 있으면 제어신호(up)는 지속적으로 "L"을 출력하고 클럭신호(clkdiv)에 동기되어 "Q1 Q2 Q3 Q4 Q5"는 "L L L L L"가 되어 위상선택신호(Ph_sel)는 "L"로 바뀌고 개신신호(Cstart)는 "H"가 되어 카운터 동작을 시작하고 초기 위상 제어부 동작을 막는다.
카운터(8)는 상기 제어신호(up/down)에 응답하여 지연라인(4) 증감 신호를 생성하고, 상기 카운터 개시 신호(Cstart)에 응답하여 지연라인 증감 신호를 출력한다.
그러면, 디코더(9)는 상기 카운터(8)의 지연라인 증감 신호에 응답하여 지연라인의 제1지연구간을 조절하여 모든 지연라인을 동일하게 제어한다.
상술한 바와 같이, 본 발명은 지연고정루프의 모든 구성 요소들을 디지털 회로로 구성하여 소비전력이 적고, 저전압에서의 동작특성을 확보하는데 용이할 뿐만 아니라 레이아웃 의존성이 아날로그 지연고정루프에 비해 현저히 적으며, 전반적인 동작 제어가 명확하여 설계하기 쉽다. 또한, 지연 상태 저장이 가능하여 파워 다운 모드 제어에서도 지연고정루프 오프 모드를 원활히 사용할 수 있고 락킹 타임도 아주 작은 장점을 갖는다.

Claims (14)

  1. 외부클럭을 입력받아 내부클럭을 생성하여 출력하는 클럭 리시버와;
    상기 클럭 리시버로부터 내부클럭을 입력받아 외부클럭의 2배 주기이고 외부클럭의 반주기씩 위상차를 갖는 4개의 위상클럭을 생성하여 출력하는 클럭 디바이더와;
    상기 위상클럭을 입력받고 위상 선택신호에 응답하여 위상클럭을 선택하여 출력하는 다수의 멀티플렉서와;
    상기 멀티플렉서로부터 위상클럭을 입력받아 제1지연구간만큼 지연시켜 출력하는 다수의 지연라인과;
    상기 지연라인으로부터 출력되는 위상클럭 중 기준이 되는 위상클럭을 제2지연구간만큼 지연시켜 피드백 클럭을 생성하여 출력하는 내부지연부와;
    상기 내부지연부로부터 출력되는 피드백 클럭과 상기 클럭 리시버로부터 출력되는 내부클럭의 위상을 비교하여 그 결과에 따라 지연라인의 증감을 위한 제어신호를 생성하여 출력하는 위상감지부와;
    상기 제어신호에 응답하여 위상 선택신호 및 카운터 개시 신호를 생성하여 상기 다수의 멀티플렉서 및 카운터로 출력하는 초기 위상 제어부와;
    상기 제어신호에 응답하여 지연라인 증감 신호를 생성하고, 상기 카운터 개시 신호에 응답하여 지연라인 증감 신호를 출력하는 카운터와;
    상기 카운터의 지연라인 증감 신호에 응답하여 지연라인의 제1지연구간을 조 절하여 모든 지연라인을 동일하게 제어하는 디코더;
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프회로.
  2. 제 1 항에 있어서,
    상기 클럭 디바이더는
    내부클럭 신호와 리셋신호에 응답하여 0클럭과 90클럭을 생성하는 제1위상클럭 분기부와;
    내부클럭 신호와 리셋신호에 응답하여 180클럭과 270클럭을 생성하는 제2위상클럭 분기부;로 구성하되,
    상기 제1위상클럭 분기부는 리셋시 로우 출력으로 초기화하고, 제2위상클럭 분기부는 리셋시 하이 출력으로 초기화하는 것을 특징으로 하는 지연고정루프회로.
  3. 제 2 항에 있어서,
    상기 제1위상클럭 분기부는 내부클럭 신호에 응답하여 위상 클럭신호를 전달 및 래치하는 제1논리부와;
    상기 제1논리부의 위상 클럭신호와 리셋 신호를 부정 논리합하는 제2논리부;
    를 포함하는 지연고정루프회로.
  4. 제 2 항에 있어서,
    상기 제2위상클럭 분기부는 내부클럭 신호에 응답하여 위상 클럭신호를 전달 및 래치하는 제3논리부와;
    상기 제3논리부의 위상 클럭신호와 리셋 신호를 부정 논리곱하는 제2논리부;
    를 포함하는 지연고정루프회로.
  5. 제 1 항에 있어서,
    상기 초기 위상 제어부는
    상기 제어신호 및 클럭신호에 응답하여 제1 내지 제5 설정신호를 생성하는 설정신호 생성부와;
    상기 제1 내지 제5 설정신호에 응답하여 위상 선택신호를 생성하는 위상 선택신호 생성부와;
    상기 제1 내지 제5 설정신호에 응답하여 카운터 개시신호를 생성하는 개시신호 생성부와;
    상기 개시신호에 응답하여 상기 클럭신호를 상기 설정신호 생성부에 전달하는 클럭신호 전달부;
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프회로.
  6. 제 5 항에 있어서,
    상기 설정신호 생성부는
    직렬연결되어, 클럭신호에 동기하여 제1 내지 제5 설정신호를 생성하는 제 1 내지 제5 플립플롭으로 구성하되,
    상기 제1 플립플롭의 데이터입력단으로 상기 제어신호가 입력되는 것을 특징으로 하는 지연고정루프회로.
  7. 제 5 항에 있어서,
    상기 위상선택 신호 생성부는
    상기 제1 내지 제5 설정신호가 동일 레벨인 경우에만 인에이블되는 위상선택 신호를 생성하여 출력하는 것을 특징으로 하는 지연고정루프회로.
  8. 제 7 항에 있어서,
    상기 위상선택 신호 생성부는
    상기 제1 내지 제3 설정신호에 응답하여 논리연산을 수행하는 제1 논리부와;
    상기 제4 내지 제5 설정신호에 응답하여 논리연산을 수행하는 제2 논리부와;
    상기 제1 논리부와 제2 논리부의 출력신호에 응답하여 논리연산을 수행하여 위상선택 신호를 생성하는 제3 논리부와;
    상기 위상선택 신호를 지연시켜 출력하는 버퍼부;
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프회로.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 논리부는 부정논리합 연산을 수행하고, 상기 제3 논리부는 부정논리곱 연산을 수행하는 것을 특징으로 하는 지연고정루프회로.
  10. 제 5 항에 있어서,
    상기 개시신호 생성부는
    상기 제1 내지 제5 설정신호가 동일 레벨인 경우에만 인에이블되는 상기 개시신호를 생성하여 출력하는 것을 특징으로 하는 지연고정루프회로.
  11. 제 10 항에 있어서,
    상기 개시신호 생성부는
    상기 제1 내지 제3 설정신호에 응답하여 논리연산을 수행하는 제4 논리부와;
    상기 제4 내지 제5 설정신호에 응답하여 논리연산을 수행하는 제5 논리부와;
    상기 제4 논리부와 상기 제5 논리부의 출력신호에 응답하여 논리연산을 수행하는 제6 논리부와;
    상기 제6 논리부와 제3 논리부의 출력신호에 응답하여 논리연산을 수행하여 개신신호를 생성하는 제7 논리부;
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프회로.
  12. 제 11 항에 있어서,
    상기 제4 논리부와 제5 논리부 및 제7 논리부는 부정 논리곱 연산을 수행하고, 상기 제6 논리부는 논리합 연산을 수행하는 것을 특징으로 하는 지연고정루프회로.
  13. 제 5 항에 있어서,
    상기 클럭신호 전달부는
    상기 개시신호와 상기 클럭신호를 버퍼링한 신호를 입력받아 논리연산을 수행하는 논리소자를 구비하는 지연고정루프회로.
  14. 제 13 항에 있어서,
    상기 논리소자는 부정논리합 연산을 수행하는 것을 특징으로 하는 지연고정루프회로.
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