TWI488440B - 延遲鎖定迴路電路及具有延遲鎖定迴路電路之記憶裝置 - Google Patents

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Description

延遲鎖定迴路電路及具有延遲鎖定迴路電路之記憶裝置
在此所述之該等具體實施例係關於一延遲鎖定迴路(delay locked loop,DLL)電路，更具體而言之，係關於製造一多相時脈訊號之一DLL電路及具有該DLL電路的一記憶裝置。
一般來說，在一同步動態隨機存取記憶體(dynamic random access memory,DRAM)裝置中，一相位鎖定迴路(phase locked loop,PLL)電路及一延遲鎖定迴路(delay locked loop,DLL)電路係用來產生具多相位之一時脈訊號。該等PLL及DLL電路產生一內部時脈訊號，其轉換成一參考時脈訊號，該參考時脈訊號與該內部時脈訊號相差一預定時間而同相。因此，該等PLL及DLL電路輸出與一外部時脈訊號同步之資料，其中該參考時脈訊號係藉由轉換該外部時脈訊號所獲得。
由於該PLL電路要求大量的時間來鎖定在一進入訊號的一特定頻率上(如，一相位鎖定操作)，其消耗大量的電流。此外，因為該相位鎖定操作包括一過濾器，其在該PLL電路中需要一高電容以獲得一穩定操作，因而需要一相對大之電路區域。
因為該PLL電路具顫動之特性，該DLL電路遠較該PLL電路普遍地使用。特別是，在一高速半導體記憶裝置 中，產生一多相時脈訊號的該DLL電路係為基本要求。為了產生該多相時脈訊號，需要兩個迴路電路。一第一迴路電路稱為一參考迴路，其中該多相時脈訊號係經由該參考迴路來產生。一第二迴路電路係藉由結合來自該參考迴路之該等多相時脈訊號的相位來產生一延遲時脈訊號，其與一外部時脈訊號同步。因為該參考迴路亦由另一DLL電路所建立，鎖定時間係相對較長且電流消耗增加。此外，因為該DLL電路藉由使用一電壓控制延遲線鎖定在大於一進入訊號之具一時脈週期的一訊號上N次之多，由於該鎖定範圍之限制而造成一諧波鎖定問題。
在此描述可產生多相時脈訊號之一DLL電路及具減少之電流消耗的一記憶裝置。
在一態樣中，一種DLL電路包括：一多相時脈訊號產生單元，其配置藉由將一參考時脈訊號分別延遲複數個至少一單位延遲時間來產生複數個多相時脈訊號，並產生一賦能訊號，當該等複數個多相時脈訊號其中之一在一頻率下與該參考時脈訊號同步時，致動該賦能訊號，及一多相時脈訊號選擇單元，其配置將該等複數個多相時脈訊號其中之一延遲一預定時間以回應一第一控制訊號、以比較該延遲多相時脈訊號之一相位與該參考時脈訊號之一相位，並輸出該延遲多相時脈訊號作為一延遲時脈訊號，其中當致動該賦能訊號時，該延遲時脈訊號之一相位與該參考時 脈訊號之相位同步。
在另一態樣中，一種DLL電路包括：一電壓控制振盪器，其配置接收一偏壓並藉由將一時脈訊號延遲一單位延遲時間來產生複數個多相時脈訊號，該時脈訊號實質上與一參考時脈訊號在一相同頻率下振盪，一延遲時脈訊號產生單元，其配置接受該等複數個多相時脈訊號，並製造一延遲時脈訊號以回應一第一控制訊號，一延遲模型，其配置接收及延遲該延遲時脈訊號一預定時間並產生一回饋時脈訊號，及一DLL控制單元，其配置藉由比較在一頻率下該參考時脈訊號之一相位及該等多相時脈訊號其中之一的一相位來產生該偏壓，並藉由比較該回饋時脈訊號及該參考時脈訊號來產生該第一控制訊號。
在另一態樣中，一種記憶裝置包括：一DLL電路，其具有一多相時脈訊號產生單元及一多相時脈訊號選擇單元，其中該多相時脈訊號產生單元產生複數個多相時脈訊號及一賦能訊號，當該等複數個多相時脈訊號的其中之一在一頻率下與該參考時脈訊號同步時，致動該賦能訊號，及其中該多相時脈訊號選擇單元將該等複數個多相時脈訊號其中之一延遲一預定時間以根據該延遲多相時脈訊號之一相位及該參考時脈訊號之一相位的一比較來輸出一延遲時脈訊號。
以下在該章節「實施方式」描述該等及其它特徵、態樣、及具體實施例。
第一圖係根據一具體實施例之一範例DLL電路的一示意方塊圖。在第一圖中，該DLL電路1可配置包括一多相時脈訊號產生單元10及一多相時脈訊號選擇單元20。
該多相時脈訊號產生單元10可配置藉由延遲一參考時脈訊號「clk_ref」來產生複數個多相時脈訊號「mclk<0：5>」，及控制該等複數個多相時脈訊號「mclk<0：5>」，以使該等複數個多相時脈訊號「mclk<0：5>」之頻率實質上與該參考時脈訊號「clk_ref」之頻率相同。此外，該多相時脈訊號產生單元10可配置用來當該等複數個多相時脈訊號「mclk<0：5>」之頻率實質上與該參考時脈訊號「clk_ref」之頻率相同時，產生一賦能訊號「en」。在此，該參考時脈訊號「clk_ref」可以是藉由透過一輸入緩衝器轉換一外部時脈訊號而獲得的一訊號。
在第一圖中，該多相時脈訊號產生單元10可包括一振盪控制單元100及一電壓控制振盪器200。該振盪控制單元100可藉由比較該參考時脈訊號「clk_ref」之頻率及該等複數個多相時脈訊號「mclk<0：5>」其中之一頻率來產生一偏壓「bias」及該賦能訊號「en」。在下文中，該振盪控制單元100將在一第一多相時脈訊號「mclk<0>」作為輸入的一例子中描述。因此，當該參考時脈訊號「clk_ref」之頻率高於該第一多相時脈訊號「mclk<0>」之頻率時，該振盪控制單元100可增加該偏壓「bias」並向該電壓控制振盪器200提供該已增加之偏壓「bias」。相反地，當該參考時脈 訊號「clk_ref」之頻率低於該第一多相時脈訊號「mclk<0>」之頻率時，該振盪控制單元100可減少該偏壓「bias」並向該電壓控制振盪器200提供該已減少之偏壓「bias」。此外，當該參考時脈訊號「clk_ref」之頻率實質上與該第一多相時脈訊號「mclk<0>」之頻率相同時，該振盪控制單元100可啟動該賦能訊號「en」來維持該偏壓「bias」之電壓位準。
該電壓控制振盪器200可配置用來藉由根據該偏壓「bias」形成不同的時間延遲量來控制一振盪頻率。接著，該電壓控制振盪器200可延遲該接收之參考時脈訊號「clk_ref」一單元延遲時間，並產生該等複數個多相時脈訊號「mclk<0：5>」。可根據該振盪控制單元100所供應之偏壓「bias」來控制該時脈頻率，其可由該電壓控制振盪器200來振盪。例如，當增加該偏壓「bias」時，該電壓控制振盪器200可產生具一快速頻率(即，一高頻率)之一時脈訊號。此外，當減少該偏壓「bias」時，該電壓控制振盪器200可產生具一緩慢頻率(即，一低頻率)之一時脈訊號。因此，該電壓控制振盪器200可產生實質上具有與該參考時脈訊號「clk_ref」相同頻率之該等複數個多相時脈訊號「mclk<0：5>」，但各該複數個多相時脈訊號「mclk<0：5>」可具有該單位延遲時間之相位差。
當致動該賦能訊號「en」時，該多相時脈訊號選擇單元20可將該等複數個多相時脈訊號「mclk<0：5>」其中之一延遲一預定時間。此外，該多相時脈訊號選擇單元20可比較該延遲多相時脈訊號與該參考時脈訊號「clk_ref」之 相位，接著，該多相時脈訊號選擇單元20可產生如一第一延遲時脈訊號「clk_dly1」之一多相時脈訊號，其係該等複數個多相時脈訊號「mclk<0：5>」其中之一，且該相位與該參考時脈訊號「clk_ref」協調一致。
在第一圖中，該多相時脈訊號選擇單元20可包括一延遲時脈訊號產生單元300、一延遲模型400、及一相位比較單元500。該延遲時脈訊號產生單元300可使用來自該等複數個多相時脈訊號「mclk<0：5>」中之至少一多相時脈訊號來產生該第一延遲時脈訊號「clk_dly1」以回應一第一控制訊號「ctrl1」，該等複數個多相時脈訊號「mclk<0：5>」實質上具有與該參考時脈訊號「clk_ref」相同之頻率。
在一DLL電路之應用上，可建立一延遲模型400來執行對應於因一半導體記憶裝置中之一內部電路所引起之一延遲時間的一延遲操作。例如，該延遲模型400可藉由將該第一延遲時脈訊號「clk_dly1」延遲一預定時間來輸出一回饋時脈訊號「fclk」，該第一延遲時脈訊號「clk_dly1」係由該延遲時脈訊號產生單元300產生。
在第一圖中，可啟動該相位比較單元500來回應該賦能訊號「en」。當啟動該相位比較單元500時，可比較該參考時脈訊號「clk_ref」與該回饋時脈訊號「fclk」以產生該第一控制訊號「ctrl1」。例如，假定可接收該第一控制訊號「ctrl1」之該延遲時脈訊號產生單元300在一開始時產生該等複數個多相時脈訊號「mclk<0：5>」之一第二多相時脈訊號「mclk<1>」，因為該延遲模型400可延遲該第一延遲 時脈訊號「clk_dly1」，可輸出該第一延遲時脈訊號「clk_dly1」作為該回饋時脈訊號「fclk」。
當該回饋時脈訊號「fclk」相位在該參考時脈訊號「clk_ref」相位之前時，該延遲時脈訊號產生單元300可接收該第一控制訊號「ctrl1」以輸出落在該第二多相時脈訊號「mclk<1>」之後的一第三多相時脈訊號「mclk<2>」。相反地，當該回饋時脈訊號「fclk」相位落在該參考時脈訊號「clk_ref」相位之後時，該延遲時脈訊號產生單元300可接收該第一控制訊號「ctrl1」以輸出在該第二多相時脈訊號「mclk<1>」之前的該第一多相時脈訊號「mclk<0>」作為該第一延遲時脈訊號「clk_dly1」。
第二圖係根據一具體實施例一範例性電壓控制振盪器的一示意電路圖，其可在第一圖之電路中執行。在第二圖中，該電壓控制振盪器200可配置包括複數個延遲格DC0至DC5，其每一個係配置來接收該偏壓「bias」及參考時脈訊號「clk_ref」，且之後產生該等複數個多相時脈訊號「mclk<0：5>」。
如第二圖所示，該電壓控制振盪器200可包括六個延遲格DC0至DC5及六個緩衝器Buf。該等六個延遲格DC0至DC5中每一個可將一輸入訊號延遲該單位延遲，因此該等六個延遲格DC0至DC5的每一輸出訊號實質上可具有相同之相位差。另外，每一該等六個延遲格DC0至DC5可配置用來接收該偏壓「bias」，然後可調整該頻率以使該輸出訊號可具有實質上與該參考時脈訊號「clk_ref」相同的頻 率。例如，可調整該等多相時脈訊號「mclk<0：5>」頻率以與該參考時脈訊號「clk_ref」頻率同步，該等多相時脈訊號「mclk<0：5>」可藉由根據該供應之偏壓「bias」製造該延遲差的一量來產生。
該等緩衝器Buf可被耦合至該等六個延遲格DC0至DC5中之輸出端，可分別產生該等多相時脈訊號「mclk<0：5>」。因此，在包括該等六個延遲格DC0至DC5及該等六個緩衝器Buf之該電壓控制振盪器200中可產生該等六個多相時脈訊號「mclk<0：5>」。例如，該等六個多相時脈訊號「mclk<0：5>」中之第一多相時脈訊號「mclk<0>」可具有最快之相位，其中該第二多相時脈訊號「mclk<1>」可具有落後於該第一多相時脈訊號「mclk<0>」該單位延遲時間(例如：約六分之一(1/6)的一時間週期)的一相位，且其中該第六多相時脈訊號「mclk<5>」可具有最慢之相位。雖然在此顯示了六個延遲格及該等六個緩衝器，該等延遲格及緩衝器之數目並未限於六個。例如，可藉由增加該等延遲格及緩衝器之數目來產生更多多相時脈訊號。
第三圖係根據一具體實施例之一範例性延遲格的一示意電路圖，其可在第二圖之該振盪器中執行。在第三圖中，假設該參考時脈訊號「clk_ref」可配置成具一對時脈訊號「clkp」及「clkn」，且該時脈訊號「clkp」可與該時脈訊號「clkn」大約異相180度。該第一延遲格DC0可包括可彼此串聯地耦合之PMOS(P-channel Metal Oxide Semiconductor,P通道金屬氧化物半導體)電晶體Pms，及可 彼此串聯地耦合之NMOS(N-channel Metal Oxide Semiconductor,N通道金屬氧化物半導體)電晶體Nms。該等延遲格DC0至DC5可實質上具有相同之組態，除了該第一延遲格DC0可具有該NMOS電晶體Nms，其接收一對該等參考時脈訊號「clkp」及「clkn」及一對回饋訊號「inp」及「inn」。另外，該第二至第六延遲格DC1至DC5可分別具有NMOS電晶體Nms，其在先前階段接收來自該延遲格之一輸出訊號。
該第一延遲格DC0可藉由根據一對偏壓「pbias」及「nbias」調整一時間延遲量來增加或減少該時脈頻率。該對偏壓「pbias」及「nbias」在此可彼此成反比例。例如，當增加該偏壓「pbias」時，可按該偏壓「pbias」之比例減少該偏壓「nbias」。
第四圖係根據一具體實施例之一範例性延遲時脈訊號產生單元的一示意方塊圖，其可在第一圖之該電路中執行。在第四圖中，該延遲時脈訊號產生單元300可包括一第一輸出單元310，其可包括一第一多工單元(MUX1)311及一第一相位混合器312。該第一多工單元311可配置自該等複數個多相時脈訊號「mclk<0：5>」輸出一訊號以回應該控制訊號「ctrl1」。該第一相位混合器312可仔細地控制該第一多工單元311之一輸出訊號以回應該第一控制訊號「ctrl1」。
例如，當該第一多工單元311輸出該第一多相時脈訊號「mclk<0>」以回應該第一控制訊號「ctrl1」，可輸入該 第一多相時脈訊號「mclk<0>」至該第一相位混合器312內。該第一相位混合器312在此可在該第一多相時脈訊號「mclk<0>」及該第二多相時脈訊號「mclk<1>」間選擇一任意相位。例如，可接收該第一多相時脈訊號「mclk<0>」之該第一相位混合器312可產生具有在該第一多相時脈訊號「mclk<0>」及該第二多相時脈訊號「mclk<1>」間之一任意相位的訊號，如該第一延遲時脈訊號「clk_dly1」。
在第四圖中，該延遲時脈訊號產生單元300可進一步包括一第二輸出單元320，其具有一加法器321及一第二多工單元(MUX2)322。此外，該第二輸出單元320可包括一第二相位混合器323。該加法器321可配置用來接收該第一控制訊號「ctrl1」然後產生一第二控制訊號「ctrl2」。例如，當輸出該第一多相時脈訊號「mclk<0>」以回應該第一控制訊號「ctrl1」時，可經由該加法器321輸出該第四多相時脈訊號「mclk<3>」以回應該第二控制訊號「ctrl2」。
該第二多工單元322可輸出該等複數個多相時脈訊號「mclk<0：5>」中之至少一訊號以回應該第二控制訊號「ctrl2」。該第二多工單元322在此可實質上具有與該第一多工單元311相同之組態。
該第二相位混合器323在可配置用來執行實質上與該第一相位混合器312相同之功能。例如，當該第二多工單元322輸出該第四多相時脈訊號「mclk<3>」時，該第二相位混合器323可產生具有在該第四多相時脈訊號「mclk<3>」及該第五多相時脈訊號「mclk<4>」間之一任 意相位的訊號(如該第二延遲時脈訊號「clk_dly2」)以回應該第二控制訊號「ctrl2」。在此，藉由提供該加法器321、該第二混合器322及該第二相位混合器323，可產生具該等多相訊號形式之該等延遲時脈訊號「clk_dly1」及「clk_dly2」。
第五圖係根據一具體實施例之一範例性相位比較單元的一示意方塊圖，其可在第一圖之該電路中執行。在第五圖中，該相位比較單元500可包括一相位偵測單元510及一控制訊號產生單元520。
該相位偵測單元510可比較該參考時脈訊號「clk_ref」與該回饋時脈訊號「fclk」，該回饋時脈訊號「fclk」可藉由經由該延遲模型400自該延遲時脈訊號產生單元300延遲該延遲時脈訊號「clk_dly1」一預定時間來產生。此外，該相位偵測單元510可比較該參考時脈訊號「clk_ref」與該回饋時脈訊號「fclk」，且當該回饋時脈訊號「fclk」同相領先在該參考時脈訊號「clk_ref」之前時，可致動一下訊號「down」。相反地，當該回饋時脈訊號「fclk」同相落後在該參考時脈訊號「clk_ref」之後時，該相位偵測單元510可致動一上訊號「up」。
該上訊號「up」及該下訊號「down」可以是脈衝訊號，其可在一高位準下致動。此外，該相位偵測單元510可根據該回饋時脈訊號「fclk」及該參考時脈訊號「clk_ref」間之相位差重覆地產生該上訊號「up」及該下訊號「down」。例如：當該參考時脈訊號「clk_ref」同相落後該回饋時脈 訊號「fclk」六分之一的時間週期時，可發出該上訊號「up」一次。當該參考時脈訊號「clk_ref」同相落後該回饋時脈訊號「fclk」三分之一的時間週期時，可發出該上訊號「up」兩次。藉由根據該相位差重覆地產生該上訊號「up」及該下訊號「down」可快速地發出該第一延遲時脈訊號「clk_dly1」，其可與該參考時脈訊號「clk_ref」同相同步。
在第五圖中，該控制訊號產生單元520可產生該第一控制訊號「ctrl1」，其係上數或下數其中之一以回應該上訊號「up」及該下訊號「down」。例如，一計數器可執行該控制訊號產生單元520，其可藉由執行該上數及下數操作來產生該第一控制訊號「ctrl1」以分別回應該上訊號「up」及該下訊號「down」。假設該計數器係一三位元計數器以輸出一三位元訊號，可輸出八個訊號：--000--至--111--。當該控制訊號產生單元520在該啟動之初始時間產生--000--之該第一控制訊號「ctrl1」以回應該賦能訊號「en」時，若發出該上訊號「up」兩次則可產生並輸出--010--之該第一控制訊號「ctrl1」，其中之後若發出該下訊號「down」一次則可產生並輸出--001--之該第一控制訊號「ctrl1」。
在第四圖中，該第一多工單元311可根據該第一控制訊號「ctrl1」輸出該等複數個多相時脈訊號「mclk<0：5>」其中之一。例如，該第一多工單元311可配置用來一對一對應地輸出該等複數個多相時脈訊號「mclk<0：5>」，在此一方式下，當輸入--000--之第一控制訊號「ctrl1」時可輸出該第一多相時脈訊號「mclk<0>」，且當輸入--001’--之第 一控制訊號「ctrl1」時可輸出該第二多相時脈訊號「mclk<1>」。儘管該第一多工單元311產生一多相時脈訊號，該第一多工單元311可配置用來立刻輸出二或多個多相時脈訊號。
在第四圖中，該加法器321可配置用來產生一訊號，其可藉由進一步上數三次該第一控制訊號「ctrl1」產生，其中該控制訊號產生單元520(第五圖)可產生該第一控制訊號「ctrl1」。例如，當該控制訊號產生單元520產生--000--之第一控制訊號「ctrl1」時，該加法器321可接收--000--之第一控制訊號「ctrl1」並可產生--011--之第二控制訊號「ctrl2」。因此，該第二多工單元322可輸出該等複數個多相時脈訊號「mclk<0：5>」其中之一以回應該第二控制訊號「ctrl2」。例如，假設該第一控制訊號「ctrl1」係--000--，該第一多工單元311可輸出該第一多相時脈訊號「mclk<0>」，且該第二多工單元322，其係可接收--011--之該第二控制訊號「ctrl2」，可輸出該第四多相時脈訊號「mclk<3>」。其中，該電壓控制振盪器200(第二圖)產生該等六個多相時脈訊號「mclk<0：5>」，該第一多工單元311之輸出訊號可與該第二多工單元322之輸出訊號約90度異相。
該第一及第二相位混合器312及323可藉由仔細地調整自該第一及第二多工單元311及322輸出之該等第一及第四多相時脈訊號「mclk<0>」及「mclk<3>」的該相位來產生該等第一及第二延遲時脈訊號「clk_dly1」及「clk_dly2」 以分別回應該第一及第二控制訊號「ctrl1」及「ctrl2」。
假若對該第一輸出單元310及該第二輸出單元320之輸出端提供額外之反相器，則可產生四個延遲時脈訊號，即：該第一延遲時脈訊號「clk_dly1」、該第二延遲時脈訊號「clk_dly2」(其可與該第一延遲時脈訊號「clk_dly1」約90度異相)、一時脈訊號(其可藉由通過一反相器反轉該第一延遲時脈訊號「clk_dly1」，與第一延遲時脈訊號「clk_dly1」約180度異相)，及一時脈訊號(其可藉由通過一反相器反轉該第二延遲時脈訊號「clk_dly2」，與第一延遲時脈訊號「clk_dly1」約270度異相)。
以下將參考第一圖至第五圖描述該DLL電路1之一範例性操作。
該電壓控制振盪器200藉由接收該參考時脈訊號「clk_ref」產生該第一至第六多相時脈訊號「mclk<0：5>」，並將該接收之參考時脈訊號「clk_ref」延遲一單位延遲時間。接著，該第一至第六多相時脈訊號「mclk<0：5>」其中之一可饋送回該振盪控制單元100。例如，當將該第一多相時脈訊號「mclk<0>」輸入至該振盪控制單元100時，該振盪控制單元100比較該第一多相時脈訊號「mclk<0>」與該參考時脈訊號「clk_ref」，然後調整輸入至該電壓控制振盪器200之偏壓「bias」的電壓位準。當該第一多相時脈訊號「mclk<0>」之頻率低於該參考時脈訊號「clk_ref」之頻率時，該電壓控制振盪器200藉由增加該偏壓「bias」之電壓位準在該較高頻率下產生該第一至第六多相時脈訊號 「mclk<0：5>」。當該電壓控制振盪器200所產生之第一多相時脈訊號「mclk<0>」之頻率與該參考時脈訊號「clk_ref」之頻率同步時，該振盪控制單元100維持該偏壓「bias」之電壓位準並接著致動該賦能訊號「en」。
該賦能訊號「en」啟動該相位比較單元500。該接收之賦能訊號「en」初始化該相位比較單元500之控制訊號產生單元520，然後產生--000--之第一控制訊號「ctrl1」。接下來，該第一輸出單元310輸出該第一多相時脈訊號「mclk<0>」作為該第一延遲時脈訊號「clk_dly1」以回應該第一控制訊號「ctrl1」。在此，該第一延遲時脈訊號「clk_dly1」係由該延遲模型400延遲。
接下來，輸入該延遲之回饋時脈訊號「fclk」至該相位偵測單元510。該相位偵測單元510藉由偵測該參考時脈訊號「clk_ref」及該回饋時脈訊號「fclk」之相位來產生該上訊號「up」或該下訊號「down」。例如：當該回饋時脈訊號「fclk」之相位領先該參考時脈訊號「clk_ref」六分之一的時間週期時，發出該上訊號「up」一次。
然後，該控制訊號產生單元520產生如該第一控制訊號「ctrl1」的--001--之一訊號，其經上數一次以回應該上訊號「up」。接下來，該加法器321產生如該第二控制訊號「ctrl2」的--100--之一訊號，其自該第一控制訊號「ctrl1」上數三次。因此，該第一多工單元311產生如該第一延遲時脈訊號「clk_dly1」之第二多相時脈訊號「mclk<1>」以回應該第一控制訊號「ctrl1」，該第二多工單元322產生如 該第二延遲時脈訊號「clk_dly2」之第五多相時脈訊號「mclk<4>」以回應該第二控制訊號「ctrl2」。在此，當對該第一及該第二多工單元311及322之輸出端提供額外之反相器時可產生：該等時脈訊號(即該第一延遲時脈訊號「clk_dly1」，其與該參考時脈訊號「clk_ref」同步)、該第二延遲時脈訊號「clk_dly2」(其與該第一延遲時脈訊號「clk_dly1」約90度異相)、一時脈訊號(其可藉由通過一反相器反轉該第一延遲時脈訊號「clk_dly1」，與第一延遲時脈訊號「clk_dly1」約180度異相)，及一時脈訊號(其可藉由通過一反相器反轉該第二延遲時脈訊號「clk_dly2」，與第一延遲時脈訊號「clk_dly1」約270度異相)。在此，該等四個時脈訊號係範例性的，其中該等多相時脈訊號之數目可用一額外之加法器及多工單元以各式各樣的方式產生。
因此，藉由產生該等複數個多相時脈訊號可減少該鎖定時間，並選擇性地輸出與該參考時脈訊號同步之一時脈訊號，該等複數個多相時脈訊號係與該參考時脈訊號同步。結果，可減少電流消耗並解決諧波鎖定問題。
儘管以上描述了某些具體實施例，吾人應了解所述之該等具體實施例係僅作為範例之用。因此，在此描述之該等裝置及方法不應受限於該等描述之具體實施例。而是，在此描述之該等裝置及方法應配合該以上發明說明及隨附圖式僅根據隨後的該等申請專利範圍來限制。
1‧‧‧DLL電路
10‧‧‧多相時脈訊號產生單元
20‧‧‧多相時脈訊號選擇單元
100‧‧‧振盪控制單元
200‧‧‧電壓控制振盪器
300‧‧‧延遲時脈訊號產生單元
310‧‧‧第一輸出單元
311‧‧‧第一多工單元
312‧‧‧第一相位混合器
320‧‧‧第二輸出單元
321‧‧‧加法器
322‧‧‧第二多工單元
323‧‧‧第二相位混合器
400‧‧‧延遲模型
500‧‧‧相位比較單元
510‧‧‧相位偵測單元
520‧‧‧控制訊號產生單元
以下配合該等隨附圖式描述本發明之特徵、態樣，及具體實施例，其中：第一圖係根據一具體實施例之一範例性DLL電路的一示意方塊圖；第二圖係根據一具體實施例之一範例性電壓控制振盪器的一示意電路圖，其可在第一圖之該電路中執行；第三圖係根據一具體實施例之一範例性延遲格的一示意電路圖，其可在第二圖之該振盪器中執行；第四圖係根據一具體實施例之一範例性延遲時脈訊號產生單元的一示意方塊圖，其可在第一圖之該電路中執行；及第五圖係根據一具體實施例之一範例性相位比較單元的一示意方塊圖，其可在第一圖之該電路中執行。
1‧‧‧DLL電路
10‧‧‧多相時脈訊號產生單元
20‧‧‧多相時脈訊號選擇單元
100‧‧‧振盪控制單元
200‧‧‧電壓控制振盪器
300‧‧‧延遲時脈訊號產生單元
400‧‧‧延遲模型
500‧‧‧相位比較單元

Claims (28)

  1. 一種DLL電路，其包含：一多相時脈訊號產生單元，其配置用來藉由將一參考時脈訊號分別延遲複數個至少一單位延遲時間來產生複數個多相時脈訊號，並產生一賦能訊號，當該等複數個多相時脈訊號其中之一在一頻率下與該參考時脈訊號同步時致動該賦能訊號；及一多相時脈訊號選擇單元，其配置用來將該等複數個多相時脈訊號其中之一延遲一預定時間以回應一第一控制訊號、比較該延遲多相時脈訊號之一相位及該參考時脈訊號之一相位，以及輸出該延遲多相時脈訊號作為一延遲時脈訊號，其中當致動該賦能訊號時，該延遲時脈訊號之一相位與該參考時脈訊號之相位同步。
  2. 如申請專利範圍第1項之DLL電路，其中該多相時脈訊號產生單元包括：一振盪控制單元，其配置用來藉由比較該參考時脈訊號之頻率與該等複數個多相時脈訊號其中之一的頻率來產生一偏壓及該賦能訊號；及一電壓控制振盪器，其配置用來產生該等複數個多相時脈訊號，藉由根據該偏壓調整一振盪頻率，其中每一個彼此間具有相差該單位延遲時間的一相位差。
  3. 如申請專利範圍第2項之DLL電路，其中該振盪控制單元藉由比較該參考時脈訊號之頻率及該等複數個多相時脈訊 號其中之一的頻率來增加或減少該偏壓之一電壓位準。
  4. 如申請專利範圍第2項之DLL電路，其中當該等複數個多相時脈訊號其中之一與該參考時脈訊號在該頻率下同步時該振盪控制單元致動該賦能訊號。
  5. 如申請專利範圍第2項之DLL電路，其中該電壓控制振盪器包括：複數個延遲格，每一個延遲格具有以該偏壓調整的一延遲量；及複數個緩衝器，每一個緩衝器耦合至每一個複數個延遲格，其產生該等複數個多相時脈訊號。
  6. 如申請專利範圍第1項之DLL電路，其中該多相時脈訊號選擇單元包括：一延遲時脈訊號產生單元，其配置用來接受該等複數個多相時脈訊號並產生一延遲時脈訊號以回應該第一控制訊號；一延遲模型，其配置用來將該延遲時脈訊號延遲該預定時間並產生一回饋時脈訊號；及一相位比較單元，其配置用來藉由比較該參考時脈訊號及該回饋時脈訊號來產生該第一控制訊號。
  7. 如申請專利範圍第6項之DLL電路，其中該延遲時脈訊號產生單元包括一第一多工單元以輸出該等複數個多相時脈訊號其中之一以回應該第一控制訊號。
  8. 如申請專利範圍第7項之DLL電路，其中該延遲時脈訊號產生單元進一步包括一第一相位混合器以調整該多相時脈 訊號之一相位，其係自該第一多工單元輸出以回應該第一控制訊號。
  9. 如申請專利範圍第7項之DLL電路，其中該延遲時脈訊號產生單元進一步包括：一加法器，其配置用來接收該第一控制訊號並產生一第二控制訊號；及一第二多工單元以輸出該等複數個多相時脈訊號其中之一以回應該加法器之一輸出訊號。
  10. 如申請專利範圍第9項之DLL電路，其中該延遲時脈訊號產生單元進一步包括一第二相位混合器以調整該多相時脈訊號之一相位，其係自該第二多工單元輸出以回應該第二控制訊號。
  11. 如申請專利範圍第6項之DLL電路，其中該相位比較單元包括：一相位偵測單元，其配置用來藉由比較該參考時脈訊號及該回饋時脈訊號來產生一上訊號(up-signal)及一下訊號(down-signal)其中之一；及一控制訊號產生單元，其配置用來產生該第一控制訊號以回應已由該賦能訊號啟動之該上訊號及該下訊號。
  12. 如申請專利範圍第11項之DLL電路，其中該控制訊號產生單元係以該賦能訊號啟動，並根據所致動之上訊號及下訊號其中之一的數字來產生該第一控制訊號。
  13. 一種DLL電路，其包含：一電壓控制振盪器，其配置用來接收一偏壓並藉由將 一時脈訊號延遲一單位延遲時間來產生複數個多相時脈訊號，該時脈訊號實質上係與一參考時脈訊號在相同之一頻率下振盪；一延遲時脈訊號產生單元，其配置用來接受該等複數個多相時脈訊號並產生一延遲時脈訊號以回應一第一控制訊號；一延遲模型，其配置用來接收並延遲該延遲時脈訊號一預定時間及產生一回饋時脈訊號；及一DLL控制單元，其配置用來藉由比較在一頻率下該參考時脈訊號之一相位與該等多相時脈訊號其中之一的一相位來產生該偏壓，及藉由比較該回饋時脈訊號與該參考時脈訊號來產生該第一控制訊號。
  14. 如申請專利範圍第13項之DLL電路，其中該電壓控制振盪器包括：複數個延遲格，每一個延遲格具有以該偏壓調整的一延遲量；及複數個緩衝器，每一個緩衝器耦合至該等複數個延遲格其中之一，其產生該等複數個多相時脈訊號。
  15. 如申請專利範圍第13項之DLL電路，其中該延遲時脈訊號產生單元包括一第一多工單元以輸出該等複數個多相時脈訊號其中之一以回應該第一控制訊號。
  16. 如申請專利範圍第15項之DLL電路，其中該延遲時脈訊號產生單元進一步包括一第一相位混合器以調整該等複數個多相時脈訊號其中之一的一相位，其係自該第一多工單 元輸出以回應該第一控制訊號。
  17. 如申請專利範圍第13項之DLL電路，其中該延遲時脈訊號產生單元進一步包括：一加法器，其配置用來接收該第一控制訊號並產生一第二控制訊號；及一第二多工單元以輸出該等複數個多相時脈訊號其中之一以回應該加法器之一輸出訊號。
  18. 如申請專利範圍第17項之DLL電路，其中該延遲時脈訊號產生單元進一步包括一第二相位混合器以調整該等複數個多相時脈訊號其中之一的一相位，其係自該第二多工單元輸出以回應該第二控制訊號。
  19. 如申請專利範圍第13項之DLL電路，其中該DLL控制單元包括：一振盪控制單元，其配置用來藉由比較該參考時脈訊號之一頻率與該等複數個多相時脈訊號其中之一的一頻率來產生該偏壓及一賦能訊號；及一相位比較單元，其配置用來藉由比較已由該賦能訊號所啟動的回饋時脈訊號與該參考時脈訊號來產生該第一控制訊號。
  20. 如申請專利範圍第19項之DLL電路，其中該振盪控制單元藉由比較該參考時脈訊號之頻率與該等複數個多相時脈訊號其中之一的該頻率來增加或減少該偏壓之一電壓位準。
  21. 如申請專利範圍第19項之DLL電路，其中當該等複數個 多相時脈訊號其中之一與該參考時脈訊號在該頻率下同步時，該振盪控制單元致動該賦能訊號。
  22. 如申請專利範圍第19項之DLL電路，其中該相位比較單元包括：一相位偵測單元，其配置用來藉由比較該參考時脈訊號與該回饋時脈訊號來產生一上訊號(up-signal)及一下訊號(down-signal)其中之一；及一控制訊號產生單元，其配置用來產生該第一控制訊號以回應已由該賦能訊號啟動之該上訊號及該下訊號。
  23. 申請專利範圍第22項之DLL電路，其中該控制訊號產生單元係以該賦能訊號來啟動，並根據所致動之上訊號及下訊號其中之一的數目來產生該第一控制訊號。
  24. 一種記憶裝置，其包含：一DLL電路，其具有一多相時脈訊號產生單元及一多相時脈訊號選擇單元，其中該多相時脈訊號產生單元產生複數個多相時脈訊號及一賦能訊號，當該等複數個多相時脈訊號其中之一在一頻率下與一參考時脈訊號同步時致動該賦能訊號，及其中該多相時脈訊號選擇單元將該等複數個多相時脈訊號其中之一延遲一預定時間以根據該延遲多相時脈訊號之一相位及該參考時脈訊號之一相位的一比較來輸出一延遲時脈訊號。
  25. 如申請專利範圍第24項之記憶裝置，其中當致動該賦能訊號時，該延遲時脈訊號之一相位與該參考時脈訊號之相位 同步。
  26. 如申請專利範圍第24項之記憶裝置，其中該多相時脈訊號產生單元包括：一振盪控制單元，其配置用來藉由比較該參考時脈訊號之頻率與該等複數個多相時脈訊號其中之一的頻率來產生一偏壓及該賦能訊號；及一電壓控制振盪器，其配置成包括複數個延遲格，每一個延遲格具有以該偏壓調整之一延遲量，以及複數個緩衝器來產生該等複數個多相時脈訊號，每一個緩衝器係耦合至該等複數個延遲格其中之一。
  27. 如申請專利範圍第26項之記憶裝置，其中該振盪控制單元藉由比較該參考時脈訊號之頻率與該等複數個多相時脈訊號其中之一的頻率來增加或減少該偏壓之一電壓位準。
  28. 如申請專利範圍第26項之記憶裝置，其中當該等複數個多相時脈訊號其中之一與該參考時脈訊號在該頻率下同步時，該振盪控制單元致動該賦能訊號。
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