KR20120111282A - 클럭 신호 생성회로 - Google Patents

클럭 신호 생성회로 Download PDF

Info

Publication number
KR20120111282A
KR20120111282A KR1020110029686A KR20110029686A KR20120111282A KR 20120111282 A KR20120111282 A KR 20120111282A KR 1020110029686 A KR1020110029686 A KR 1020110029686A KR 20110029686 A KR20110029686 A KR 20110029686A KR 20120111282 A KR20120111282 A KR 20120111282A
Authority
KR
South Korea
Prior art keywords
signal
clock
clock signal
generate
delayed
Prior art date
Application number
KR1020110029686A
Other languages
English (en)
Inventor
홍남표
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110029686A priority Critical patent/KR20120111282A/ko
Priority to US13/178,787 priority patent/US8514003B2/en
Publication of KR20120111282A publication Critical patent/KR20120111282A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Abstract

클럭 신호 생성회로는 클럭 지연 제어신호 생성부 및 더블러 클럭 생성부를 포함한다. 상기 클럭 지연 제어신호 생성부는 클럭 신호를 분주하여 분주 클럭 신호를 생성하고, 상기 분주 클럭 신호의 반주기 동안 복수개의 주기신호를 생성하며, 상기 복수개의 주기신호로부터 지연 제어신호를 생성한다. 상기 더블러 클럭 생성부는 상기 클럭 지연 제어신호에 응답하여 상기 클럭 신호를 지연하여 지연 클럭 신호를 생성하고, 상기 클럭 신호 및 상기 지연 클럭 신호에 응답하여 출력 클럭 신호를 생성한다.

Description

클럭 신호 생성회로 {CLOCK SIGNAL GENERATING CIRCUIT}
본 발명은 클럭 신호 생성회로에 관한 것으로, 입력된 클럭 신호로부터 원하는 주기를 갖는 클럭 신호를 생성하는 클럭 신호 생성회로에 관한 것이다.
일반적으로 반도체 집적회로는 클럭 신호에 동기하여 동작하도록 구성된다. 상기 클럭 신호는 상기 반도체 집적회로의 외부로부터 입력되거나, 반도체 집적회로 내부에 포함된 클럭 생성기를 통해 생성될 수 있다. 상기 반도체 집적회로의 동작은 매우 다양하므로 일정한 주기를 갖는 하나의 클럭 신호만으로 모든 동작을 수행할 수 없다. 따라서, 기준이 되는 주기를 갖는 클럭 신호로부터 원하는 주기를 갖는 클럭 신호를 생성하는 회로가 필요하다.
도 1은 일반적으로 사용되는 클럭 멀티플라이어(Multiplier)의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 상기 클럭 멀티플라이어는 지연부(Dealy) 및 배타적 오어 게이트(XOR)로 구성된다. 상기 지연부(Delay)는 상기 입력 클럭 신호(CLK_IN)를 지연하고, 상기 배타적 오어 게이트(XOR)는 상기 입력 클럭 신호(CLK_IN) 및 상기 지연부(Delay)의 출력(A)을 배타적 오어 연산하여 출력 클럭 신호(CLK_OUT)를 생성한다. 상기 지연부(Delay)의 지연량이 상기 입력 클럭(CLK_IN)의 한 주기의 1/4로 설정된다면, 상기 입력 클럭 신호(CLK_IN)와 상기 지연부(Delay)의 출력(A)은 서로 90도의 위상차이가 발생하게 된다. 따라서, 상기 배타적 오어 게이트(XOR)의 연산에 의해 상기 입력 클럭 신호(CLK_IN)의 주파수보다 두 배가 더 큰 주파수를 갖는(주기가 1/2인) 상기 출력 클럭 신호(CLK_OUT)가 생성될 수 있다.
도 2는 또 다른 종래기술에 따른 클럭 멀티플라이어의 구성을 개략적으로 보여주는 도면이다. 도 2에서, 상기 클럭 멀티플라이어는 오실레이터(10), 카운터(20) 및 논리 회로(30)를 포함한다. 상기 오실레이터(10)는 입력 클럭 신호(CLK_IN)의 주파수보다 매우 큰 주파수를 갖는 주기신호(OSC)를 지속적으로 생성한다. 상기 카운터(20)는 입력 클럭 신호(CLK_IN)를 수신하고, 상기 입력 클럭 신호(CLK_IN)의 한 주기 동안 상기 주기신호(OSC)의 토글링 수를 카운팅한다. 상기 논리 회로(30)는 상기 카운터(20)의 출력 및 상기 주기신호(OSC)를 수신한다. 상기 논리 회로(30)는 상기 주기신호(OSC)로부터 상기 카운터(20)의 카운팅 값의 1/2에 해당하는 길이의 펄스 폭을 가진 클럭 신호를 지속적으로 생성함으로써, 상기 입력 클럭 신호(CLK_IN)보다 2배의 주파수를 갖는 출력 클럭 신호(CLK_OUT)를 생성할 수 있다.
그러나, 종래기술에 따른 클럭 멀티플라이어는 다음과 같은 문제점을 갖는다. 도 1에 도시된 클럭 멀티플라이어는 가장 간단한 구성을 갖고 있지만, 지연부의 지연량 및 크기에 따라서 출력 클럭 신호의 듀티비가 심하게 변동될 수 있고, 입력 클럭 신호의 듀티비가 일정하지 않은 경우 출력 클럭 신호의 지터가 증가할 수 있다.
또한, 도 2에 도시된 클럭 멀티플라이어는 위상 및 듀티비의 변동을 감소시킬 수 있는 장점을 갖고 있으나, 오실레이터의 지속적인 사용 및 주기신호의 주파수 증가에 따라 전류소모가 증가하고 카운터 비트에 따라 카운터 및 논리 회로의 면적이 매우 커지는 문제점을 노출한다.
본 발명은 입력 클럭 신호로부터 정확하고 안정적으로 원하는 주기를 갖는 클럭 신호를 생성할 수 있는 클럭 신호 생성회로를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 클럭 신호 생성회로는 클럭 신호를 분주하여 분주 클럭 신호를 생성하고, 상기 분주 클럭 신호의 반주기 동안 복수개의 주기신호를 생성하며, 상기 복수개의 주기신호로부터 지연 제어신호를 생성하는 클럭 지연 제어신호 생성부; 및 상기 클럭 지연 제어신호에 응답하여 상기 클럭 신호를 지연하여 지연 클럭 신호를 생성하고, 상기 클럭 신호 및 상기 지연 클럭 신호에 응답하여 출력 클럭 신호를 생성하는 더블러 클럭 생성부를 포함한다.
본 발명의 다른 실시예에 따른 클럭 신호 생성회로는 클럭 신호를 분주하여 분주 클럭 신호를 생성하고, 상기 분주 클럭 신호의 반주기 동안 복수개의 주기신호를 생성하며, 상기 복수개의 주기신호로부터 제 1 및 제 2 지연 제어신호를 생성하는 클럭 지연 제어신호 생성부; 상기 제 1 지연 제어신호에 응답하여 상기 클럭 신호를 제 1 시간 지연하여 제 1 지연 클럭 신호를 생성하고, 상기 클럭 신호 및 상기 제 1 지연 클럭 신호에 응답하여 제 1 출력 클럭 신호를 생성하는 더블러 클럭 생성부; 및 상기 제 2 지연 제어신호에 응답하여 상기 제 1 출력 클럭 신호를 제 2 시간 지연하여 제 2 지연 클럭 신호를 생성하고, 상기 제 1 출력 클럭 신호 및 상기 제 2 지연 클럭 신호에 응답하여 제 2 출력 클럭 신호를 생성하는 쿼드러플러 클럭 생성부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 클럭 신호 생성회로는 클럭 신호를 분주하고, 분주된 클럭 신호의 반주기 동안 기준 주기신호를 생성하는 주기신호 생성부; 상기 기준 주기신호를 분주하여 복수개의 주기신호를 생성하고, 상기 복수개의 주기신호를 디코딩하여 지연 제어신호를 생성하는 클럭 디코딩부; 및 상기 지연 제어신호 및 상기 클럭 신호에 응답하여 출력 클럭 신호를 생성하는 더블러 클럭 생성부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 클럭 신호 생성회로는 클럭 신호를 분주하고, 분주된 클럭 신호의 반주기 동안 기준 주기신호를 생성하는 주기신호 생성부; 상기 기준 주기신호를 분주하여 복수개의 주기신호를 생성하고, 상기 복수개의 주기신호를 디코딩하여 제 1 및 제 2 지연 제어신호를 생성하는 클럭 디코딩부; 상기 제 1 지연 제어신호 및 상기 클럭 신호에 응답하여 제 1 출력 클럭 신호를 생성하는 더블러 클럭 생성부; 및 상기 제 2 지연 제어신호 및 상기 제 1 출력 클럭 신호에 응답하여 제 2 출력 클럭 신호를 생성하는 쿼드러플러 클럭 생성부를 포함한다.
본 발명에 의하면, 원하는 주파수를 갖는 클럭 신호를 안정적으로 생성하기 위해 개선된 클럭 생성회로를 제공하여 전류소모를 감소시키면서 회로의 면적 효율을 개선할 수 있다.
도 1은 종래기술에 따른 클럭 멀티플라이어의 구성을 개략적으로 보여주는 도면,
도 2는 또 다른 종래기술에 따른 클럭 멀티플라이어의 구성을 개략적으로 보여주는 도면,
도 3은 본 발명의 실시예에 따른 클럭 신호 생성회로의 구성을 개략적으로 보여주는 블록도,
도 4는 도 3의 클럭 지연 제어신호 생성부의 구성을 개략적으로 보여주는 블록도,
도 5는 도 4의 오실레이터의 실시예의 구성을 보여주는 도면,
도 6은 도 4의 클럭 디코딩부의 실시예의 구성을 보여주는 도면,
도 7은 도 3의 더블러 클럭 생성부의 실시예의 구성을 보여주는 도면,
도 8은 도 7의 지연 블록의 실시예의 구성을 보여주는 도면,
도 9는 도 7의 또 다른 지연 블록의 실시예의 구성을 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 클럭 신호 생성회로의 구성을 개략적으로 보여주는 블록도이다. 도 3에서, 상기 클럭 신호 생성회로(1)는 클럭 지연 제어신호 생성부(100), 더블러 클럭 생성부(200) 및 쿼드러플러 클럭 생성부(300)를 포함한다. 상기 클럭 지연 제어신호 생성부(100)는 상기 클럭 신호(CLK)를 분주하여 분주 클럭 신호를 생성하고, 상기 분주 클럭 신호의 반주기 동안 복수개의 주기신호를 생성한다. 또한, 상기 복수개의 주기신호로부터 제 1 및 제 2 클럭 지연 제어신호(T1<0:8>, T2<0:7>)를 생성한다. 즉, 상기 클럭 지연 제어신호 생성부(100)는 상기 클럭 신호(CLK)의 주기를 측정하고, 측정결과에 따라 상기 제 1 및 제 2 클럭 지연 제어신호(T1<0:8>, T2<0:7>)를 생성한다.
상기 더블러 클럭 생성부(200)는 상기 제 1 클럭 지연 제어신호(T1<0:8>)에 응답하여 상기 클럭 신호(CLK)를 제 1 시간 지연시켜 제 1 지연 클럭 신호를 생성하고, 상기 클럭 신호(CLK) 및 상기 제 1 지연 클럭 신호에 응답하여 제 1 출력 클럭 신호(CLKDB)를 생성한다. 예시적으로, 상기 제 1 시간은 상기 클럭 신호(CLK)의 하이 레벨의 반주기, 즉, 상기 클럭 신호(CLK)의 1/4 주기로 설정될 수 있다.
상기 쿼드러플러 클럭 생성부(300)는 상기 제 2 클럭 지연 제어신호(T2<0:7>)에 응답하여 상기 클럭 신호(CLK)를 제 2 시간 지연시켜 제 2 지연 클럭 신호를 생성하고, 상기 제 1 출력 클럭 신호(CLKDB) 및 상기 제 2 지연 클럭 신호에 응답하여 제 2 출력 클럭 신호(CLKQD)를 생성한다. 예시적으로, 상기 제 2 시간은 상기 제 1 시간의 절반으로 설정될 수 있다. 즉, 상기 제 2 시간은 상기 클럭 신호(CLK)의 1/8 주기로 설정될 수 있다. 따라서, 본 발명의 실시예에서, 상기 더블러 클럭 생성부(200)는 상기 클럭 신호(CLK)의 1/2 주기를 갖는(두 배의 주파수를 갖는) 상기 제 1 출력 클럭 신호(CLKDB)를 생성할 수 있고, 상기 쿼드러플러 클럭 생성부(300)는 상기 클럭 신호(CLK)의 1/4 주기를 갖는(네 배의 주파수를 갖는) 상기 제 2 출력 클럭 신호(CLKQD)를 생성할 수 있다. 그러나, 이에 한정하는 것은 아니고, 이하에서 더 상세히 기술될 구성에 따라 다양한 주기를 갖는 클럭 신호를 생성할 수 있다.
본 발명의 실시예에 따른 클럭 신호 생성회로(1)는 상기 클럭 신호(CLK)를 분주하여 분주 클럭 신호를 생성하고, 상기 분주 클럭 신호의 반주기 동안에만 생성되는 복수개의 주기신호를 이용하여 상기 제 1 및 제 2 출력 클럭 신호(CLKDB, CLKQD)를 생성한다. 따라서, 원하는 주기를 갖는 상기 제 1 및 제 2 출력 클럭 신호를 생성하면서 전류소모를 감소시킬 수 있다.
도 3에서, 상기 클럭 신호 생성회로(1)는 클럭 선택부(400)를 더 포함할 수 있다. 상기 클럭 선택부(400)는 클럭 선택신호(CLKSEL)에 응답하여 상기 제 1 및 제 2 출력 클럭 신호(CLKDB, CLKQD) 중 하나를 최종 출력 클럭 신호(CLK_OUT)로 출력할 수 있다. 예시적으로, 상기 클럭 선택신호(CLKSEL)는 테스트 모드 신호와 같은 것들을 사용할 수 있다.
도 4는 도 3의 클럭 지연 제어신호 생성부의 실시예의 구성을 개략적으로 보여주는 블록도이다. 상기 클럭 지연 제어신호 생성부(100)는 클럭 분주부(110), 오실레이터(120) 및 클럭 디코딩부(130)를 포함한다. 상기 클럭 분주부(110)는 상기 클럭 신호(CLK)를 분주하여 분주 클럭 신호(CLK32)를 생성한다. 도 4에서, 상기 클럭 분주부(110)는 상기 클럭 신호(CLK)를 32배 분주하여 상기 클럭 신호(CLK)에 비해 32배의 주기를 갖는 상기 분주 클럭 신호(CLK32)를 생성할 수 있다. 상기 클럭 분주부(110)는 각각 입력 받는 클럭 신호를 2배 분주하는 분주기 5개가 직렬로 연결된 구성일 수 있다.
상기 오실레이터(120)는 상기 분주 클럭 신호(CLK32)를 수신하여 상기 기준 주기신호(OSC)를 생성한다. 상기 오실레이터(120)는 상기 분주 클럭 신호(CLK32)를 수신하여 소정 주기를 갖는 상기 기준 주기신호(OSC)를 생성하며, 상기 분주 클럭 신호(CLK32)의 반주기 동안 계속적으로 토글링하는 상기 기준 주기신호(OSC)를 생성한다. 상기 클럭 분주부(110) 및 오실레이터(120)는 분주신호 생성부를 구성한다.
상기 클럭 디코딩부(130)는 상기 기준 주기신호(OSC)를 수신하고, 상기 기준 주기신호(OSC)로부터 복수개의 주기신호를 생성한다. 상기 클럭 디코딩부(130)는 상기 복수개의 주기신호로부터 제 1 및 제 2 지연 제어신호(T1<0:8>, T2<0:7>)를 생성한다. 상기 제 1 및 제 2 지연 제어신호(T1<0:8>, T2<0:7>)는 상기 더블러 클럭 생성부(200) 및 상기 쿼드러플러 클럭 생성부(300)가 수신하는 클럭 신호를 각각 상기 제 1 시간 및 제 2 시간 동안 지연시킬 있도록 지연량을 지정하는 신호가 될 수 있다. 상기 제 1 및 제 2 지연 제어신호(T1<0:8>, T2<0:7>)가 복수개의 비트로 구성된 신호일 때, 상기 제 1 지연 제어신호(T1<0:8>)를 쉬프팅하여 상기 제 2 지연 제어신호(T2<0:7>)를 생성할 수 있다. 더 상세한 것은 이하에서 기술하기로 한다.
도 5는 도 4의 오실레이터의 실시예의 구성을 보여주는 도면이다. 도 5에서, 상기 오실레이터(120)는 네 개의 단위 지연기(UD)를 포함한다. 상기 오실레이터(120)는 하이 레벨의 상기 분주 클럭 신호(CLK32)를 수신하면 상기 네 개의 단위 지연기(UD)를 통해 형성된 루프를 통해 계속적으로 토글링하는 상기 기준 주기신호(OSC)를 생성할 수 있다. 상기 단위 지연기(UD)의 지연량이 예를 들어, 100 피코 세컨드로 설정된다면 상기 오실레이터(120)를 통해 생성된 상기 기준 주기신호(OSC)의 주기는 800 피코 세컨드가 된다. 상기 오실레이터(120)는 상기 분주 클럭 신호(CLK32)가 하이 레벨에서 로우 레벨로 천이하면 비활성화되므로, 상기 오실레이터(120)는 상기 분주 클럭 신호(CLK32)의 하이 레벨 구간, 즉, 상기 분주 클럭 신호(CLK32)의 반주기 동안 상기 기준 주기신호(OSC)를 생성할 수 있다.
도 6은 도 4의 클럭 디코딩부의 실시예의 구성을 보여주는 도면이다. 상기 클럭 디코딩부(130)는 주기신호 분주부(131) 및 래치부(132)를 포함한다. 상기 주기신호 분주부(131)는 상기 기준 주기신호(OSC)를 수신하여 복수개의 주기신호(COSC<0:8>)를 생성한다. 상기 주기신호 분주부(131)는 상기 기준 주기신호(OSC)를 순차적으로 2배 분주하여 상기 복수개의 주기신호(COSC<0:8>)를 생성할 수 있다. 도 6에서, 상기 주기신호 분주부(131)는 9개의 분주부가 직렬로 연결되는 구성으로 예시되었다. 각각의 분주부는 수신하는 신호를 2배 분주하므로, 수신하는 신호의 2배의 주기를 갖는 상기 복수개의 주기신호(COSC<0:8>)들이 생성될 수 있다. 상기 기준 주기신호(OSC)는 상기 분주 클럭 신호(CLK32)의 반주기 동안 생성되므로, 상기 복수개의 주기신호(COSC<0:8>) 또한 상기 분주 클럭 신호(CLK32)의 반주기 동안만 생성된다.
상기 래치부(132)는 상기 분주 클럭 신호(CLK32)의 반주기가 끝나는 시점, 즉, 상기 분주 클럭 신호(CLK32)가 하이 레벨에서 로우 레벨로 천이하는 시점에서 상기 복수개의 주기신호(COSC<0:8>)의 레벨을 저장하도록 구성된다. 상기 래치부(132)는 상기 복수개의 주기신호(COSC<0:8>) 및 상기 분주 클럭 펄스(CLK32P)를 수신하여 상기 제 1 및 제 2 지연 제어신호(T1<0:8>, T2<0:7>)를 생성한다. 상기 분주 클럭 펄스(CLK32P)는 상기 분주 클럭 신호(CLK32)가 하이 레벨에서 로우 레벨로 천이하는 시점에 생성될 수 있는 펄스이다. 상기 래치부(132)는 상기 분주 클럭 신호(CLK32)로부터 생성된 상기 분주 클럭 펄스(CLK32P)에 응답하여 상기 복수개의 주기신호(COSC<0:8>)의 레벨을 래치하여 이를 코드 값으로 저장한다. 저장된 코드 값은 상기 제 1 및 제 2 지연 제어신호(T1<0:8>, T2<0:7>)로서 출력된다. 이 때, 상기 제 2 지연 제어신호(T2<0:7>)는 상기 제 1 지연 제어신호(T1<0:8>)를 쉬프팅하여 생성된다. 예를 들어, 상기 제 1 지연 제어신호(T1<0:8>)가 10011010 의 코드 값을 갖는 신호라고 가정하면, 상기 제 2 지연 제어신호(T2<0:7>)는 상기 제 1 지연 제어신호(T1<0:8>)의 비트가 오른쪽으로 쉬프팅되어 1001101 의 코드 값을 갖는 신호가 될 수 있다. 앞서 설명한 바와 같이, 상기 쿼드러플러 클럭 생성부(300)가 갖는 지연량인 제 2 시간은 상기 더블러 클럭 생성부(200)가 갖는 지연량인 제 1 시간의 1/2이다. 또한, 상기 제 1 지연 제어신호(T1<0:8>)의 코드 값을 오른쪽으로 쉬프팅하여 얻어지는 상기 제 2 지연 제어신호(T2<0:7>)의 코드 값은 상기 제 1 지연 제어신호(T1<0:8>)의 코드 값의 1/2이다. 따라서, 상기 제 1 및 제 2 지연 제어신호(T1<0:8>, T2<0:7>)는 상기 제 1 시간과 상기 제 1 시간의 절반에 해당하는 제 2 시간을 결정할 수 있다. 다만, 이에 한정하는 것은 아니고, 생성하고 싶은 클럭 신호의 주기에 따라 상기 제 1 지연 제어신호(T1<0:8>)에 의해 지정되는 제 1 시간 및 상기 제 2 지연 제어신호(T2<0:7>)를 생성하기 위한 쉬프팅 방식은 다양하게 변화 및 수정될 수 있다. 따라서, 도 4 내지 도 6에 도시된 상기 클럭 지연 제어신호 생성부(100)는 입력 되는 클럭 신호(CLK)의 주기에 따라 가변되는 상기 제 1 및 제 2 지연 제어신호(T1<0:8>, T2<0:7>)를 생성할 수 있다.
도 7은 도 3의 더블러 클럭 생성부의 실시예의 구성을 개략적으로 보여주는 블록도이다. 도 7에서, 상기 더블러 클럭 생성부(200)는 디코딩부(210), 더블러 클럭 지연부(220) 및 클럭 혼합부(230)를 포함한다. 상기 디코딩부(210)는 상기 제 1 지연 제어신호(T1<0:8>)를 수신하고, 상기 제 1 지연 제어신호(T1<0:8>)를 디코딩하여 제 1 지연 디코딩 신호(CNT345<0:7>, CNT67<0:4>, CNT8<0:1>)를 생성한다. 상기 디코딩부(210)는 제 1 내지 제 3 디코더(211~213)를 포함한다. 상기 제 1 디코더(211)는 상기 제 1 지연 제어신호의 네 번째 내지 여섯 번째 비트(T1<3:5>)를 디코딩하고, 상기 제 2 디코더(212)는 상기 제 1 지연 제어신호의 일곱 번째 내지 여덟 번째 비트(T1<6:7>)를 디코딩하며, 상기 제 3 디코더(213)는 상기 제 1 지연 제어신호의 아홉 번째 비트(T1<8>)를 디코딩한다. 반면, 상기 제 1 지연 제어신호의 첫 번째 내지 세 번째 비트(T1<0:1>)는 별도의 디코딩 없이 그대로 상기 제 1 지연 디코딩 신호로서 사용된다. 따라서, 총 17개 비트의 상기 제 1 지연 디코딩 신호(T1<0:1>, CNT345<0:7>, CNT67<0:3>, CNT8<0:1>)가 생성될 수 있다. 상기 제 1 지연 제어신호의 첫 번째 내지 세 번째 비트(T1<0:2>)는 디코딩 하지 않고 사용하며 네 번째 비트부터 아홉 번째 비트(T1<3:8>)까지 디코딩을 수행하는 이유는 다음과 같다. 상기 제 1 지연 제어신호의 네 번째 비트(T1<3>)는 도 6의 네 번째 분주부로부터 출력되는 분주신호(COSC<3>)로부터 생성된다. 즉, 상기 기준 주기신호(OSC)가 네 번 분주되어, 상기 기준 주기신호(OSC)의 16배의 주기를 갖는 주기신호가 된다. 따라서, 상기 기준 주기신호(OSC)는 도 5의 4개의 단위 지연기(UD)로부터 생성되므로, 상기 16배 주기신호(COSC<3>)는 128 단위 지연량에 해당하는 주기를 갖게 된다. 본 발명의 실시예에서, 제 1 시간은 상기 클럭 신호의 1/4 주기에 해당함을 예시하였다. 따라서, 상기 16배 주기신호의 128 단위 지연량을 4로 나눠준다. 또한, 상기 기준 주기신호(OSC)는 상기 분주 클럭 신호(CLK32)로부터 생성된다. 상기 분주 클럭 신호(CLK32)는 상기 클럭 신호(CLK)가 32배 분주된 신호이기 때문에(즉, 상기 분주 클럭 신호(CLK32)는 상기 클럭 신호(CLK)의 주기에 32배의 주기를 갖기 때문에), 상기 16배 주기신호(OSC<3>)의 남은 32 단위 지연량을 다시 32로 나눠준다. 위와 같은 계산결과에 의하면, 상기 제 1 지연 제어신호의 네 번째 비트(T1<3>)의 값은 1 단위 지연량에 해당하는 시간이 된다. 위와 같은 계산에 의해, 상기 제 1 지연 제어신호의 일곱 번째 비트(T1<6>)의 값은 8 단위 지연량에 해당하는 시간이 되고, 상기 제 1 지연 제어신호의 아홉 번째 비트의 값은 32 단위 지연량에 해당하는 시간이 된다. 또한, 상기 제 1 지연 제어신호의 첫 번째 비트의 값은 1/8 단위 지연량에 해당하는 시간이 될 것이다. 따라서, 상기 제 1 지연 디코딩 신호<CNT345<0:7>)의 비트 값이 하나씩 증가하면서 1 단위 지연량에 해당하는 차이를 갖고, 상기 제 1 지연 디코딩 신호(CNT67<0:3>)의 비트 값이 증가하면서 8 단위 지연량에 해당하는 차이를 갖는다. 본 발명의 실시예에서, 특정 상기 디코딩 방식이 예시되었지만, 이에 한정하는 것은 아니고 설계자 및 사용자의 필요 또는 어플리케이션에 따라 상기 오실레이터의 구성 및 상기 디코딩 방식은 변화 및 수정될 수 있다.
상기 더블러 클럭 지연부(220)는 상기 제 1 지연 디코딩 신호(CNT345<0:7>, CNT67<0:3>, CNT8<0:1>)를 수신하여 상기 클럭 신호(CLK)를 상기 제 1 시간 지연시켜 상기 제 1 지연 클럭 신호(CLKD)를 생성한다. 도 7에서, 상기 더블러 클럭 지연부(220)는 제 1 내지 제 8 지연 블록(221~228, DLY) 및 미세 지연블록(229)을 포함한다. 상기 제 1 내지 제 8 지연 블록(221~228)은 순차적으로 직렬 연결되며, 도 8에서, 더 상세하게 서술되겠지만 각각 8개의 단위 지연기를 포함한다. 상기 제 1 내지 제 7 지연 블록(221~227)은 각각 할당된 상기 제 1 지연 디코딩 신호(CNT67<0:3>)에 응답하여 블록 단위로 활성화 여부가 결정된다. 상기 제 1 지연 디코딩 신호(CNT67<0:3>)는 값이 증가할 때마다 8 단위 지연량에 해당하는 차이를 가지므로, 상기 8개의 단위 지연기를 포함하는 지연 블록이 블록 단위로 활성화 여부가 결정된다. 상기 제 8 지연 블록(228)은 할당된 제 1 지연 디코딩 신호(CNT345<0:7>)에 응답하여 상기 지연 블록(228)이 포함하는 8개의 단위 지연기 각각의 활성화 여부가 결정된다. 상기 제 1 지연 디코딩 신호(CNT<345<0:7>)는 값이 증가할 때마다 1 단위 지연량에 해당하는 차이를 가지므로, 상기 제 8 지연 블록을 구성하는 8 개의 단위 지연기 각각의 활성화 여부를 결정한다.
상기 미세 지연 블록은 디코딩 없이 상기 제 1 지연 제어신호(T1<0:2>)에 응답하여 미세 지연을 수행한다. 상기 더블러 클럭 생성부(200)는 상기 제 1 지연 디코딩 신호(CNT345<0:7>, CNT67<0:3>, CNT8<0:1>)에 응답하여 상기 클럭 신호(CLK)를 상기 제 1 시간 지연시켜 상기 제 1 지연 클럭 신호(CLKD)를 생성할 수 있다.
상기 클럭 혼합부(230)는 상기 클럭 신호(CLK) 및 상기 제 1 지연 클럭 신호(CLKD)를 혼합하여 상기 제 1 출력 클럭 신호(CLKDB)를 생성한다. 상기 클럭 혼합부(230)는 위상 혼합기로 구성될 수 있으며, 예를 들어, 상기 클럭 신호(CLK) 및 상기 제 1 지연 클럭 신호(CLKD)를 입력으로 하는 배타적 오어 게이트로 구성될 수 있다.
도 8은 도 7의 제 2 지연 블록의 실시예의 구성을 보여주는 도면이다. 상기 제 1 내지 제 7 지연 블록(221~227)의 구성은 유사하므로 대표적으로 제 2 지연 블록(222)에 대해 설명하도록 한다. 상기 제 2 지연 블록(222)은 할당된 상기 제 1 지연 디코딩 신호(CNT67<2>, CNT8<1>) 및 상기 클럭 신호(CLK)를 수신하여 지연을 수행한다. 상기 지연 블록(222)은 제 1 노어 게이트(NOR1), 제 1 낸드 게이트(ND1) 및 8개의 단위 지연기(UD)를 포함한다. 상기 제 1 노어 게이트(NOR1)는 상기 할당된 제 1 지연 디코딩 신호(CNT67<2>, CNT8<1>)를 수신한다. 상기 제 1 낸드 게이트(ND1)는 상기 제 1 노어 게이트(NOR1)의 출력 및 상기 클럭 신호(CLK)를 수신한다. 상기 첫 번째 단위 지연기(UD)는 상기 제 1 낸드 게이트(ND1)의 출력 및 제 1 지연 블록(221)의 출력을 수신한다. 두 번째 내지 여덟 번째 단위 지연기(UD)는 각각 이전 단의 단위 지연기의 출력을 수신하여 지연시킨다. 상기 단위 지연기(UD)는 도 6의 오실레이터(120)를 구성하는 단위 지연기(UD)와 동일한 지연량을 갖는다. 상기 여덟 번째 단위 지연기(UD)는 최종 출력을 다음 단의 지연 블록(223)으로 출력한다. 따라서, 상기 지연 블록(222)은 할당된 상기 제 1 지연 디코딩 신호(CNT67<2>, CNT8<1>)가 모두 로우 레벨로 입력되는 경우에만 상기 클럭 신호(CLK)를 수신하고, 상기 클럭 신호(CLK)를 지연하여 상기 출력을 생성하고, 그 이외의 경우에는 상기 클럭 신호(CLK)의 입력을 차단하고, 이전 단의 지연 블록(221)으로부터 출력된 입력을 지연하여 상기 출력을 생성할 수 있다.
도 9는 도 7의 제 8 지연 블록의 실시예의 구성을 보여주는 도면이다. 도 9에서, 상기 제 8 지연 블록(228)은 제 2 노어 게이트(NOR2), 제 2 내지 11 낸드 게이트(ND2~ND11) 및 8개의 단위 지연기(UD)를 포함한다. 상기 제 2 노어 게이트(NOR2)는 할당된 상기 제 1 지연 디코딩 신호(CNT67<0>, CNT8<0>)를 수신한다. 상기 제 2 낸드 게이트(ND2)는 상기 제 2 노어 게이트(NOR2)의 출력 및 상기 클럭 신호(CLK)를 수신한다. 상기 제 3 낸드 게이트(ND3)는 상기 제 2 낸드 게이트(ND2)의 출력 및 도 7의 제 7 지연 블록(227)의 출력을 수신한다. 상기 제 3 낸드 게이트(ND3)는 상기 8개의 단위 지연기로 입력되는 입력 신호(IND)를 생성한다. 상기 지연 블록(228)은 할당된 상기 제 1 지연 디코딩 신호(CNT67<0>, CNT8<0>)가 모두 로우 레벨일 때 상기 클럭 신호(CLK)로부터 상기 입력 신호(IND)를 생성하고, 그 외의 경우에 도 7의 제 7 지연 블록(227)의 출력으로부터 상기 입력 신호(IND)를 생성할 수 있다. 상기 제 4 내지 제 11 낸드 게이트(ND4~ND11)는 상기 입력 신호(IND)가 입력되는 단위 지연기를 지정한다. 즉, 상기 제 4 내지 제 11 낸드 게이트(ND4~ND11)는 상기 입력신호(IND)를 공통 수신하고, 각각 할당된 제 1 지연 디코딩 신호(CNT345<0:7>)를 수신한다. 따라서, 할당된 제 1 지연 디코딩 신호(CNT345<0:7>) 중 하이 레벨의 신호를 수신하는 낸드 게이트만이 활성화되어 상기 입력 신호(IND)를 출력한다. 따라서, 상기 제 4 내지 제 11 낸드 게이트(ND4~ND11)에 의해 지정되는 단위 지연기가 상기 입력 신호(IND)를 수신하고, 상기 입력 신호(IND)는 이후의 단위 지연기에 의해 순차적으로 지연되어 출력될 수 있다. 즉, 상기 제 1 지연 디코딩 신호(CNT345<0:5>)가 하이 레벨이면, 상기 입력 신호(IND)는 세 번째 단위 지연기로 입력되고 상기 입력 신호(IND)는 순차적으로 6번 단위 지연되어 출력될 수 있다.
따라서, 도 7 내지 도 9를 참조하면, 상기 더블러 클럭 지연부(220)는 상기 제 1 지연 디코딩 신호(CNT8<0:1>)에 의해 4개의 지연 블록(32 단위 지연량)을 동시에 제어하고, 상기 제 1 지연 디코딩 신호(CNT67<0:3>)에 의해 1개의 지연 블록(8 단위 지연량)을 제어하며, 상기 제 1 지연 디코딩 신호(CNT345<0:7>)에 의해 1개의 단위 지연기(1 단위 지연량)를 개별적으로 제어할 수 있음을 알 수 있다. 상기 더블러 클럭 지연부(220)를 구성하는 모든 단위 지연기(UD)는 앞서 설명한 바와 같이, 도 5의 오실레이터(120)를 구성하는 단위 지연기(UD)와 동일한 지연량을 갖는다. 따라서, 상기 주기신호(OSC)로부터 생성된 제 1 지연 제어신호(T1<0:8>)로부터 상기 클럭 신호(CLK)를 지연시켜야 하는 제 1 시간의 지연량을 설정할 수 있다.
도 3의 상기 쿼드러플러 클럭 생성부(300)는 상기 더블러 클럭 생성부(200)와 동일한 구성을 가질 수 있다. 다만, 디코딩 되는 신호가 상기 제 2 지연 제어신호(T2<0:7>)가 되고, 상기 클럭 신호(CLK) 대신 상기 더블러 클럭 생성부(200)로부터 생성된 제 1 출력 클럭 신호(CLKDB)를 수신한다는 점에서 차이가 있을 뿐이다.
본 발명의 실시예에 따른 클럭 신호 생성회로는 클럭 신호를 분주하여 분주 클럭 신호를 생성하고, 상기 분주 클럭 신호의 반주기 동안 생성되는 복수개의 주기신호를 이용하여 상기 클럭 신호의 하이 레벨 펄스 폭(즉, 반주기)을 측정할 수 있다. 즉, 상기 분주 클럭 신호의 하이 레벨 구간을 측정함으로써 상기 클럭 신호의 하이 레벨 펄스 폭을 측정하고, 상기 클럭 신호의 펄스 폭의 1/2에 해당하는 지연량을 상기 클럭 신호에 부여함으로써 상기 제 1 출력 클럭 신호를 생성할 수 있다. 또한, 코드 값의 쉬프팅을 이용하여 상기 클럭 신호의 펄스 폭의 1/4에 해당하는 지연량을 상기 제 1 출력 클럭 신호에 부여함으로써 상기 제 2 출력 클럭 신호를 생성할 수 있다. 또한, 오실레이터의 구성 및 지연부의 구성을 변경 및 수정함으로써, 1/2 또는 1/4의 주기가 아닌 다양한 주기의 클럭 신호를 생성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 클럭 신호 생성회로 100: 클럭 지연 제어신호 생성부
110: 클럭 분주부 120: 오실레이터
130: 클럭 디코딩부 200: 더블러 클럭 생성부
210: 디코딩부 220: 더블러 클럭 지연부
230: 클럭 혼합부 300: 쿼드러플러 클럭 생성부
400: 클럭 선택부

Claims (29)

  1. 클럭 신호를 분주하여 분주 클럭 신호를 생성하고, 상기 분주 클럭 신호의 반주기 동안 복수개의 주기신호를 생성하며, 상기 복수개의 주기신호로부터 생성된 지연 제어신호를 출력하는 클럭 지연 제어신호 생성부; 및
    상기 지연 제어신호에 응답하여 상기 클럭 신호를 지연하여 지연 클럭 신호를 생성하고, 상기 클럭 신호 및 상기 지연 클럭 신호에 응답하여 출력 클럭 신호를 생성하는 더블러 클럭 생성부를 포함하는 클럭 신호 생성회로.
  2. 제 1 항에 있어서,
    상기 클럭 지연 제어신호 생성부는 상기 클럭 신호를 소정 배수 분주하여 상기 분주 클럭 신호를 생성하는 클럭 분주부;
    상기 분주 클럭 신호를 수신하여 상기 분주 클럭 신호의 반주기 동안 기준 주기신호를 생성하는 오실레이터; 및
    상기 기준 주기신호를 순차적으로 분주하여 상기 복수개의 주기신호를 생성하고, 상기 복수개의 주기신호로부터 상기 지연 제어신호를 생성하는 클럭 디코딩부를 포함하는 클럭 신호 생성회로.
  3. 제 2 항에 있어서,
    상기 클럭 디코딩부는 상기 기준 주기신호를 소정 배수로 순차적으로 분주하여 상기 복수개의 주기신호를 생성하는 주기신호 분주부; 및
    상기 분주 클럭 신호에 응답하여 상기 복수개의 주기신호의 레벨을 래치하여 상기 지연 제어신호를 생성하는 래치부를 포함하는 클럭 신호 생성회로.
  4. 제 3 항에 있어서,
    상기 래치부는 상기 분주 클럭 신호의 레벨이 천이하는 시점에서 상기 복수개의 주기신호의 레벨을 래치하여 상기 지연 제어신호를 생성하는 클럭 신호 생성회로.
  5. 제 1 항에 있어서,
    상기 더블러 클럭 생성부는 상기 지연 제어신호를 디코딩하여 지연 디코딩 신호를 생성하는 디코딩부;
    상기 지연 디코딩 신호에 응답하여 상기 클럭 신호를 지연하여 상기 지연 클럭 신호를 생성하는 클럭 더블러 지연부; 및
    상기 클럭 신호 및 상기 지연 클럭 신호를 혼합하여 상기 출력 클럭 신호를 생성하는 클럭 혼합부를 포함하는 클럭 신호 생성회로.
  6. 클럭 신호를 분주하여 분주 클럭 신호를 생성하고, 상기 분주 클럭 신호의 반주기 동안 복수개의 주기신호를 생성하며, 상기 복수개의 주기신호로부터 생성된 제 1 및 제 2 지연 제어신호를 출력하는 클럭 지연 제어신호 생성부;
    상기 제 1 지연 제어신호에 응답하여 상기 클럭 신호를 제 1 시간 지연하여 제 1 지연 클럭 신호를 생성하고, 상기 클럭 신호 및 상기 제 1 지연 클럭 신호에 응답하여 제 1 출력 클럭 신호를 생성하는 더블러 클럭 생성부; 및
    상기 제 2 지연 제어신호에 응답하여 상기 제 1 출력 클럭 신호를 제 2 시간 지연하여 제 2 지연 클럭 신호를 생성하고, 상기 제 1 출력 클럭 신호 및 상기 제 2 지연 클럭 신호에 응답하여 제 2 출력 클럭 신호를 생성하는 쿼드러플러 클럭 생성부를 포함하는 클럭 생성 회로.
  7. 제 6 항에 있어서,
    상기 클럭 지연 제어신호 생성부는 상기 클럭 신호를 소정 배수 분주하여 상기 분주 클럭 신호를 생성하는 클럭 분주부;
    상기 분주 클럭 신호를 수신하여 상기 분주 클럭 신호의 반주기 동안 기준 주기신호를 생성하는 오실레이터; 및
    상기 기준 주기신호를 순차적으로 분주하여 상기 복수개의 주기신호를 생성하고, 상기 복수개의 주기신호로부터 상기 제 1 및 제 2 지연 제어신호를 생성하는 클럭 디코딩부를 포함하는 클럭 신호 생성회로
  8. 제 7 항에 있어서,
    상기 클럭 디코딩부는 상기 기준 주기신호를 소정 배수로 순차적으로 분주하여 상기 복수개의 주기신호를 생성하는 주기신호 분주부; 및
    상기 분주 클럭 신호에 응답하여 상기 복수개의 주기신호의 레벨을 래치하여 상기 제 1 및 제 2 지연 제어신호를 생성하는 래치부를 포함하는 클럭 신호 생성회로.
  9. 제 8 항에 있어서,
    상기 래치부는 상기 분주 클럭 신호의 레벨이 천이하는 시점에 상기 복수개의 주기신호의 레벨을 래치하여 상기 제 1 지연 제어신호를 생성하는 클럭 신호 생성회로.
  10. 제 8 항에 있어서,
    상기 래치부는 상기 제 1 지연 제어신호를 쉬프팅하여 상기 제 1 지연 제어신호의 코드 값보다 작은 코드 값을 갖는 상기 제 2 지연 제어신호를 생성하는 클럭 신호 생성회로.
  11. 제 6 항에 있어서,
    상기 더블러 클럭 생성부는 상기 제 1 지연 제어신호를 디코딩하여 제 1 지연 디코딩 신호를 생성하는 제 1 디코딩부;
    상기 제 1 지연 디코딩 신호에 응답하여 상기 클럭 신호를 상기 제 1 시간 지연하여 상기 제 1 지연 클럭 신호를 생성하는 더블러 클럭 지연부; 및
    상기 클럭 신호 및 상기 제 1 지연 클럭 신호를 혼합하여 상기 제 1 출력 클럭 신호를 생성하는 제 1 클럭 혼합부를 포함하는 클럭 신호 생성회로.
  12. 제 11 항에 있어서,
    상기 쿼드러플러 클럭 생성부는 상기 제 2 지연 제어신호를 디코딩하여 제 2지연 디코딩 신호를 생성하는 제 2 디코딩부;
    상기 제 2 지연 디코딩 신호에 응답하여 상기 제 1 출력 클럭 신호를 상기 제 2 시간 지연하여 상기 제 2 지연 클럭 신호를 생성하는 쿼드러플러 클럭 지연부; 및
    상기 제 1 출력 클럭 신호 및 상기 제 2 지연 클럭 신호를 혼합하여 상기 제 2 출력 클럭 신호를 생성하는 제 2 클럭 혼합부를 포함하는 클럭 신호 생성회로.
  13. 제 7 항에 있어서,
    상기 제 2 시간은 상기 제 1 시간의 절반인 클럭 신호 생성회로.
  14. 제 7 항에 있어서,
    제어신호에 응답하여 상기 제 1 및 제 2 출력 클럭 신호 중 하나를 선택적으로 출력하는 클럭 선택부를 더 포함하는 클럭 신호 생성회로.
  15. 클럭 신호를 분주하고, 분주된 클럭 신호의 반주기 동안 기준 주기신호를 생성하는 주기신호 생성부;
    상기 기준 주기신호를 분주하여 복수개의 주기신호를 생성하고, 상기 복수개의 주기신호를 디코딩하여 지연 제어신호를 생성하는 클럭 디코딩부; 및
    상기 지연 제어신호 및 상기 클럭 신호에 응답하여 출력 클럭 신호를 생성하는 더블러 클럭 생성부를 포함하는 클럭 신호 생성회로.
  16. 제 15 항에 있어서,
    상기 주기신호 생성부는 상기 클럭 신호를 소정 배수 분주하여 분주 클럭 신호를 생성하는 클럭 분주부; 및
    상기 분주 클럭 신호를 수신하여 상기 분주 클럭 신호의 반주기 동안 상기 기준 주기신호를 생성하는 오실레이터를 포함하는 클럭 신호 생성회로.
  17. 제 15 항에 있어서,
    상기 클럭 디코딩부는 상기 기준 주기신호를 소정 배수로 순차적으로 분주하여 상기 복수개의 주기신호를 생성하는 주기신호 분주부; 및
    상기 분주 클럭 신호에 응답하여 상기 복수개의 주기신호의 레벨을 래치하여 상기 지연 제어신호를 생성하는 래치부를 포함하는 클럭 신호 생성회로.
  18. 제 17 항에 있어서,
    상기 래치부는 상기 분주 클럭 신호의 레벨이 천이하는 시점에서 상기 복수개의 주기신호의 레벨을 래치하여 상기 지연 제어신호를 생성하는 클럭 신호 생성회로.
  19. 제 15 항에 있어서,
    상기 더블러 클럭 생성부는 상기 지연 제어신호에 응답하여 상기 클럭 신호를 지연하여 지연 클럭 신호를 생성하고, 상기 클럭 신호 및 상기 지연 클럭 신호에 응답하여 상기 출력 클럭 신호를 생성하는 클럭 신호 생성회로.
  20. 제 15 항에 있어서,
    상기 더블러 클럭 생성부는 상기 지연 제어신호를 디코딩하여 지연 디코딩 신호를 생성하는 디코딩부;
    상기 지연 디코딩 신호에 응답하여 상기 클럭 신호를 지연하여 지연 클럭 신호를 생성하는 클럭 더블러 지연부; 및
    상기 클럭 신호 및 상기 지연 클럭 신호를 혼합하여 상기 출력 클럭 신호를 생성하는 클럭 혼합부를 포함하는 클럭 신호 생성회로.
  21. 클럭 신호를 분주하고, 분주된 클럭 신호의 반주기 동안 기준 주기신호를 생성하는 주기신호 생성부;
    상기 기준 주기신호를 분주하여 복수개의 주기신호를 생성하고, 상기 복수개의 주기신호를 디코딩하여 제 1 및 제 2 지연 제어신호를 생성하는 클럭 디코딩부;
    상기 제 1 지연 제어신호 및 상기 클럭 신호에 응답하여 제 1 출력 클럭 신호를 생성하는 더블러 클럭 생성부; 및
    상기 제 2 지연 제어신호 및 상기 제 1 출력 클럭 신호에 응답하여 제 2 출력 클럭 신호를 생성하는 쿼드러플러 클럭 생성부를 포함하는 클럭 신호 생성회로.
  22. 제 21 항에 있어서,
    상기 주기신호 생성부는 상기 클럭 신호를 소정 배수 분주하여 분주 클럭 신호를 생성하는 클럭 분주부; 및
    상기 분주 클럭 신호를 수신하여 상기 분주 클럭 신호의 반주기 동안 기준 주기신호를 생성하는 오실레이터를 포함하는 클럭 신호 생성회로.
  23. 제 21 항에 있어서,
    상기 클럭 디코딩부는 상기 기준 주기신호를 소정 배수로 순차적으로 분주하여 상기 복수개의 주기신호를 생성하는 주기신호 분주부; 및
    상기 분주 클럭 신호에 응답하여 상기 복수개의 주기신호의 레벨을 래치하여 제 1 및 제 2 지연 제어신호를 생성하는 래치부를 포함하는 클럭 신호 생성회로.
  24. 제 23 항에 있어서,
    상기 래치부는 상기 분주 클럭 신호의 레벨이 천이하는 시점에 상기 복수개의 주기신호의 레벨을 래치하여 상기 제 1 지연 제어신호를 생성하는 클럭 신호 생성회로.
  25. 제 24 항에 있어서,
    상기 래치부는 상기 제 1 지연 제어신호를 쉬프팅하여 상기 제 1 지연 제어신호의 코드 값보다 작은 코드 값을 갖는 상기 제 2 지연 제어신호를 생성하는 클럭 신호 생성회로.
  26. 제 21 항에 있어서,
    상기 더블러 클럭 생성부는 상기 제 1 지연 제어신호를 디코딩하여 제 1 지연 디코딩 신호를 생성하는 제 1 디코딩부;
    상기 제 1 지연 디코딩 신호에 응답하여 상기 클럭 신호를 제 1 시간 지연하여 제 1 지연 클럭 신호를 생성하는 더블러 클럭 지연부; 및
    상기 클럭 신호 및 상기 제 1 지연 클럭 신호를 혼합하여 상기 제 1 출력 클럭 신호를 생성하는 제 1 클럭 혼합부를 포함하는 클럭 신호 생성회로.
  27. 제 26 항에 있어서,
    상기 쿼드러플러 클럭 생성부는 상기 제 2 지연 제어신호를 디코딩하여 제 2 지연 디코딩 신호를 생성하는 제 2 디코딩부;
    상기 제 2 지연 디코딩 신호에 응답하여 상기 제 1 출력 클럭 신호를 제 2 시간 지연하여 제 2 지연 클럭 신호를 생성하는 쿼드러플러 클럭 지연부; 및
    상기 제 1 출력 클럭 신호 및 상기 제 2 지연 클럭 신호를 환합하여 상기 제 2 출력 클럭 신호를 생성하는 제 2 클럭 혼합부를 포함하는 클럭 신호 생성회로.
  28. 제 27 항에 있어서,
    상기 제 2 시간은 상기 제 1 시간의 절반인 클럭 신호 생성회로.
  29. 제 21 항에 있어서,
    제어신호에 응답하여 상기 제 1 및 제 2 출력 클럭 신호 중 하나를 선택적으로 출력하는 클럭 선택부를 더 포함하는 클럭 신호 생성회로.
KR1020110029686A 2011-03-31 2011-03-31 클럭 신호 생성회로 KR20120111282A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110029686A KR20120111282A (ko) 2011-03-31 2011-03-31 클럭 신호 생성회로
US13/178,787 US8514003B2 (en) 2011-03-31 2011-07-08 Clock signal generation circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110029686A KR20120111282A (ko) 2011-03-31 2011-03-31 클럭 신호 생성회로

Publications (1)

Publication Number Publication Date
KR20120111282A true KR20120111282A (ko) 2012-10-10

Family

ID=46926393

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110029686A KR20120111282A (ko) 2011-03-31 2011-03-31 클럭 신호 생성회로

Country Status (2)

Country Link
US (1) US8514003B2 (ko)
KR (1) KR20120111282A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160041318A (ko) * 2014-10-07 2016-04-18 에스케이하이닉스 주식회사 스트로브 신호 인터벌 검출 회로 및 이를 이용한 메모리 시스템
TWI585571B (zh) * 2016-11-04 2017-06-01 群聯電子股份有限公司 時脈訊號產生電路、記憶體儲存裝置及時脈訊號產生方法
KR20220154482A (ko) 2021-05-13 2022-11-22 삼성전자주식회사 클록 생성 회로 및 이를 포함하는 무선 통신 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3335537B2 (ja) * 1996-11-19 2002-10-21 富士通株式会社 半導体集積回路
JP3993717B2 (ja) * 1998-09-24 2007-10-17 富士通株式会社 半導体集積回路装置
JP4489231B2 (ja) * 2000-02-23 2010-06-23 富士通マイクロエレクトロニクス株式会社 遅延時間調整方法と遅延時間調整回路
KR100682182B1 (ko) 2004-04-12 2007-02-12 주식회사 하이닉스반도체 내부 클럭 더블러 및 이를 포함한 반도체 메모리 장치 및그의 데이터 출력방법
KR20090108178A (ko) 2008-04-11 2009-10-15 주식회사 하이닉스반도체 고속동작에 적합한 주기펄스생성기
KR100980405B1 (ko) * 2008-10-13 2010-09-07 주식회사 하이닉스반도체 Ｄｌｌ 회로
KR101510777B1 (ko) 2009-03-20 2015-04-10 삼성전자주식회사 주파수 측정 회로 및 이를 구비하는 반도체 장치

Also Published As

Publication number Publication date
US8514003B2 (en) 2013-08-20
US20120249201A1 (en) 2012-10-04

Similar Documents

Publication Publication Date Title
JP5893026B2 (ja) 高速周波数分周器及びそれを用いる位相同期ループ
US10404262B2 (en) Integrated circuit having a multiplying injection-locked oscillator
US10523211B2 (en) Wide range glitchless switchable clock divider with modified 2/3 divider stages
US7822168B2 (en) Frequency divider circuit
KR20100027396A (ko) 프로그램 가능한 주파수 분주기 및 분주 방법
JP2010158004A (ja) 遅延回路及び可変遅延回路
US20130251090A1 (en) Clock divider circuit
KR20120111282A (ko) 클럭 신호 생성회로
US8253449B2 (en) Clock switch circuit and clock switch method of the same
KR100671749B1 (ko) 클럭 분주기
KR100967103B1 (ko) 클럭생성회로 및 클럭생성방법
CN101399539B (zh) 50%占空比时钟分频器电路和方法
US7459948B2 (en) Phase adjustment for a divider circuit
US8575972B2 (en) Digital frequency synthesizer device and method thereof
KR20150070779A (ko) 클럭 생성 회로
US10560053B2 (en) Digital fractional frequency divider
US20060066413A1 (en) Oscillator
JP7220401B2 (ja) パルス幅変調回路
KR101775636B1 (ko) 주파수 합성기를 구비한 클럭신호 생성 회로
JP2008271102A (ja) リングオシレータおよびクロック生成回路
KR20020082690A (ko) 2페이저 가변 딜레이회로
JP2006230017A (ja) 分周回路およびデジタルｐｌｌ回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee