KR20020082690A - 2페이저 가변 딜레이회로 - Google Patents

Abstract

본 발명은 2페이저 클럭 딜레이 회로의 딜레이를 가변시킬수 있는 2페이저 클럭 딜레이 회로에 관한것으로 이를 위한 본 발명은, 입력되는 제1 클럭과 제2 클럭의 논리값을 각각 반전시키고, 직렬로 연결된 다수의 버퍼를 구비하여, 각각의 버퍼에 의하여 상기 반전된 제1 클럭과 제2 클럭이 각기 다른 딜레이 값을 가지고 출력될수 있도록 하는 RS-래치부; 상기 RS-래치부의 셋 신호의 출력값중 하나를 선택하여 출력하는 제1 멀티플렉서부; 상기 RS-래치부의 리셋 신호의 출력값중 하나를 선택하여 출력하는 제2 멀티플렉서부; 및 제1 제어신호에 응답하여 상기 멀티플렉서부가 상기 RS-래치부의 출력값중 하나를 선택하도록 하는 제2 제어신호를 생성하는 디코더부를 포함하여 이루어지는 것을 특징으로 한다.

Description

2페이저 가변 딜레이회로{2 phase variable delay circuit}

본 발명은 2페이저 클럭 딜레이 회로에 관한것으로, 특히 2페이저 클럭 딜레이 회로의 딜레이를 가변시킬수 있는 2페이저 클럭 딜레이 회로에 관한것이다.

도 1을 참조하여 종래의 2페이저 클럭 딜레이 회로를 살펴보기로 한다.

도 1은 종래의 클럭 발생기의 블럭 다이어 그램으로 도 1을 참조하면, 50%의 듀티비를 갖는 외부클럭을 인가받아 입력 클럭 2주기를 위상이 반대되는 2개의 1주기의 클럭을 생성하는 디바이더부(10)와, 상기 디바이더부(10)의 클럭을 인가받아 위상이 반대가 되고 일정한 듀티비를 갖는 2개의 클럭을 생성하는 2페이저 클럭 딜레이 회로부(20)를 포함하여 이루어진다.

도 1 내지 도 4를 참조하여 종래의 2페이저 클럭 딜레이 회로의 문제점을 살펴보기로 한다.

먼저, 도 2에 도시된 입력 클럭은 상기 디바이더부(10)에 50%의 듀티비를 갖는 클럭이 인가되면 디바이더부(10)에서는 상기 50%의 듀티비를 갖는 클럭 2주기를 위상이 서로 반대되고 일정한 듀티비를 갖는 2개의 클럭을 생성하게 된다.

따라서, 도 2에 도시된 바와 같이 2개의 클럭(내부클럭1, 내부클럭2)이 상기 디바이더부(10)에서 출력된다.

다음으로, 상기 내부클럭1과 내부클럭2가 2페이저 클럭 딜레이 회로부(20)에서 인가된다.

여기서 도 3을 참조하면, RS-래치 구성된 2페이저 클럭 딜레이 회로부(20)는 내부클럭1을 인가받는 낸드게이트(20a)의 입력 단자를 셋(SET), 내부클럭2를 인가받는 낸드게이트(20b)의 입력 단자를 리셋(RESET)이라 할때, 도 4에 도시된 바와 같이 내부클럭1이 로우 레벨일때 하이 레벨의 외부클럭1을 생성하고, 내부클럭1이 하이 레벨일때 로우 레벨의 외부클럭1을 생성한다.

또한, 상기 2페이저 클럭 딜레이 회로부(20)는 내부클럭2가 하이 레벨일때 로우 레벨의 외부클럭2를 생성하고, 내부클럭2가 로우 레벨일때 하이 레벨의 외부클럭2를 생성한다.

여기서, 상기 2페이저 클럭 딜레이 회로부(20)는 래치 구성되는 2개의 낸드게이트(20a, 20b)와 도 4에 도시된 외부클럭1과 외부클럭2의 듀티비를 감소시키기 위하여 다수의 인버터(21a 내지 26a과 26b 내지 26b)로 구성되어 있다.

상기 인버터(21a 내지 26a)에 의하여 낸드게이트(20a)의 출력 클럭(외부클럭1)이 낸드게이트(20b)에 입력되는 시간이 딜레이 되어 낸드게이트(20b)에서 생성되는 출력 클럭의 듀티비가 감소하며, 마찬가지로 인버터(21b 내지 26b)에 의하여 낸드게이트(20b)의 출력 클럭(외부클럭2)이 낸드게이트(20a)에 입력되는 시간이 딜레이 되어 낸드게이트(20a)에서 생성되는 외부클럭1의 듀티비는 감소하게 된다.

여기서, 상기 2페이저 클럭 딜레이 회로부(20)는 입력되는 클럭(내부클럭1, 내부클럭2)에 응답하여 일정한 듀티비를 갖는 클럭(외부클럭1, 외부클럭2)을 생성하는데, 상기 내부클럭1과 내부클럭2는 외부클럭1과 외부클럭2와는 특별한 상관관계를 갖지 않으며, 상기 외부클럭1과 외부클럭2는 내부클럭1과 내부클럭2와는 독자적으로 생성되어 사용된다.

상기 2페이저 클럭 딜레이 회로부를 구성하는 다수의 인버터(21a 내지 26a와 21b 내지 26b)는 회로 개발자가 집적회로(IC)화 할때 각각의 인버터의 전기적인 특성이 변할수 있으므로 상기 외부클럭1과 외부클럭2의 듀티비는 설계자가 원하는 듀티비보다 훨씬 더 크게 잡는다.

이것은, 상기 외부클럭(외부클럭1, 외부클럭2)의 충분한 마진을 가지고 출력되도록 설계되어야 함을 뜻하며, 상기 2페이저 클럭 딜레이 회로부(20)를 저전압으로 동작 시킬경우 외부클럭(외부클럭1, 외부클럭2)의 듀티비를 더 크게 해야만 하였다.

상기한 종래의 2페이저 클럭 딜레이 회로부(20)에서 출력되는 외부클럭(외부클럭1, 외부클럭2)은 듀티비가 클수록 상기 외부클럭(외부클럭1, 외부클럭2)을 사용하는 주변 디바이스에 공급되는 클럭의 타이밍 마진이 줄어들게 되는 문제점이 있었다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로, 2페이저 클럭 딜레이 회로에서 생성되는 클럭의 듀티비를 가변할수 있는 2페이저 클럭 딜레이 회로를 제공함에 그 목적이 있다.

도 1은 종래의 디바이더 회로와 2페이저 클럭 발생장치의 블럭 다이어그램.

도 2는 종래의 디바이더 회로의 출력 파형도.

도 3은 종래의 2페이저 클럭 딜레이 회로의 상세 회로도.

도 4는 종래의 2페이저 클럭 딜레이 회로의 입출력 파형도.

도 5는 본 발명에 따른 2페이저 가변 클럭 딜레이 회로도.

* 도면의 주요부분에 대한 부호의 설명

100 : RS-래치부 200 : 제1 멀티플렉서부

300 : 제2 멀티플렉서부 400 : 디코더부

상기와 같은 종래의 문제점을 해결하기 위한 본 발명은, 입력되는 제1 클럭과 제2 클럭의 논리값을 각각 반전시키고, 직렬로 연결된 다수의 버퍼를 구비하여, 각각의 버퍼에 의하여 상기 반전된 제1 클럭과 제2 클럭이 각기 다른 딜레이 값을 가지고 출력될수 있도록 하는 RS-래치부; 상기 RS-래치부의 셋 신호의 출력값중 하나를 선택하여 출력하는 제1 멀티플렉서부; 상기 RS-래치부의 리셋 신호의 출력값중 하나를 선택하여 출력하는 제2 멀티플렉서부; 및 제1 제어신호에 응답하여 상기 멀티플렉서부가 상기 RS-래치부의 출력값중 하나를 선택하도록 하는 제2 제어신호를 생성하는 디코더부를 포함하여 이루어지는 것을 특징으로 한다.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 5는 본 발명의 바람직한 실시예에 따른 2페이저 가변 딜레이 회로를 나타낸다.

도 5를 참조하면, 본 발명의 2페이저 가변 딜레이 회로는, 입력되는 제1 클럭(입력클럭1)과 제2 클럭(입력클럭2)의 논리값을 각각 반전시키고, 직렬로 연결된 다수의 버퍼(100a-1 내지 100a-n)를 구비하여, 각각의 버퍼에 의하여 상기 반전된 제1 클럭(입력클럭1)과 제2 클럭(입력클럭2)이 각기 다른 딜레이 값을 가지고 출력될수 있도록 하는 RS-래치부(100)와, 상기 RS-래치부(100)의 셋(SET) 신호의 출력값중 하나를 선택하여 출력하는 제1 멀티플렉서부(200)와, 상기 RS-래치부(100)의 리셋(RESET) 신호의 출력값중 하나를 선택하여 출력하는 제2 멀티플렉서부(300) 및 제어신호(port_in)에 응답하여 상기 제1 멀티플렉서부(200)와 제2 멀티플렉서부(300)가 상기 RS-래치부(100)의 출력값중 하나씩을 선택하도록 하는 제2 제어신호(select)를 생성하는 디코더부(300)를 포함하여 이루어진다.

구체적으로, 상기 RS-래치부(100)는 입력클럭1과 상기 제2 멀티플렉서부의 출력에 응답하는 제1 낸드게이트(100a)와, 낸드게이트(100a)의 출력단자에 직렬로 다수가 접속되고 각각의 연결 노드는 상기 제1 멀티플렉서부(200)의 입력단자에 연결되는 제1 버퍼부(100a-1 내지 100a-n)와, 입력클럭2와 상기 제1 멀티플렉서부(200)의 출력에 응답하는 낸드게이트(100b)와, 상기 낸드게이트(100b의 출력단자에 직렬로 다수가 접속되고 각각의 연결 노드는 상기 제2 멀티플렉서부(300)의 입력단자에 연결되는 제2 버퍼부(100b-1 내지 100b-n)를 포함하여 실시 구성된다.

상기 제1 멀티플렉서부(200)는 상기 RS-래치부(100)의 낸드게이트(100a)의 출력단자에 직렬로 다수가 연결된 버퍼(100a-1 내지 100a-n)에서, 각각의 버퍼가 연결되는 노드가 입력단자에 연결되고, 상기 디코더부(400)의 출력단자를 선택신호로서 인가받도록 구성되어 있다.

상기 제2 멀티플렉서부(300)는 상기 RS-래치부(100)의 낸드게이트(100b)의 출력단자에 직렬로 다수가 연결된 버퍼(100b-1 내지 100b-n)에서, 각각의 버퍼가 연결되는 노드가 입력단자에 연결되고, 상기 디코더부(400)의 출력단자를 선택신호로서 인가받도록 구성되어 있다.

상기 디코더부(400)는 프로그램 개발자가 인가한 m비트로 구성된 데이터를 인가받아 상기 데이터를 디코딩한 결과를 상기 제1 멀티플렉서부(200)와 제2 멀티플렉서부(300)의 선택신호가 되는 제어신호(select)를 출력한다.

도 5를 참조하여 상기한 구성의 2페이저 가변 딜레이 회로의 동작을 상세히설명하도록 한다.

먼저, RS-래치부(100)의 낸드게이트(100a)에 하이 레벨의 클럭이 인가되고 낸드게이트(100b)에 로우 레벨의 클럭이 인가된다고 가정한다.

상기 RS-래치부(100)는 제1 버퍼부(100a-1 내지 100-n)와 제2 버퍼부(100b-1 내지 100b-n)를 제외하면 전형적인 RS-래치로서 낸드게이트(100a)에 입력되는 입력클럭1을 셋(set)신호라고 가정하고 낸드게이트(100b)에 입력되는 입력클럭2를 리셋(reset)신호라고 가정하면 낸드게이트(100a)에서 출력되는 전위 레벨은 하이 레벨이 되며, 낸드게이트(100b)에서 출력되는 전위 레벨은 로우 레벨이 된다.

상기 낸드게이트(100a)의 출력 파형은 직렬로 연결된 다수의 버퍼(100a-1 내지 100a-n)를 거치면서 서서히 딜레이 되게되며, 상기 낸드게이트(100b)의 출력 파형 또한 상기 낸드게이트(100a)에서와 같이 직렬로 연결된 다수의 버퍼(100b-1 내지 100b-n)에 의하여 딜레이 된다.

여기서, 상기 낸드게이트(100a)의 출력단자에 직렬로 연결된 다수의 버퍼(100a-1 내지 100a-n)에서 각각의 버퍼가 직렬로 연결된 각각의 노드는 제1 멀티플렉서부(200)의 입력단자가 된다.

즉, 상기 제1 버퍼부에 있는 각각의 버퍼는 상기 낸드게이트(100a)의 출력을 일정시간씩 딜레이 시키는 역할을 하며 제1 멀티플렉서(200)는 상기 각각의 버퍼와 버퍼가 연결된 노드점을 입력원으로 하며, 회로 개발자가 디코더부(400)에 인가한 선택신호(select)에 의하여 원하는 딜레이를 가진 클럭을 선택하여 출력하게 된다.

상기 낸드게이트(100b)와 제2 멀티플렉서(300)도 상기 낸드게이트(100a)와제1 멀티플렉서(200)가 동작하는 것과 동일한 방법으로 작동 하게된다.

상기한 바와 같이 회로 개발자는 종래의 2페이저 클럭 딜레이 회로가 집적회로화 되면서 집적회로 내부의 각각의 소자가 가지는 오차를 고려하여 2페이저 클럭 딜레이 회로에서 출력되는 클럭의 듀티비를 크게하지 않아도 되며, 자신이 원하는 만큼 충분한 타이밍 마진을 얻을수 있게 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 저전압에서 동작하는 제품을 설계시, 타이밍 마진을 충분히 확보한 클럭을 생성할수 있으며, 집적회로화 할 경우 발생하는 옵셋의 영향이 적으므로 저전압으로 동작하는 제품의 성능과 신뢰도 향상에 기여할수 있다.

Claims (2)

1. 입력되는 제1 클럭과 제2 클럭의 논리값을 각각 반전시키고, 직렬로 연결된 다수의 버퍼를 구비하여, 각각의 버퍼에 의하여 상기 반전된 제1 클럭과 제2 클럭이 각기 다른 딜레이 값을 가지고 출력될수 있도록 하는 RS-래치부;

   상기 RS-래치부의 셋 신호의 출력값중 하나를 선택하여 출력하는 제1 멀티플렉서부;

   상기 RS-래치부의 리셋 신호의 출력값중 하나를 선택하여 출력하는 제2 멀티플렉서부; 및

   제1 제어신호에 응답하여 상기 제1 멀티플렉서부와 제2 멀티플렉서부가 상기 RS-래치부의 출력값중 하나씩을 선택하도록 하는 제2 제어신호를 생성하는 디코더부

   를 포함하여 이루어지는 2페이저 가변 딜레이회로.
2. 제 1 항에 있어서,

   상기 RS-래치부는,

   제1 클럭과 상기 제2 멀티플렉서부의 출력에 응답하는 제1 낸드게이트;

   상기 제1 낸드게이트의 출력단자에 직렬로 다수가 접속되고 각각의 연결 노드는 상기 제1 멀티플렉서부의 입력단자에 연결되는 제1 버퍼부;

   제2 클럭과 상기 제1 멀티플렉서부의 출력에 응답하는 제2 낸드게이트;

   상기 제2 낸드게이트의 출력단자에 직렬로 다수가 접속되고 각각의 연결 노드는 상기 제2 멀티플렉서부의 입력단자에 연결되는 제2 버퍼부를 포함하여 이루어지는 것을 특징으로 하는 2페이저 가변 딜레이회로.