JPH03272216A

JPH03272216A - フリップフロップ回路

Info

Publication number: JPH03272216A
Application number: JP2072374A
Authority: JP
Inventors: Masaya Tamamura; 雅也玉村; Shinichi Shiozu; 真一塩津
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-20
Filing date: 1990-03-20
Publication date: 1991-12-03
Anticipated expiration: 2013-12-02
Also published as: JP2831788B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、フリップフロップ回路に係り、詳しくは、高
周波動作を行い、回路素子数を少なくしたフリップフロ
ップ回路に関する。

近年、システムの高速・高周波化およびゲート規模の増
大の要請に伴い、最小回路数で高速−高周波動作する半
導体回路が要求されている。

ディジタルシステムでは、ＡＮＤ、ＯＲ，Ｎ。

ＴやＮＡＮＤ、ＮＯＲの基本ゲートＩＣ以外に、もう１
つ重要な基本回路としてフリップフロップ回路がある。

これは、１個のパルスで２つの安定状態を交互に切り換
える回路で、一般にＦＦとかＦ−Ｆのように略記するこ
とが多い。

〔従来の技術〕

従来のフリップフロップ回路としては、例えば第９図に
示すようなものがある。同図に示すものは、マスタース
レーブ型のフリップフロップ回路であり、マスタ一部１
とスレーブ部２により構成される。端子１１に入力され
る第１０図（ａ）に示すデータ信号Ｄ（ＤＯ〜Ｄ３・・
・・・・）はマスタ一部１のデータ入力端子りに供給さ
れ、また端子Ｉ２に入力される第１０図（ｂ）に示すク
ロック信号はマスタ一部１のクロック入力端子Ｃおよび
スレーブ部２のクロック反転入力端子Ｃにそれぞれ供給
される。マスタ一部１はクロック信号が“Ｌ　＋ルヘル
に立ち下がるとデータ信号を取り込んで、立ち下がりか
ら時間ｔｐｄｌ後に取り込んだ第１０図（Ｃ）に示す如
きデータ信号を端子Ｑより出力する。一方、端子Ｑから
は端子Ｑの反転信号が出力される。なお、時間ｔｐｄｌ
はマスタ一部１の伝搬遅延時間である。その後、クロッ
ク信号が“Ｈ”レベルに立ち上がると、マスタ一部■は
端子Ｑ。

Ｑに出力している信号を保持し、入力信号が変化しても
クロックが“Ｈ″レベ０間子Ｑ、　Ｑのレベルは変化し
ない。

一方、スレーブ部２はクロック信号が立ち上がると、上
記端子Ｑ、Ｑの出力信号を取り込んでクロック信号の立
ち上がりからスレーブ部２の伝搬遅延時間ｔｐｄｚ後に
取り込んだ第１０図（ｄ）に示す如き信号を端子Ｘより
出力し、また、端子Ｘは端子Ｘの反転信号を出力する。

その後、クロック信号が“Ｌ″レベル立がると、スレー
ブ部２は端子Ｘ、Ｘに出力されている信号を保持し、ス
レーブ部２の入力信号Ｑ、Ｑが変化してもクロックが″
Ｌ″レベルの間は端子Ｘ１Ｘのレベルは変化しない。

第１１図はラッチ回路３のブロック図を示し、第１４図
は上記ラッチ回路３をフリップフロップ回路として使用
する場合の信号タイムチャートである。

端子■３に入力される第１４図（ａ＞に示すデータ信号
はラッチ回路３のデータ入力端子りに供給され、また端
子■４に入力される第１４図（ｂ）に示すクロック信号
はラッチ回路３のクロック入力端子Ｃに供給される。ラ
ッチ回路３はクロック信号が“′Ｈ”レベルに立ち上が
ると、データ信号を取り込んで、立ち上がりから時間ｔ
ｐｄａ後に取り込んだ第１４図（ｃ）に示す如きデータ
信号を端子Ｘより出力する。一方、端子Ｘからは端子Ｘ
の信号の反転出力が行われる。なお、時間ｔｐｄ３はラ
ッチ回路３の伝搬遅延時間である。その後、クロック信
号が“Ｌ”レベルに立ち下がると、う・７チ回路３は端
子Ｘ、Ｘに出力している信号を保持し、入力信号が変化
してもクロックが“Ｌ　”レベルの間は端子Ｘ１Ｘのレ
ベルは変化しない。

〔発明が解決しようとする課題〕

しかしながら、このような従来のフリップフロップ回路
にあっては、上述した後者のラッチ回路３の場合、回路
構成が簡単である反面、以下に述べるような条件が必要
で、特に高周波数域でフリップフロップ回路としての使
用が困難であるというという問題点があった。

すなわち、第１３図に示すようにクロック信号が“Ｈ”
レベルの間にデータ信号が変化すると、その変化したデ
ータが伝搬遅延時間ｔｐｄ３　′後に出力されてしまい
、フリップフロップ回路としての動作をしない。フリッ
プフロップ回路としての動作をさせるためには第１４図
のようにデータ信号のセント（切り換え）は、クロック
信号が“Ｌ”レベルの間に行わなければならないという
大きな制約条件が付く。低周波数ではクロックの“Ｌ”
レベル期間が十分にあり、データをセットすることも可
能であるが、高周波数になってくると、クロックの“Ｌ
”レベル期間が周波数アップとともに短くなってくるた
め、データをセットすることが非常に難しくなってくる
。例えば、クロック周波数が１００ＭＨｚのときはクロ
ックレベル期間は約５ｎｓもあるが、ＩＧＨｚでは５０
０　ｐ　ｓ、５ＧＨｚでは１００１）　Ｓ　、　１０Ｇ
ＨＺでは５０ｐｓというように非常にく短くなる。その
ため、高周波ではフリップフロップ回路として実質上使
用することができなくなる。

一方、これに対して上述した前者の技術の場合、上記の
ような制約条件はないが、その反面、以下に述べるよう
に回路素子数が増大するという別の問題点がある。

すなわち、第■２図に示すようにデータのセントはクロ
ックのＨ”レベルのときでもＬ”レベルのときでもよい
。これは、必ずマスタ一部１かスレーブ部２のどちらか
が出力データを保持しているためである。このため、デ
ータをセントできる期間は後者に比べて２倍となり、デ
ータをセットする時間はクロック周波数１００ＭＨ２で
約１０ｎｓ、ＩＧＨｚでｉｎｓ、５ＧＨ２で２００　ｐ
　ｓ、　１ＱＧＨｚで１００　ｐ　ｓというように余裕
ができてくる。

したがって、高周波数域での使用という問題は解決でき
るが、回路的にマスタ一部ｌおよびスレーブ部２の２つ
の回路を常に必要とし、ＬＳＩ内部に多数のフリップフ
ロップ回路がある半導体装置では回路素子数の増大を招
き、集積度が低下するという問題点が発生する。例えば
、第１５図に示すように１つのクロック信号に同期して
動作する多数のフリップフロップ回路がＬＳＩ内部にあ
る場合、これらのフリップフロップ回路はマスタ一部１
ａ〜１ｎおよびスレーブ部２ａ〜２ｎを必要とし、その
ため、多数の素子が必要である。

そこで本発明は、高周波数域での動作が可能で、かつ回
路素子数の増大を防いで集積度を向上できるフリップフ
ロップ回路を提供することを目的としている。

〔課題を解決するための手段〕

本発明によるフリップフロップ回路は上記目的達成のた
め、その原理図を第１図に示すように、クロック信号に
同期して入力信号をラッチするラッチ回路２００と、該
ラッチ回路２００が作動する最少のパルス幅の信号を発
生するパルス発生回路２０１とを備え、外部からのクロ
ック信号を該パルス発生回路２０１を通して前記ラッチ
回路２００のクロック端子に供給し、前記ラッチ回路２
００は、パルス発生回路２０１からのクロック信号に同
期して入力信号をラッチし、フリップフロップ動作を行
うように構成している。

〔作用〕

本発明では、外部からのクロック信号は端子■６よりパ
ルス発生回路２０１に入力され、パルス発生回路２０１
では外部クロック信号が“Ｌ”レベルから“Ｈ″レベル
立がると、第２図に示すように、パルス発生回路２０１
の伝搬遅延時間ｔｐｄ４後に出力波形が“Ｌ″レベルＨ
″ レベル立がり、その後時間ｔ　ｐ　ｄＱ後に“Ｈ″レベ
ルＬ”レベルに立ち下がり、パルス幅がｔｐｄＱのクロ
ックパルスがラッチ回路２００に出力される。ここで、
ｔｐｄ４はパルス発生回路２０１を通過する時間であり
、ｔｐｄｏはラッチ回路２００が動作可能な最少パルス
幅時間、すなわち、ラッチ回路２００にクロック信号が
入力されてからデータが出力されるまでの時間である。

パルス発生回路２０１を通過したクロックは第２図（Ｃ
）のようなパルス波形となり、ラッチ回路２００のクロ
ックとして入力される。ラッチ回路２００はクロックと
してのパルス波形が立ち上がると、端子Ｉ５よりデータ
Ｄ　（ＤＯ−Ｄ４・・・・・・）を取り込み、ラッチ回
路２００をｉｌ遇する時間ｔｐｄＱ後にデータを出力す
る。また、このパルス波形は時間ｔｐｄＱ後に立ち下が
り、ラッチ回路２００の出力波形は保持される。これに
よって、フリップフロップ動作が行われる。

したがって、データ信号のセント（切り換え）は、クロ
ック信号が“Ｌ”レベルの間に行わなけ０ればならないという条件が十分に満たされてラッチ回路
２００が確実に動作し、かつ従来のマスター・スレーブ
フリップフロップ回路と同じだけ動作周波数がアップし
、高周波数域での動作が可能となる。また、回路的にマ
スタ一部およびスレーブ部という２つの回路を必要とせ
ず、ＬＳＩ内部に多数のフリップフロップ回路がある半
導体装置であっても、回路素子数の増大を防いで集積度
を向上できる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。第３
〜８図は本発明に係るフリップフロップ回路の一実施例
を示す図である。第３図はＬＳＩ内部でフリップフロッ
プ回路を使用したとぎのブロック図であり、この図にお
いて、ｌｌａ〜ｏｎはラッチ回路、１２はパルス発生回
路である。ラッチ回路１１　ａ　−１１ｎは従来と同様
のもので、各データ入力端子りにデータが入力され、ク
ロック端子にはパルス発生回路１２からのクロックパル
スが供給される。パルス発生回路１２は単に１つのみ設
けられており、外部クロックを信号処理し、う・ノチ回
路１１ａ〜ｌｌｎが作動する最少のクロ・ツクパルス幅
の信号を発生してランデ回路１１ａ〜ｌｌｎのクロック
端子に出力する。

ここで、パルス発生回路１２の具体的な回路例を第４図
に示す。まず、第４図（ａ）に示す第１のパルス発生回
路はインバータ２１．２２、バッファゲート２３および
ノアゲート２４により構成され、端子Ｃより外部クロッ
クが入力されて端子Ｘからクロックパルスが出力される
。第５図はパルス発生回路のタイミングチャートであり
、この図に示すように、端子Ｃより入力した外部クロッ
クはインバータ２１の遅延時間ｔｐｄ５後にノード１　
（図面ではＮ１と表示）に反転出力され、さらにノアゲ
ート２４の遅延時間ｔｐｄＧ後に端子Ｘから反転出力さ
れる。端子Ｃより入力した外部クロックが立ち上がると
、時間ｔ　ｐ　ｄ　４　（−ｔ　ｐ　ｄ　５　＋　ｔ　
Ｉ）　ｄ　６）後に端子Ｘのレベルが立ち上がり、ノー
ド２　（図面ではＮ２と表示）にはノード１より時間ｔ
ｐｄ１２１だけクロックが遅れて伝達されるため、端子Ｘからは
、立ち上がってから時間ｔｐｄＱ後に立ち下がるクロッ
クパルスが出力される。この時間ｔｐｄＱと等しい遅延
時間差をノード１．２の間にもたせるように回路定数が
設定され、これはラッチ回路１１ａ〜ｌｌｎがデータを
出力する時間に対応している。すなわち、時間ｔｐｄＱ
はラッチ回路１１ａ−ｆｉｎが動作する最小パルス幅の
クロックパルスに対応する。第４図（ａ）と等何曲な回
路は同図（ｂ）のように示され、このパルス発生回路は
インバータ２２、バッファゲート２３の他にバッファゲ
ート３１およびアンドゲート３２を含んで構成される。

第４図（ｃ）はパルス発生回路の第２の例を示し、この
パルス発生回路はインバータ４１、ナントゲート４２お
よびノアゲート４３により構成され、端子Ｃより外部ク
ロックが入力されて端子Ｘからクロックパルスが出力さ
れる。ナントゲート４２の一方の入力端子は“Ｉ］”レ
ベルに固定され、他方の入力端子にノード１の信号が入
力される。また、ナントゲート４２の伝搬遅延時間はｔ
ｐｄＱに設定される。したがって、第４図（ａ）のパル
ス発生回路と同様にラッチ回路１１８〜ｌｌｎが動作す
る最小パルス幅のクロックパルスが出力される。第４図
（ｃ）と等何曲な回路は同図（ｄ）のように示され、こ
のパルス発生回路はナントゲート４２の他にバッファゲ
ート５１およびアントゲ−１・５２を含んで構成される
。

第４図（ｅ）はパルス発生回路の第３の例を示し、この
パルス発生回路はインバータ６１、マルチプレクサ６２
およびノアゲート６３により構成され、端子Ｃより外部
クロックが入力されて端子Ｘからクロックパルスが出力
される。マルチプレクサ６２はデータ端子ＤＩ、Ｄ２お
よびセレクト端子Ｓを有し、データ端子ＤＩは“Ｌ”レ
ベルに固定、データ端子Ｄ２は“Ｈ″レベル固定、セレ
クト端子Ｓにノード１の信号が入力される。そして、Ｓ
−“Ｌ″のときデータ端子ＤＩ（“Ｌ″レベル号を端子
Ｘから反転して出力し、Ｓ−“Ｈ”のときデータ端子Ｄ
２（“Ｈ”レベル）の信号を３４端子Ｘから反転して出力する。また、マルチプレクサ６
２の伝搬遅延時間はｔｐｄＱに設定される。

したがって、第４図（ａ）のパルス発生回路と同様にラ
ッチ回路１１ａ−１１ｎが動作する最小パルス幅のクロ
ックパルスが出力される。第４図（ｅ）と等何曲な回路
は同図（ｆ）のように示され、このパルス発生回路はマ
ルチプレクサ６２の他にバッファゲート７１およびアン
ドゲート７２を含んで構成される。

第４図（ｇ）はパルス発生回路の第４の例を示し、この
パルス発生回路はインパーク８１、エクスクル−シブノ
アゲート８２およびノアゲート８３により構成され、端
子Ｃより外部クロックが入力されて端子Ｘからクロック
パルスが出力される。エクスクル−シブノアゲート８２
の一方の入力端子は“Ｌ”レベルに固定され、他方の入
力端子にノード１の信号が入力される。また、エクスク
ル−シブノアゲート８２の伝搬遅延時間はｔｐｄＱに設
定される。したがって、第４図（ａ）のパルス発生回路
と同様にラッチ回路１１ａ〜ｌｌｎが動作する最小パル
ス幅のクロックパルスが出力される。第４図（ｇ）と等
何曲な回路は同図（ｈ）のように示され、このパルス発
生回路はエクスクル−シブノアゲート８２の他にパンフ
ァゲート９１およびアンドゲート９２を含んで構成され
る。

上記の回路例では、特にマルチプレクサ６２およびエク
スクル−シブノアゲート８２はラッチ回路１１ａ〜ｌｌ
ｎと同様の回路構成によって構成でき、これをＥＣＬ回
路で作ると、信号の伝搬遅延時間も同じになるため、正
確に所望の遅延時間ｔｐｄＱを得ることができるという
利点がある。

次に、上述したラッチ回路１１２〜ｌｌｎ、マルチプレ
クサ６２およびエクスクル−シブノアゲート８２につい
てＥＣＬ回路で構成した例を説明する。

第６図はラッチ回路１１８〜Ｉｌｎの例を示し、このラ
ッチ回路はトランジスタ１０１〜１１０、定電流源１１
１および抵抗１１２〜１１７により構成される。

トランジスタ１０３．１０４はエミッタが共通接続され
、それぞれのベースに入力データおよび基準電圧Ｖ　ｒ
ｅｆ　１が供給されるとともに、各コレクタ側か５６ら論理出力が取り出されてエミッタホロワのトランジス
タ１０９．１１０のベースに供給される。また、トラン
ジスタ１０５．１０６も同様にエミッタが共通接続され
、それぞれのベースは前記エミッタホロワのトランジス
タ１０９．１１０のエミッタ側に接続され、そこから出
力Ｘ、Ｘが取り出される。クロックパルスは端子Ｃから
トランジスタ１０１のベースに供給され、これを工くツ
タホロワで受けてトランジスタ１０７のベース電圧が決
定され、このとき他方のトランジスタ１０８には基準電
圧Ｖｒｅｆ２が供給されており、両者のベース電圧によ
り何れがかオンして上記ＥＣＬ　）ランジスタｉ０３．
１０４又は１０５．１０６の作動が制御される。したが
って、クロックパルスが“Ｈ″レベルトランジスタ１０
７がオンしてＥＣＬ）ランジスタ１０３．１０４が作動
可能になって入力データを受は入れ、“′Ｌ”レベルの
ときはトランジスタ１０８がオンしてＥＣＬトランジス
タ１０５．１０６が作動可能になって出力データの保持
が行われる。例えば、入力データＤがＨ”レベルであれ
ば、トランジスタ１０３がオンしてそのコレクタ出力は
”Ｌ”となり、トランジスタ１０４はオフしてそのコレ
クタ出力は“Ｈ”となり、トランジスタ１１０が“Ｈ”
を伝達するため、出力端子Ｘは“Ｈ″レベル、トランジ
スタ１０９が“Ｌ”を伝達するため、出力端子Ｘは“Ｌ
”レベルとなる。一方、入力データＤが“Ｌ”レベルの
ときは、トランジスタ１０４がオンしてそのコレクタ出
力は”　Ｌ”となり、トランジスタ１１０がＢ　Ｌ”を
伝達するため、出力端子Ｘは“Ｌ”レベルとなる。なお
、クロックパルスがＬ”レベルのときは］・ランジスタ
１０８がオンしてＥＣＬ　）ランジスタ１０５．１０６
が作動可能になって、そのときにＸ、Ｘに出力されてい
る出力データが保持される。例えば、出力データＸが“
Ｈ”レベル、Ｘが“Ｌ　”レベルであれば、トランジス
タ１０６がオンしてそのコネクタ出力は“Ｌ”となり、
トランジスタ１０５はオフしてそのコレクタ出力は“Ｈ
″となり、トランジスタ１１０は“Ｈ″を伝達するため
、出力端子Ｘは“′Ｈ゛レベルのままかわらずに保持さ
れ、トランジスタ１０９は“Ｌ”を伝達する７８ため出力端子Ｘは“Ｌ　”レベルのままかわらずに保持
される。出力端子Ｘに“Ｌ”レベル、Ｘに“Ｈ”レベル
が出力されているときも同様に保持される。これにより
、入力データのラッチ処理が行われてフリンプフロソブ
動作する。

この場合、クロックパルスはラッチ回路１１２〜１１ｎ
が作動する最少のパルス幅に設定されているから、デー
タ信号のセント（切り換え）は、クロツタ信号が“Ｌ”
レベルの間に行わなければならないという条件が十分に
満たされてラッチ回路として確実に動作し、かつ従来の
マスター・スレーブフリップフロップ回路と同しだけ動
作周波数がア・ノブし、高周波数域での動作が可能とな
る。また、回路的にマスタ一部およびスレーブ部という
２つの回路を必要と七″ず、ＬＳＩ内部に多数のフリッ
プフロップ回がある半導体装置であっても、回路素子数
の増大を防いで集積度を向上できるという効果が得られ
る。

第７図はマルチプレクサ６２の例を示し、このマルチプ
レクサ６２はトランジスタ１２１〜１３ｏ１定電流ａ１
３１および抵抗１３２〜１３７により構成される。

トランジスタ１２３．１２４は工くツタが共通接続され
、それぞれのベースにデータ端子Ｄ２の信号（“Ｈ”レ
ベル固定）および基準電圧Ｖｒｅｆｌが供給されるとと
もに、各コレクタ側から論理出力が取り出されてエミッ
タホロワのトランジスタ１２９゜１３０のベースに供給
される。また、トランジスタ１２５．１２６　も同様に
エミッタが共通接続され、それぞれのベースにデータ端
子Ｄ１の信号（“Ｌ″レベル固定び基準電圧Ｖｒｅｆｌ
が供給されるとともに、各コレクタ側から論理出力が取
り出されて同じくエミッタホロワのトランジスタ１２９
゜１３０のベースに供給される。そして、エミッタホロ
ワのトランジスタ１３０．１２９のエミッタ側から出力
Ｘ、Ｘが取り出される。セレクト端子Ｓの信号はトラン
ジスタ１２１のベースに供給され、これをエミッタホロ
ワで受けてトランジスタ１２７のベース電圧が決定され
、このとき他方のトランジスタ１２８には基準電圧Ｖｒ
ｅｆ２が供給されており、両者のベース電圧により何れ
かがオンして上記ＥＣ９０Ｌトランジスタ１２３．１２４又は１２５．１２６の作
動が制御される。したがって、セレクト信号Ｓが“Ｈ″
レベルトランジスタ１２７がオンしてＥＣＬ　）ランジ
スタ１２３．１２４が作動可能になってデータ端子Ｄ２
（“Ｈ”レベル）の信号が端子Ｘから出力され、Ｘから
はデータ端子Ｄ２の信号が反転して出力される。一方、
セレクト信号ＳがＬ”レベルのときはトランジスタ１２
８がオンしてＥＣＬ　）ランジスタ１２５．１２６が作
動可能になってデータ端子ＤＩ（“Ｌ”レベル）の信号
が端子Ｘから出力され、端子Ｘからは反転して出力され
る。

第８図はエクスクル−シブノアゲート８２の例を示でい
る。なお、このエクスクル−シブノアゲート８２はエク
スクル−シブオアゲートとしても使用できる。エクスク
ル−シブノアゲート８２はトランジスタ１４１〜１５０
、定電流源１５１および抵抗１５２〜１５７により構成
される。トランジスタ１４３．１４４は工藁ツタが共通
接続され、それぞれのベースに固定信号（“Ｌ”レベル
固定）および基準電圧Ｖｒｅｆｌが供給されるとともに
、各コレクタ側から論理出力が取り出されてエミッタホ
ロワのトランジスタ１４９．１５０のベースに供給され
る。また、トランジスタ１４６．１４５も同様に工逅ン
タが共通接続され、それぞれのベースに同じく固定信号
（“Ｌ”レベル固定）および基準電圧Ｖｒｅｆｌが供給
されるとともに、各コレクタ側から論理出力が取り出さ
れてエミッタホロワのトランジスタ１５０．１４９のベ
ースに供給される。ただし、供給関係は前記トランジス
タ１４３．１４４の場合と逆になっている。

そして、工１７タホロワのトランジスタ１４９．１５０
のエミッタ側から出力Ｘ、Ｘが取り出される。ノード１
の信号Ｂはトランジスタ１４１のベースに供給され、こ
れをエミッタホロワで受けてトランジスタ１４７のベー
ス電圧が決定され、このとき他方のトランジスタ１４８
には基準電圧Ｖｒｅｆ２が供給されており、両者のベー
ス電圧により何れかがオンして上記ＥＣＬ　）ランジス
タ１４３．１４４又は１４５゜１４６の作動が制御され
る。したがって、ノード１の信号Ｂが”Ｈ”レベルのと
きトランジスタ１４７１２がオンしてＥ　ＣＬ　ｌランラスタ１４３．１４４が作
動可能になって固定信号（“Ｌ　”レベル固定〉のレベ
ルを有する信号が端子Ｘから出力される。一方、ノード
１の信号Ｂが゛′Ｌ″レベルのときはトランジスタ１４
８がオンしてＥ　ＣＬ　Ｉ−ランジスタ１４５゜１４６
が作動可能になって固定信号（“Ｌ”レベル固定）のレ
ベルを有する信号が端子Ｘから反転して出力される。

上述したように、これらの回路はラッチ回路１１ａ−１
１ｎと同様の回路構成によって構成でき、しかもこれを
ＥＣＬ回路で作ると、信号の伝搬遅延時間も同じになっ
て、正確に所望の遅延時間ｔｐｄＯを得ることができる
。

〔発明の効果〕

本発明によれば、データ信号のセットはクロック信号が
“Ｌ”レベルの間に行わなければならないという条件を
十分に満たしてラッチ回路を確実に動作させることがで
き、従来のマスター・スレーブフリップフロップ回路と
同じだけ動作周波数をアンプさせて高周波数域での動作
を可能にすることができる。また、回路的にマスタ一部
およびスレーブ部という２つの回路を必要とせず、ＬＳ
Ｉ内部に多数のフリップフロップ回路を要する半導体装
置であっても、回路素子数の増大を防いで集積度を向上
させることができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明する回路図、第２図は本発
明の詳細な説明するタイミングチャート、第３〜８図は本発明に係るフリップフロップ回路の一実
施例を示す図であり、第３図はそのフリップフロップ回路をＬＳＩ内部で使用
したときのブロック図、第４図はそのパルス発生回路の具体的な回路例を示す図
、第５図は第４図に示す回路のタイミングチャート、第６図はそのラッチ回路の具体的な回路図、３４第７図はそのマルチプレクサの具体的な回路図、第８図
はそのエクスクル−シブノアゲートの具体的な回路図、第９〜１５図は従来のフリップフロップ回路を示す図で
あり、第９図はそのマスタースレーブ型のブロック図、第１０
図は第９図に示す回路のタイミングチャート、第１１図はそのラッチ回路型のブロック図、第１２図は
そのマスタースレーブ型の問題点を説明するタイミング
チャート、第１３図はそのラッチ回路型の問題点を説明するタイミ
ングチャート、第１４図は第１１図に示す回路のタイミングチャート、第１５図はそのフリップフロップ回路が多数ＬＳＩ内部
にある場合のブロック図である。２１、２２．４１．６１．８１・・・・〜・インバータ
、２３．３Ｌ　５１７１．９１・・−・・・バッファゲ
ート、２４．４３．６３．８３・・・・・・ノアゲート
、３２．５２．７２．９２・・・・・・アンドゲート、
４２・・・・・・ナントゲート、６２・・・・・・マルチプレクサ、８２・・・−・・エクスクル−シブノアゲート、１０１
〜１１０．１２１〜１３０．１４１〜１５０−・・・・
・トランジスタ、１１１．１３１．１５１・・・・・・定電流源、１１２
〜１１７．１３２〜１３７．１５２〜１５７・・・・・
・抵抗。１１ａ〜ｌｌｎ、２００・・・・・・ラッチ回路、１２
．２０１・・・−・・パルス発生回路、５６一実施例のマルチプレクサの具体的な回路図第７図０

Claims

【特許請求の範囲】クロック信号に同期して入力信号をラッチするラッチ回
路と、該ラッチ回路が作動する最少のパルス幅の信号を発生す
るパルス発生回路とを備え、外部からのクロック信号を該パルス発生回路に入力し、
該最少のパルス幅の信号を前記ラッチ回路のクロック端
子に供給し、前記ラッチ回路は、パルス発生回路からのクロック信号
に同期して入力信号をラッチし、フリップフロップ動作
を行うように構成したことを特徴とするフリップフロッ
プ回路。