JP3133089B2 - 書込み応答回路 - Google Patents
書込み応答回路Info
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
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Description
【０００１】
【産業上の利用分野】本発明は、２つの書込み入力端、
２つの相補入力端及び１つの応答出力端を有している書
込み検出器と、該書込み検出器の２つの各書込み入力端
を形成する２つの入力端及び前記２つの書込み入力端の
一方における書込み信号に応答して書込み検出器の前記
２つの相補入力端に２つの相補信号を供給するために前
記書込み検出器の相補入力端に交差結合させた２つの出
力端を有している双安定素子とを具ている書込み応答回
路に関するものである。
２つの相補入力端及び１つの応答出力端を有している書
込み検出器と、該書込み検出器の２つの各書込み入力端
を形成する２つの入力端及び前記２つの書込み入力端の
一方における書込み信号に応答して書込み検出器の前記
２つの相補入力端に２つの相補信号を供給するために前
記書込み検出器の相補入力端に交差結合させた２つの出
力端を有している双安定素子とを具ている書込み応答回
路に関するものである。
【０００２】
【従来の技術】斯種の書込み応答回路は欧州特許明細書
第329,233 号から既知である。書込み応答回路の双方の
書込み入力端には単一変数のブール値を供給する。即
ち、一方の書込み入力端には値「TRUE) （真）、他方の
書込み入力端には値「FALSE 」（偽）を供給する。これ
はダブル−レール・エンコーディング法（Double - Rai
lEncoding) とも称されている。書込み入力端に現われ
る書込み信号に応答して応答信号を発生させることは個
々のゲート及び回線が任意の組合わせの遅延時間で作動
する遅延−不感応回路に斯かる書込み応答回路を極めて
好適に使用できるようにする。遅延−不感応回路では、
入力端と出力端（例えば、書込み応答回路の書込み入力
端と応答出力端）との間のワイヤにおける信号値の変化
によって通信を行なう。遅延−不感応性は信号の相互変
化の因果関係によって生ずる。ダブル−レール・エンコ
ーディング法の欠点は、１ビット変数の２つの信号値を
伝送するのに１本のワイヤの代りに２本のワイヤを用い
なければならないと云うことにある。しかし、２本のワ
イヤを用いることは暗黙の基準事項、即ち一方のワイヤ
の電圧が他方のワイヤの電圧に対して高レベルとなるこ
とであり、このように変数の信号値が明確に定められる
ことからして有利である。１本のワイヤを用いる場には
基準点がなく、従ってワイヤの電圧変化が変数の信号値
に影響を及ぼすことが有り得る。ダブル−レール・エン
コーディング法でも当然電圧変化は起り得るが、この場
合には電圧変化が２本のワイヤにて同時に起るため、こ
れらの電圧変化は２本のワイヤにおける電圧間の暗黙基
準に大きなインパクトを与えることは殆ど、或いは全く
ない。ダブル−レール・エンコーディング法の場合に
は、書込み応答回路がクロック周波数に依存しないため
に、書込み応答回路が実際上クロック速度に依存する場
合よりも応答回路を高速度で作動させることができる。
さらに、２本のワイヤを用いることはスペースを必要と
することに違いないが、クロック速度で駆動させるのに
必要な回路、部品及びワイヤが最早必要でなくなるた
め、このことは概してスペースの節約効果になり得る。
書込み入力端の論理値が「１」となるのに応じて、変数
はブール値TRUEか、FALSE を有する。休止状態の期間
中、書込み入力端における書込み信号は同じ論理値（例
えば“０”）を有する。２つの書込み信号のいずれか一
方が値「０」の休止状態から論理値「１」に変化する
と、応答出力端の応答信号も「０」から「１」へと変化
する。この応答信号は書込み信号が回路により処理され
たことを示し、書込み信号は再び以前の値をとることが
できる。応答信号は、いずれか一方の書込み信号に変化
が生じたことも示すが、これは関連する書込み入力端に
何等情報を与えることはない。その後休止状態に逆戻り
て、応答信号も元の論理値を得ることになる。上述した
処置は２つの書込み信号に対して有効であり、これは４
相ハンドシェーク・シグナリング法と称されている。
第329,233 号から既知である。書込み応答回路の双方の
書込み入力端には単一変数のブール値を供給する。即
ち、一方の書込み入力端には値「TRUE) （真）、他方の
書込み入力端には値「FALSE 」（偽）を供給する。これ
はダブル−レール・エンコーディング法（Double - Rai
lEncoding) とも称されている。書込み入力端に現われ
る書込み信号に応答して応答信号を発生させることは個
々のゲート及び回線が任意の組合わせの遅延時間で作動
する遅延−不感応回路に斯かる書込み応答回路を極めて
好適に使用できるようにする。遅延−不感応回路では、
入力端と出力端（例えば、書込み応答回路の書込み入力
端と応答出力端）との間のワイヤにおける信号値の変化
によって通信を行なう。遅延−不感応性は信号の相互変
化の因果関係によって生ずる。ダブル−レール・エンコ
ーディング法の欠点は、１ビット変数の２つの信号値を
伝送するのに１本のワイヤの代りに２本のワイヤを用い
なければならないと云うことにある。しかし、２本のワ
イヤを用いることは暗黙の基準事項、即ち一方のワイヤ
の電圧が他方のワイヤの電圧に対して高レベルとなるこ
とであり、このように変数の信号値が明確に定められる
ことからして有利である。１本のワイヤを用いる場には
基準点がなく、従ってワイヤの電圧変化が変数の信号値
に影響を及ぼすことが有り得る。ダブル−レール・エン
コーディング法でも当然電圧変化は起り得るが、この場
合には電圧変化が２本のワイヤにて同時に起るため、こ
れらの電圧変化は２本のワイヤにおける電圧間の暗黙基
準に大きなインパクトを与えることは殆ど、或いは全く
ない。ダブル−レール・エンコーディング法の場合に
は、書込み応答回路がクロック周波数に依存しないため
に、書込み応答回路が実際上クロック速度に依存する場
合よりも応答回路を高速度で作動させることができる。
さらに、２本のワイヤを用いることはスペースを必要と
することに違いないが、クロック速度で駆動させるのに
必要な回路、部品及びワイヤが最早必要でなくなるた
め、このことは概してスペースの節約効果になり得る。
書込み入力端の論理値が「１」となるのに応じて、変数
はブール値TRUEか、FALSE を有する。休止状態の期間
中、書込み入力端における書込み信号は同じ論理値（例
えば“０”）を有する。２つの書込み信号のいずれか一
方が値「０」の休止状態から論理値「１」に変化する
と、応答出力端の応答信号も「０」から「１」へと変化
する。この応答信号は書込み信号が回路により処理され
たことを示し、書込み信号は再び以前の値をとることが
できる。応答信号は、いずれか一方の書込み信号に変化
が生じたことも示すが、これは関連する書込み入力端に
何等情報を与えることはない。その後休止状態に逆戻り
て、応答信号も元の論理値を得ることになる。上述した
処置は２つの書込み信号に対して有効であり、これは４
相ハンドシェーク・シグナリング法と称されている。
【０００３】
【発明が解決しようとする課題】従来の書込み応答回路
における書込み検出器は10個のトランジスタで構成する
ものである。本発明の目的は10個以下の少ないトランジ
スタで構成した書込み検出器を具えている書込み応答回
路を提供することにある。
における書込み検出器は10個のトランジスタで構成する
ものである。本発明の目的は10個以下の少ないトランジ
スタで構成した書込み検出器を具えている書込み応答回
路を提供することにある。
【０００４】
【課題を解決するための手段】本発明は冒頭にて述べた
種類の書込み応答回路において、前記書込み検出器が２
個直列に接続したスイッチ素子を具え、これらの各スイ
ッチ素子が第１端子、第２端子及び制御入力端子を有
し、前記両スイッチ素子の第１端子が書込み検出器の２
つの書込み入力端を形成し、前記両スイッチ素子の第２
端子を相互接続して、これらの併合第２端子が応答出力
端を形成し、且つ前記両スイッチ素子の制御入力端が書
込み検出器の２つの相補入力端を形成するようにしたこ
とを特徴とする。本発明は、書込み信号が決して同時に
は休止状態の値の反転値とはならないと云うことに基い
て成したものである。さらに、双安定素子の出力信号が
相補的なものであるため、スイッチ素子が同時には導通
しないと云うことも本発明の理解に供することである。
各スイッチ素子は、例えばトランジスタとすることがで
きる。本発明による書込み応答回路の好適例では、前記
各スイッチ素子をｎ−ＭＯＳトランジスタで構成し、該
トランジスタの制御入力端がスイッチ素子の制御入力端
を形成するようにするか、前記各スイッチ素子をインバ
ータを伴なうｐ−ＭＯＳトランジスタで構成し、該イン
バータの入力端がスイッチ素子の制御入力端を形成する
ようにし、インバータの出力端をｐ−ＭＯＳトランジス
タの制御入力端に接続し、且つ前記双安定素子が、各々
２つの入力端と、双安定素子の入力端及び出力端を形成
する単一の出力端とを有している２個のＮＯＲゲートを
具えるようにする。書込み応答回路が休止状態から別の
状態に変化する際に、双安定素子の出力信号は、この短
い遷移期間中に同時に同じ論理値、即ち「０」となり得
る。この論理値“０”により２つのトランジスタは導通
せず、直流電流も流れ始めないため、回路が損傷するこ
ともない。さらに本発明によく書込み応答回路の他の好
適例では、前記各スイッチ素子をｐ−ＭＯＳトランジス
タで構成し、該トランジスタの制御入力端がスイッチ素
子の制御入力端を形成するようにするか、前記各スイッ
チ素子をインバータを伴なうｎ−ＭＯＳトランジスタで
構成し、該インバータの入力端がスイッチ素子の制御入
力端を形成し、インバータの出力端をｎ−ＭＯＳトラン
ジスタの制御入力端に接続し、且つ前記双安定素子が、
各々２つの入力端と、双安定素子の入力端及び出力端を
形成する１つの出力端とを有している２個のＮＡＮＤゲ
ートを具えるようにする。この場合には双安定素子の出
力信号が遷移期間中に同時に論理値「１」となり得る
が、この場合にはトランジスタが導通しないために直流
電流は流れない。本発明による書込み応答回路の利点
は、回路のスペースが少なくて済み、回路による信号の
伝送速度が従来の回路よりも早くなると云うことにあ
る。以下図面を参照して本発明を説明するに、先ず図１
は従来の書込み応答回路１を示す線図であり、これは互
いに接続した書込み検出器２及び双安定素子３を具えて
いる。書込み検出器２は２つの書込み入力端４及び５
と、２つの相補入力端11及び12と、応答出力端６とを有
している。この書込み検出器２はＮＯＲゲートとインバ
ータを介して応答出力端６に接続した２つのＡＮＤゲー
ト９及び10を具えている。これらの各ＡＮＤゲート９及
び10は書込み入力端４，５を成す２つの入力端と、書込
み検出器２の相補入力端11, 12とを有している。双安定
素子３は２つのＮＯＲゲート13及び14を具えており、こ
れらの各ＮＯＲゲートは第１及び第２入力端と、それぞ
れ出力端７及び８を有している。出力端７及び８はＮＯ
Ｒゲート14及び13の各第２入力端及びＡＮＤゲート10及
び９の各相補入力端12及び11に交差接続する。書込み入
力端４及び５はＮＯＲゲート13及び14の第１入力端にそ
れぞれ接続する。この書込み応答回路１は４相のハンド
シェーク・シグナリングの用途に好適である。各書込み
入力端４及び５と、応答出力端６における信号w0, w1及
びwaの信号状態は次のような表現式によって表わされ、
ここにq0及びq1は出力端７及び８における各出力信号で
ある。 ｛（〔w0〕;q0 ↓,q1 ↑; 〔q0ｏq1〕;wa ↑; 〔w0〕;wa ↓) ｜ (〔w1〕;q0 ↑,q1 ↓; 〔q0ｏq1〕;wa ↑; 〔w1〕;wa ↓) ｝* 書込み応答回路１の初期状態に対しては次のような値を
とるものとする。即ち、 w0: ＝FALSE （偽），w1: ＝FALSE, wa: ＝FALSE(q0ｏq1) ＋( q0ｏq1) 前記表現及び後に表現する「FALSE 」は低電圧に関連
し、又「TRUE」（真）は高電圧に関連する。さらに、こ
れらの表現式に対しては次のようなことが云える。ａ:
変数ａに対する反転値を表わす。 ａ↓: 変数ａが値「FALSE 」を得ることを表わす。 ａ↑：変数ａが値「TRUE」を得ることを表わす。 〔ｅ〕：ブール式ｅが「TRUE」となまるで待機すること
を表わす。 Ｓ* ：Ｓを無限回数実行することを表わす。 S ｜T ：ＳかＴのいずかを実行することを表わす。 S;T ：先ずＳを実行し、次いでＴを実行することを表わ
す。 a,b ：ａ及びｂを任意の順か、又は並列に基本順序で実
行することを表わす。 ｏ：ＡＮＤ機能を表わす。 ＋：ＯＲ機能を表わす。 書込み信号w0及びw1は４相のハンドシェーク・シグナリ
ングの場合に１ビット変数を符号化し、この場合例えば
w0は、変数が値「TRUE」を有するかどうかを示し、w1は
変数が値「FALSE 」を有するかどうかを示す。これはダ
ブル−レール・エンコーディング法とも称されている。
休止状態とも称される初期状態における２つの信号w0及
びw1は「FALSE 」である。さらに、４相ハンドシェーク
・シグナリングのこの例からは双方の書込み信号w0及び
w1が「TRUE」となることを除外する。応答信号waは、２
つの書込み信号w0か、w1のいずれか一方の変化が回路１
により処理された旨の応答をする。送信機（図示せず）
が書込み信号w0「TRUE」を発生した場合に、この送信機
は、信号w0の信号値の変化が回路１によって処理され
て、送信機が書込み信号w0を再び「FALSE 」状態に戻す
ことができる旨を応答信号waの「TRUE」状態によって知
らされる。図２は図１に示した書込み検出器２のトラン
ジスタレベルでの例を示したものである。書込み検出器
２は電圧点17と18との間に直列に接続したｐ−ＭＯＳト
ランジスタＡ及びｎ−ＭＯＳトランジスタＢと、電圧点
17と接続点16との間に並列に接続した２個のｐ−ＭＯＳ
トランジスタＣ及びＤと、接続点16と15との間に並列に
接続したｐ−ＭＯＳトランジスタＥ及びＦと、接続点15
と電圧点18との間に直列に接続したｎ−ＭＯＳトランジ
スタＧ及びＩと、この直列に接続したトランジスタＧ及
びＩに並列に接続したｎ−ＭＯＳトランジスタＨ及びＪ
とを具えている。電圧点17と18には＋５Ｖ及び０Ｖの電
圧をそれぞれ印加する。これらの電圧は論理信号「１」
及び「０」を表わす。ｐ−ＭＯＳトランジスタＡ及びｎ
−ＭＯＳトランジスタＢの制御入力端の接続点を接続点
15に接続する。この互いに接続した上記両トランジスタ
ＡとＢの各制御入力端は入力端15を形成する。直列に接
続したトランジスタＡとＢは入力端15に供給された論理
信号を反転して、この反転論理信号を応答出力端６に供
給するインバータとして作用する。さらに、ｐ−ＭＯＳ
トランジスタＣ及びＤの制御入力端を書込み入力端５及
び出力端12にそれぞれ接続する。ｐ−ＭＯＳトランジス
タＥ及びＦの制御入力端は書込み入力端４及び出力端11
にそれぞれ接続する。書込み入力端４及び出力端11は２
個のｎ−ＭＯＳトランジスタＧ及びＩの制御入力端に接
続する。ｎ−ＭＯＳトランジスタＨ及びＪの制御入力端
は書込み入力端５及び出力端12に接続する。
種類の書込み応答回路において、前記書込み検出器が２
個直列に接続したスイッチ素子を具え、これらの各スイ
ッチ素子が第１端子、第２端子及び制御入力端子を有
し、前記両スイッチ素子の第１端子が書込み検出器の２
つの書込み入力端を形成し、前記両スイッチ素子の第２
端子を相互接続して、これらの併合第２端子が応答出力
端を形成し、且つ前記両スイッチ素子の制御入力端が書
込み検出器の２つの相補入力端を形成するようにしたこ
とを特徴とする。本発明は、書込み信号が決して同時に
は休止状態の値の反転値とはならないと云うことに基い
て成したものである。さらに、双安定素子の出力信号が
相補的なものであるため、スイッチ素子が同時には導通
しないと云うことも本発明の理解に供することである。
各スイッチ素子は、例えばトランジスタとすることがで
きる。本発明による書込み応答回路の好適例では、前記
各スイッチ素子をｎ−ＭＯＳトランジスタで構成し、該
トランジスタの制御入力端がスイッチ素子の制御入力端
を形成するようにするか、前記各スイッチ素子をインバ
ータを伴なうｐ−ＭＯＳトランジスタで構成し、該イン
バータの入力端がスイッチ素子の制御入力端を形成する
ようにし、インバータの出力端をｐ−ＭＯＳトランジス
タの制御入力端に接続し、且つ前記双安定素子が、各々
２つの入力端と、双安定素子の入力端及び出力端を形成
する単一の出力端とを有している２個のＮＯＲゲートを
具えるようにする。書込み応答回路が休止状態から別の
状態に変化する際に、双安定素子の出力信号は、この短
い遷移期間中に同時に同じ論理値、即ち「０」となり得
る。この論理値“０”により２つのトランジスタは導通
せず、直流電流も流れ始めないため、回路が損傷するこ
ともない。さらに本発明によく書込み応答回路の他の好
適例では、前記各スイッチ素子をｐ−ＭＯＳトランジス
タで構成し、該トランジスタの制御入力端がスイッチ素
子の制御入力端を形成するようにするか、前記各スイッ
チ素子をインバータを伴なうｎ−ＭＯＳトランジスタで
構成し、該インバータの入力端がスイッチ素子の制御入
力端を形成し、インバータの出力端をｎ−ＭＯＳトラン
ジスタの制御入力端に接続し、且つ前記双安定素子が、
各々２つの入力端と、双安定素子の入力端及び出力端を
形成する１つの出力端とを有している２個のＮＡＮＤゲ
ートを具えるようにする。この場合には双安定素子の出
力信号が遷移期間中に同時に論理値「１」となり得る
が、この場合にはトランジスタが導通しないために直流
電流は流れない。本発明による書込み応答回路の利点
は、回路のスペースが少なくて済み、回路による信号の
伝送速度が従来の回路よりも早くなると云うことにあ
る。以下図面を参照して本発明を説明するに、先ず図１
は従来の書込み応答回路１を示す線図であり、これは互
いに接続した書込み検出器２及び双安定素子３を具えて
いる。書込み検出器２は２つの書込み入力端４及び５
と、２つの相補入力端11及び12と、応答出力端６とを有
している。この書込み検出器２はＮＯＲゲートとインバ
ータを介して応答出力端６に接続した２つのＡＮＤゲー
ト９及び10を具えている。これらの各ＡＮＤゲート９及
び10は書込み入力端４，５を成す２つの入力端と、書込
み検出器２の相補入力端11, 12とを有している。双安定
素子３は２つのＮＯＲゲート13及び14を具えており、こ
れらの各ＮＯＲゲートは第１及び第２入力端と、それぞ
れ出力端７及び８を有している。出力端７及び８はＮＯ
Ｒゲート14及び13の各第２入力端及びＡＮＤゲート10及
び９の各相補入力端12及び11に交差接続する。書込み入
力端４及び５はＮＯＲゲート13及び14の第１入力端にそ
れぞれ接続する。この書込み応答回路１は４相のハンド
シェーク・シグナリングの用途に好適である。各書込み
入力端４及び５と、応答出力端６における信号w0, w1及
びwaの信号状態は次のような表現式によって表わされ、
ここにq0及びq1は出力端７及び８における各出力信号で
ある。 ｛（〔w0〕;q0 ↓,q1 ↑; 〔q0ｏq1〕;wa ↑; 〔w0〕;wa ↓) ｜ (〔w1〕;q0 ↑,q1 ↓; 〔q0ｏq1〕;wa ↑; 〔w1〕;wa ↓) ｝* 書込み応答回路１の初期状態に対しては次のような値を
とるものとする。即ち、 w0: ＝FALSE （偽），w1: ＝FALSE, wa: ＝FALSE(q0ｏq1) ＋( q0ｏq1) 前記表現及び後に表現する「FALSE 」は低電圧に関連
し、又「TRUE」（真）は高電圧に関連する。さらに、こ
れらの表現式に対しては次のようなことが云える。ａ:
変数ａに対する反転値を表わす。 ａ↓: 変数ａが値「FALSE 」を得ることを表わす。 ａ↑：変数ａが値「TRUE」を得ることを表わす。 〔ｅ〕：ブール式ｅが「TRUE」となまるで待機すること
を表わす。 Ｓ* ：Ｓを無限回数実行することを表わす。 S ｜T ：ＳかＴのいずかを実行することを表わす。 S;T ：先ずＳを実行し、次いでＴを実行することを表わ
す。 a,b ：ａ及びｂを任意の順か、又は並列に基本順序で実
行することを表わす。 ｏ：ＡＮＤ機能を表わす。 ＋：ＯＲ機能を表わす。 書込み信号w0及びw1は４相のハンドシェーク・シグナリ
ングの場合に１ビット変数を符号化し、この場合例えば
w0は、変数が値「TRUE」を有するかどうかを示し、w1は
変数が値「FALSE 」を有するかどうかを示す。これはダ
ブル−レール・エンコーディング法とも称されている。
休止状態とも称される初期状態における２つの信号w0及
びw1は「FALSE 」である。さらに、４相ハンドシェーク
・シグナリングのこの例からは双方の書込み信号w0及び
w1が「TRUE」となることを除外する。応答信号waは、２
つの書込み信号w0か、w1のいずれか一方の変化が回路１
により処理された旨の応答をする。送信機（図示せず）
が書込み信号w0「TRUE」を発生した場合に、この送信機
は、信号w0の信号値の変化が回路１によって処理され
て、送信機が書込み信号w0を再び「FALSE 」状態に戻す
ことができる旨を応答信号waの「TRUE」状態によって知
らされる。図２は図１に示した書込み検出器２のトラン
ジスタレベルでの例を示したものである。書込み検出器
２は電圧点17と18との間に直列に接続したｐ−ＭＯＳト
ランジスタＡ及びｎ−ＭＯＳトランジスタＢと、電圧点
17と接続点16との間に並列に接続した２個のｐ−ＭＯＳ
トランジスタＣ及びＤと、接続点16と15との間に並列に
接続したｐ−ＭＯＳトランジスタＥ及びＦと、接続点15
と電圧点18との間に直列に接続したｎ−ＭＯＳトランジ
スタＧ及びＩと、この直列に接続したトランジスタＧ及
びＩに並列に接続したｎ−ＭＯＳトランジスタＨ及びＪ
とを具えている。電圧点17と18には＋５Ｖ及び０Ｖの電
圧をそれぞれ印加する。これらの電圧は論理信号「１」
及び「０」を表わす。ｐ−ＭＯＳトランジスタＡ及びｎ
−ＭＯＳトランジスタＢの制御入力端の接続点を接続点
15に接続する。この互いに接続した上記両トランジスタ
ＡとＢの各制御入力端は入力端15を形成する。直列に接
続したトランジスタＡとＢは入力端15に供給された論理
信号を反転して、この反転論理信号を応答出力端６に供
給するインバータとして作用する。さらに、ｐ−ＭＯＳ
トランジスタＣ及びＤの制御入力端を書込み入力端５及
び出力端12にそれぞれ接続する。ｐ−ＭＯＳトランジス
タＥ及びＦの制御入力端は書込み入力端４及び出力端11
にそれぞれ接続する。書込み入力端４及び出力端11は２
個のｎ−ＭＯＳトランジスタＧ及びＩの制御入力端に接
続する。ｎ−ＭＯＳトランジスタＨ及びＪの制御入力端
は書込み入力端５及び出力端12に接続する。
【０００５】
【実施例】以下本発明を実施例につき説明するに、前述
した図２に示した例の書込み検出器２は10個のトランジ
スタを具えているものであったが、図３に示す本発明に
よる書込み応答回路30の実施例における書込み検出器２
は僅か２つのトランジスタ21及び22を具えているに過ぎ
ない。書込み応答回路１は書込み検出器２以外に、図１
に示した双安定素子にならって配置した双安定素子３も
具えている。書込み検出器を構成する上記２つのトラン
ジスタ21及び22はｎ−ＭＯＳ技術で構成して直列に接続
すると共にこれら２つのｎ−ＭＯＳトランジスタ21及び
22の接続点を応答出力端６に接続する。２個のｎ−ＭＯ
Ｓトランジスタ21及び22は、ＮＯＲゲート13及び14の各
第１入力端に接続され、且つ書込み入力端４及び５をそ
れぞれ形成する端子を各々有している。２個のｎ−ＭＯ
Ｓトランジスタ21及び22の制御入力端をＮＯＲゲート13
及び14の第２入力端にそれぞれ接続する。トランジスタ
21及び22の制御入力端は書込み検出器２の相補入力端を
形成する。図３に示した本発明による書込み応答回路30
も４相のハンドシェーク・シグナリングに好適である。
この場合の書込み検出器２を僅か２個のトランジスタで
構成し得るのは、４相ハンドシェーク・シグナリングで
は図３における書込み入力端４及び５における書込み信
号w0及びw1の値が決して同時には「１」とならず、又出
力端７及び８における出力信号の値も決して同時には
「１」とならないからである。図４は本発明による書込
み応答回路40の第２実施例を示し、これは２個のトラン
ジスタ23, 24及びインバータ41, 42を有している書込み
検出器２と、ＮＯＲゲート13及び14を有している双安定
素子３とを具えている。２個のｐ−ＭＯＳトランジスタ
23及び24はｎ−ＭＯＳトランジスタ21及び22（図３）と
同様に互いに接続し、これらのトランジスタ23及び24の
各電極端を書込み入力端４，５及び応答出力端６とす
る。ＮＯＲゲート13及び14を有している双安定素子３は
図１に示したものと同じである。ＮＯＲゲート13及び14
は出力端７及び８とインバータ42及び41を介してｐ−Ｍ
ＯＳトランジスタ24及び23の制御入力端にそれぞれ接続
する。インバータ41及び42の入力端は書込み検出器２の
相補入力端を形成する。図５及び図６に示す本発明によ
る書込み応答回路50及び60の各例では双安定素子３に２
個のＮＡＮＤゲート19及び20を用いる。図５の例では２
個のｐ−ＭＯＳトランジスタ23及び24が書込み検出器２
を形成し、これらのトランジスタ23及び24の制御入力端
は出力端８及び７にそれぞれ接続する。図６の例では２
個のｎ−ＭＯＳトランジスタ21及び22を用い、これらの
トランジスタの制御入力端をインバータ61及び62を介し
て各出力端８及び７に接続する。図５及び図６に示す実
施例の書込み応答回路は、ダブル−レール・エンコーデ
ィングの場合に、２つの書込み信号w0とw1が同時に低レ
ベルとなる状態を禁じ、しかも休止状態においては書込
み信号w0及びw1が同時に高レベルとなる状況にて用いら
れる。図４及び図５の例に示すｐ−ＭＯＳトランジスタ
23, 24及びｎ−ＭＯＳトランジスタ21, 22の制御入力端
は、それぞれＮＯＲゲート13及び14の出力端７及び８に
直接及びインバータ41, 42又は61, 62をそれぞれ介さな
いでどちらか一方のＮＯＲゲートの第２入力端に直接接
続することもできる。しかし、このような配置とする応
答回路では、書込み入力端４又は５の一方における信号
値が変化する場合に、この遷移期間中に双方のトランジ
スタが導通して、関連する入力信号を不所望に消失させ
たり、又その入力信号に不純なものを導入させることに
なると云う欠点がある。書込み検出器２における２個の
トランジスタはバイポーラトランジスタとし、ｎ−ＭＯ
Ｓトランジスタの代りにｎｐｎトランジスタを用い、又
ｐ−ＭＯＳトランジスタの代りにｐｎｐトランジスタを
用い得ることは勿論である。
した図２に示した例の書込み検出器２は10個のトランジ
スタを具えているものであったが、図３に示す本発明に
よる書込み応答回路30の実施例における書込み検出器２
は僅か２つのトランジスタ21及び22を具えているに過ぎ
ない。書込み応答回路１は書込み検出器２以外に、図１
に示した双安定素子にならって配置した双安定素子３も
具えている。書込み検出器を構成する上記２つのトラン
ジスタ21及び22はｎ−ＭＯＳ技術で構成して直列に接続
すると共にこれら２つのｎ−ＭＯＳトランジスタ21及び
22の接続点を応答出力端６に接続する。２個のｎ−ＭＯ
Ｓトランジスタ21及び22は、ＮＯＲゲート13及び14の各
第１入力端に接続され、且つ書込み入力端４及び５をそ
れぞれ形成する端子を各々有している。２個のｎ−ＭＯ
Ｓトランジスタ21及び22の制御入力端をＮＯＲゲート13
及び14の第２入力端にそれぞれ接続する。トランジスタ
21及び22の制御入力端は書込み検出器２の相補入力端を
形成する。図３に示した本発明による書込み応答回路30
も４相のハンドシェーク・シグナリングに好適である。
この場合の書込み検出器２を僅か２個のトランジスタで
構成し得るのは、４相ハンドシェーク・シグナリングで
は図３における書込み入力端４及び５における書込み信
号w0及びw1の値が決して同時には「１」とならず、又出
力端７及び８における出力信号の値も決して同時には
「１」とならないからである。図４は本発明による書込
み応答回路40の第２実施例を示し、これは２個のトラン
ジスタ23, 24及びインバータ41, 42を有している書込み
検出器２と、ＮＯＲゲート13及び14を有している双安定
素子３とを具えている。２個のｐ−ＭＯＳトランジスタ
23及び24はｎ−ＭＯＳトランジスタ21及び22（図３）と
同様に互いに接続し、これらのトランジスタ23及び24の
各電極端を書込み入力端４，５及び応答出力端６とす
る。ＮＯＲゲート13及び14を有している双安定素子３は
図１に示したものと同じである。ＮＯＲゲート13及び14
は出力端７及び８とインバータ42及び41を介してｐ−Ｍ
ＯＳトランジスタ24及び23の制御入力端にそれぞれ接続
する。インバータ41及び42の入力端は書込み検出器２の
相補入力端を形成する。図５及び図６に示す本発明によ
る書込み応答回路50及び60の各例では双安定素子３に２
個のＮＡＮＤゲート19及び20を用いる。図５の例では２
個のｐ−ＭＯＳトランジスタ23及び24が書込み検出器２
を形成し、これらのトランジスタ23及び24の制御入力端
は出力端８及び７にそれぞれ接続する。図６の例では２
個のｎ−ＭＯＳトランジスタ21及び22を用い、これらの
トランジスタの制御入力端をインバータ61及び62を介し
て各出力端８及び７に接続する。図５及び図６に示す実
施例の書込み応答回路は、ダブル−レール・エンコーデ
ィングの場合に、２つの書込み信号w0とw1が同時に低レ
ベルとなる状態を禁じ、しかも休止状態においては書込
み信号w0及びw1が同時に高レベルとなる状況にて用いら
れる。図４及び図５の例に示すｐ−ＭＯＳトランジスタ
23, 24及びｎ−ＭＯＳトランジスタ21, 22の制御入力端
は、それぞれＮＯＲゲート13及び14の出力端７及び８に
直接及びインバータ41, 42又は61, 62をそれぞれ介さな
いでどちらか一方のＮＯＲゲートの第２入力端に直接接
続することもできる。しかし、このような配置とする応
答回路では、書込み入力端４又は５の一方における信号
値が変化する場合に、この遷移期間中に双方のトランジ
スタが導通して、関連する入力信号を不所望に消失させ
たり、又その入力信号に不純なものを導入させることに
なると云う欠点がある。書込み検出器２における２個の
トランジスタはバイポーラトランジスタとし、ｎ−ＭＯ
Ｓトランジスタの代りにｎｐｎトランジスタを用い、又
ｐ−ＭＯＳトランジスタの代りにｐｎｐトランジスタを
用い得ることは勿論である。
【図１】書込み検出器及び双安定素子を具えている従来
の書込み応答回路の例を示す線図である。
の書込み応答回路の例を示す線図である。
【図２】図１に示す書込み検出器をトランジスタで構成
した例を示す線図である。
した例を示す線図である。
【図３】本発明による書込み応答回路の第１実施例を示
す線図である。
す線図である。
【図４】本発明による書込み応答回路の第２実施例を示
す線図である。
す線図である。
【図５】本発明による書込み応答回路の第３実施例を示
す線図である。
す線図である。
【図６】本発明による書込み応答回路の第４実施例を示
す線図である。
す線図である。
１，30, 40, 50, 60 書込み応答回路 ２ 書込み検出器 ３ 双安定素子 ４，５ 書込み入力端 ６ 応答出力端 ７，８ 出力端 ９，10 ＡＮＤゲート 11, 12 相補入力端 13, 14 ＮＯＲゲート 19, 20 ＮＡＮＤゲート 21, 22 ｎ−ＭＯＳトランジスタ 23, 24 ｐ−ＭＯＳトランジスタ 41, 42, 61, 62 インバータ
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ロナルド ウィルヘルム ヨハン ヨゼ フ サエイス オランダ国 5621 ベーアー アインド ーフェンフルーネバウツウェッハ１ (56)参考文献 特開 平２−8937（ＪＰ，Ａ) 特開 平２−210907（ＪＰ，Ａ) 特開 平１−123521（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/42 H03K 3/00 - 3/36
Claims (3)
- 【請求項１】 ２つの書込み入力端、２つの相補入力端
及び１つの応答出力端を有している書込み検出器と、該
書込み検出器の２つの各書込み入力端を形成する２つの
入力端及び前記２つの書込み入力端の一方における書込
み信号に応答して書込み検出器の前記２つの相補入力端
に２つの相補信号を供給するために前記書込み検出器の
相補入力端に交差結合させた２つの出力端を有している
双安定素子とを具ている書込み応答回路において、前記
書込み検出器が２個直列に接続したスイッチ素子を具
え、これらの各スイッチ素子が第１端子、第２端子及び
制御入力端子を有し、前記両スイッチ素子の第１端子が
書込み検出器の２つの書込み入力端を形成し、前記両ス
イッチ素子の第２端子を相互接続して、これらの併合第
２端子が応答出力端を形成し、且つ前記両スイッチ素子
の制御入力端が書込み検出器の２つの相補入力端を形成
するようにしたことを特徴とする書込み応答回路。 - 【請求項２】 前記各スイッチ素子をｎ−ＭＯＳトラン
ジスタで構成し、該トランジスタの制御入力端がスイッ
チ素子の制御入力端を形成するようにするか、前記各ス
イッチ素子をインバータを伴なうｐ−ＭＯＳトランジス
タで構成し、該インバータの入力端がスイッチ素子の制
御入力端を形成するようにし、インバータの出力端をｐ
−ＭＯＳトランジスタの制御入力端に接続し、且つ前記
双安定素子が、各々２つの入力端と、双安定素子の入力
端及び出力端を形成する単一の出力端とを有している２
個のＮＯＲゲートを具えることを特徴とする請求項１の
書込み応答回路。 - 【請求項３】 前記各スイッチ素子をｐ−ＭＯＳトラン
ジスタで構成し、該トランジスタの制御入力端がスイッ
チ素子の制御入力端を形成するようにするか、前記各ス
イッチ素子をインバータを伴なうｎ−ＭＯＳトランジス
タで構成し、該インバータの入力端がスイッチ素子の制
御入力端を形成し、インバータの出力端をｎ−ＭＯＳト
ランジスタの制御入力端に接続し、且つ前記双安定素子
が、各々２つの入力端と、双安定素子の入力端及び出力
端を形成する１つの出力端とを有している２個のＮＡＮ
Ｄゲートを具えることを特徴とする請求項１の書込み応
答回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9000544 | 1990-03-09 | ||
| NL9000544A NL9000544A (nl) | 1990-03-09 | 1990-03-09 | Schrijf-erkenningscircuit bevattende schrijfdetector en bistabiel element voor vier-fase hand-shake signalering. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04219853A JPH04219853A (ja) | 1992-08-10 |
| JP3133089B2 true JP3133089B2 (ja) | 2001-02-05 |
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|---|---|---|---|
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|---|---|
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| EP (1) | EP0445880B1 (ja) |
| JP (1) | JP3133089B2 (ja) |
| KR (1) | KR0185407B1 (ja) |
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| NL (1) | NL9000544A (ja) |
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|---|---|---|---|---|
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| US6208702B1 (en) * | 1998-01-23 | 2001-03-27 | International Business Machines Corporation | High frequency clock signal distribution utilizing CMOS negative impedance terminations |
| US6735657B1 (en) * | 2000-06-30 | 2004-05-11 | Cisco Technology, Inc. | Method and apparatus for connecting two-wire serial interface and single-wire serial interface with high transmission speed |
| KR100695014B1 (ko) | 2005-09-06 | 2007-03-16 | 삼성전자주식회사 | 이송용지를 안내하는 가이드부재를 구비한 화상형성장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4598216A (en) * | 1984-08-27 | 1986-07-01 | Ncr Corporation | Assist circuit for a data bus in a data processing system |
| JPS61104394A (ja) * | 1984-10-22 | 1986-05-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63755A (ja) * | 1986-06-20 | 1988-01-05 | Fujitsu Ltd | 半導体記憶装置 |
| US4692635A (en) * | 1986-06-26 | 1987-09-08 | National Semiconductor Corp. | Self-timed logic level transition detector |
| US5005136A (en) * | 1988-02-16 | 1991-04-02 | U.S. Philips Corporation | Silicon-compiler method and arrangement |
| JPH01241089A (ja) * | 1988-03-23 | 1989-09-26 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JPH02131010A (ja) * | 1988-11-10 | 1990-05-18 | Fujitsu Ltd | アドレス変化検出回路 |
| US5070443A (en) * | 1989-09-11 | 1991-12-03 | Sun Microsystems, Inc. | Apparatus for write handshake in high-speed asynchronous bus interface |
-
1990
- 1990-03-09 NL NL9000544A patent/NL9000544A/nl not_active Application Discontinuation
-
1991
- 1991-02-21 US US07/659,805 patent/US5280596A/en not_active Expired - Fee Related
- 1991-03-04 DE DE69113656T patent/DE69113656T2/de not_active Expired - Fee Related
- 1991-03-04 EP EP91200450A patent/EP0445880B1/en not_active Expired - Lifetime
- 1991-03-06 KR KR1019910003578A patent/KR0185407B1/ko not_active IP Right Cessation
- 1991-03-07 JP JP03065300A patent/JP3133089B2/ja not_active Expired - Fee Related
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| US5280596A (en) | 1994-01-18 |
| EP0445880B1 (en) | 1995-10-11 |
| KR910017760A (ko) | 1991-11-05 |
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| DE69113656T2 (de) | 1996-05-15 |
| KR0185407B1 (ko) | 1999-04-15 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |