JPH0766689A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH0766689A JPH0766689A JP6121036A JP12103694A JPH0766689A JP H0766689 A JPH0766689 A JP H0766689A JP 6121036 A JP6121036 A JP 6121036A JP 12103694 A JP12103694 A JP 12103694A JP H0766689 A JPH0766689 A JP H0766689A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
-
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
Abstract
(57)【要約】
【目的】 不安定出力の発生を防止するラッチ状態確定
可能なフリップフロップ回路を提供する。 【構成】 フリップフロップ回路は回路のラッチ部分Ｔ
６、Ｔ７に結合された不平衡要素Ｔ２、Ｒ１、Ｒ２を含
んでいる。回路のラッチ部分は本発明の電流モードの実
施例においては、一対の交差結合されたトランジスタか
らなっており、また本発明の電圧モードの実施例におい
ては、一対の交差結合されたインバータからなってい
る。不平衡要素はラッチ・トランジスタまたはインバー
タの一方への入力線に電気的擾乱を導入する。不平衡要
素は本発明の電流モードの実施例においては、コンデン
サであり、また本発明の電圧モードの実施例において
は、付加的なトランジスタＴ２である。
可能なフリップフロップ回路を提供する。 【構成】 フリップフロップ回路は回路のラッチ部分Ｔ
６、Ｔ７に結合された不平衡要素Ｔ２、Ｒ１、Ｒ２を含
んでいる。回路のラッチ部分は本発明の電流モードの実
施例においては、一対の交差結合されたトランジスタか
らなっており、また本発明の電圧モードの実施例におい
ては、一対の交差結合されたインバータからなってい
る。不平衡要素はラッチ・トランジスタまたはインバー
タの一方への入力線に電気的擾乱を導入する。不平衡要
素は本発明の電流モードの実施例においては、コンデン
サであり、また本発明の電圧モードの実施例において
は、付加的なトランジスタＴ２である。
Description
【０００１】
【産業上の利用分野】本発明は総括的に、ラッチ・フリ
ップフロップ回路に関し、詳細にいえば、不安定な出力
状態の発生を防止する機構を有するフリップフロップ回
路に関する。
ップフロップ回路に関し、詳細にいえば、不安定な出力
状態の発生を防止する機構を有するフリップフロップ回
路に関する。
【０００２】
【従来の技術】フリップフロップなどの双安定ラッチは
２つの安定した２進出力状態のいずれかを取ることがで
きる。出力の状態はデータ入力信号及びクロック信号の
状態によって決定される。クロック信号とデータ入力信
号が非同期で切り換えられる非同期システムで使用され
るラッチ・フリップフロップは概して、第３のすなわち
不安定な出力状態を取りやすい。データ入力信号がクロ
ック信号の活性縁部と同時にその論理状態を遷移してい
る場合に、不安定出力が生じる可能性がある。このよう
な場合、フリップフロップの出力は論理高状態及び論理
低状態の間の不安定状態にラッチされる。このような無
効な論理レベルは、フリップフロップから出力信号を受
け取る後続の論理段で解釈することはできず、システム
・エラーが生じる。
２つの安定した２進出力状態のいずれかを取ることがで
きる。出力の状態はデータ入力信号及びクロック信号の
状態によって決定される。クロック信号とデータ入力信
号が非同期で切り換えられる非同期システムで使用され
るラッチ・フリップフロップは概して、第３のすなわち
不安定な出力状態を取りやすい。データ入力信号がクロ
ック信号の活性縁部と同時にその論理状態を遷移してい
る場合に、不安定出力が生じる可能性がある。このよう
な場合、フリップフロップの出力は論理高状態及び論理
低状態の間の不安定状態にラッチされる。このような無
効な論理レベルは、フリップフロップから出力信号を受
け取る後続の論理段で解釈することはできず、システム
・エラーが生じる。
【０００３】通常、システムの雑音が出力を高低いずれ
かの論理状態に駆動することによってフリップフロップ
の出力を安定させるので、不安定状態は時間が経過する
と自動的に解決される。しかしながら、雑音が不安定性
の問題を解決しない場合には、次の活性なクロック・サ
イクルが発生するまで、フリップフロップの出力は不確
定な論理状態にとどめられる。しばしば、フリップフロ
ップの出力が自動的に安定するのを待つか、あるいは次
の活性なクロック・サイクルを待つのに要する時間に関
連した遅延は、後続の論理回路が障害を起こすのに充分
な長さである。
かの論理状態に駆動することによってフリップフロップ
の出力を安定させるので、不安定状態は時間が経過する
と自動的に解決される。しかしながら、雑音が不安定性
の問題を解決しない場合には、次の活性なクロック・サ
イクルが発生するまで、フリップフロップの出力は不確
定な論理状態にとどめられる。しばしば、フリップフロ
ップの出力が自動的に安定するのを待つか、あるいは次
の活性なクロック・サイクルを待つのに要する時間に関
連した遅延は、後続の論理回路が障害を起こすのに充分
な長さである。
【０００４】非同期システムにおけるフリップフロップ
の不安定性の問題を修正する周知の態様は、カスケード
構成で２つの別々なフリップフロップを構成することで
ある。たとえば、米国特許第４９２９８５０号明細書
は、第２のラッチが刻時されたときに、第１のラッチが
不安定状態になる可能性をほぼなくするに充分な期間だ
け時間的に分離されたクロック・パルスによって個別に
駆動される２つのＤ型フリップフロップを開示してい
る。第１のフリップフロップの出力を安定させてから、
データを第２のフリップフロップに対してクロックする
ことができる。
の不安定性の問題を修正する周知の態様は、カスケード
構成で２つの別々なフリップフロップを構成することで
ある。たとえば、米国特許第４９２９８５０号明細書
は、第２のラッチが刻時されたときに、第１のラッチが
不安定状態になる可能性をほぼなくするに充分な期間だ
け時間的に分離されたクロック・パルスによって個別に
駆動される２つのＤ型フリップフロップを開示してい
る。第１のフリップフロップの出力を安定させてから、
データを第２のフリップフロップに対してクロックする
ことができる。
【０００５】米国特許第４８００２９６号明細書は単一
エミッタ・トランジスタと２重エミッタ・トランジスタ
を含んでいる耐不安定性を有するフリップフロップを開
示している。不安定状態時に、トランジスタの各々は電
流を導通する。しかしながら、２重エミッタ・トランジ
スタの第２のエミッタは、第２の遅延によって与えられ
る遅延の後、付加的な電流を導通し、これによって単一
エミッタ・トランジスタをオフにするのに充分な電流を
流して、回路の不安定状態を覆す。
エミッタ・トランジスタと２重エミッタ・トランジスタ
を含んでいる耐不安定性を有するフリップフロップを開
示している。不安定状態時に、トランジスタの各々は電
流を導通する。しかしながら、２重エミッタ・トランジ
スタの第２のエミッタは、第２の遅延によって与えられ
る遅延の後、付加的な電流を導通し、これによって単一
エミッタ・トランジスタをオフにするのに充分な電流を
流して、回路の不安定状態を覆す。
【０００６】
【発明が解決しようとする課題】フリップフロップ回路
の最適な設計のためには、最小限の回路と、最小限の付
加的な遅延で不安定性の問題を排除できるのが好まし
い。したがって、本発明の目的は、標準的な電気部品か
らなり、遅延クロック信号によって導入される付加的な
タイミング遅延がない、不安定性特性が改善された単一
のフリップフロップを提供することである。
の最適な設計のためには、最小限の回路と、最小限の付
加的な遅延で不安定性の問題を排除できるのが好まし
い。したがって、本発明の目的は、標準的な電気部品か
らなり、遅延クロック信号によって導入される付加的な
タイミング遅延がない、不安定性特性が改善された単一
のフリップフロップを提供することである。
【０００７】
【課題を解決するための手段】不安定性特性が改善され
たラッチ状態確定可能なフリップフロップを提供する。
フリップフロップは非同期データ信号及びクロック信号
を受け取って、データ出力信号をもたらす。回路は付加
的なトランジスタやコンデンサなどの不平衡構成要素を
利用して、回路に電気的擾乱を誘起して、不安定出力の
発生を防止する。フリップフロップ回路は比較的単純な
回路に構成された標準的な構成要素を使用して、電流モ
ードまたは電圧モードのいずれかで実現される。
たラッチ状態確定可能なフリップフロップを提供する。
フリップフロップは非同期データ信号及びクロック信号
を受け取って、データ出力信号をもたらす。回路は付加
的なトランジスタやコンデンサなどの不平衡構成要素を
利用して、回路に電気的擾乱を誘起して、不安定出力の
発生を防止する。フリップフロップ回路は比較的単純な
回路に構成された標準的な構成要素を使用して、電流モ
ードまたは電圧モードのいずれかで実現される。
【０００８】本発明の電流モードの実施例においては、
一対の出力トランジスタを交差結合し、フリップフロッ
プ用のラッチを形成する。回路に組み込まれた付加的な
トランジスタは、交差結合されたトランジスタの一方の
入力に接続されたコレクタ出力を有している。付加トラ
ンジスタのエミッタは外部電流源に結合されている。ト
ランジスタの出力は回路に電気的擾乱を誘起し、これは
データ出力が不安定状態となることを防止する。トラン
ジスタが電流を導通するのは、不安定性の問題が生じる
と考えられる時期であるクロック遷移中だけである。遷
移前及び遷移後に、トランジスタは電流を導通せず、効
果的に回路から除去される。
一対の出力トランジスタを交差結合し、フリップフロッ
プ用のラッチを形成する。回路に組み込まれた付加的な
トランジスタは、交差結合されたトランジスタの一方の
入力に接続されたコレクタ出力を有している。付加トラ
ンジスタのエミッタは外部電流源に結合されている。ト
ランジスタの出力は回路に電気的擾乱を誘起し、これは
データ出力が不安定状態となることを防止する。トラン
ジスタが電流を導通するのは、不安定性の問題が生じる
と考えられる時期であるクロック遷移中だけである。遷
移前及び遷移後に、トランジスタは電流を導通せず、効
果的に回路から除去される。
【０００９】本発明の電圧モードの実施例においては、
一対の出力インバータを交差結合して、フリップフロッ
プ用のラッチを形成する。回路に組み込まれた不平衡コ
ンデンサは一端がクロック信号に結合され、他端が交差
結合されたインバータの一方の入力に結合されている。
コンデンサの出力は回路に電気的擾乱を誘起し、これは
データ出力が不安定状態となることを防止する。
一対の出力インバータを交差結合して、フリップフロッ
プ用のラッチを形成する。回路に組み込まれた不平衡コ
ンデンサは一端がクロック信号に結合され、他端が交差
結合されたインバータの一方の入力に結合されている。
コンデンサの出力は回路に電気的擾乱を誘起し、これは
データ出力が不安定状態となることを防止する。
【００１０】
【実施例】図１は本発明の原理にしたがって構成された
ラッチ状態確定可能なフリップフロップ回路１０の電流
モードの実施例の略図である。回路１０は極性保持型の
フリップフロップを示しているが、不安定性の問題をこ
うむる他のタイプのフリップフロップ、レジスタ、また
はラッチなどの任意のデータ・ラッチ回路で、本発明を
実施することができる。回路１０は一対のクロック駆動
トランジスタＴ１及びＴ３、一対のデータ入力トランジ
スタＴ４及びＴ５、一対の出力トランジスタＴ６及びＴ
７、一対の電流路形成抵抗Ｒ１及びＲ２、一対の引き上
げ抵抗Ｒ３及びＲ４、ならびに不平衡トランジスタＴ２
からなっている。これらの個々の構成要素は図１の略図
に示すように、導電経路によって電気的に相互接続され
ている。好ましい実施例において、トランジスタＴ１−
Ｔ７はｎｐｎ型のバイポーラ・スイッチング・トランジ
スタである。
ラッチ状態確定可能なフリップフロップ回路１０の電流
モードの実施例の略図である。回路１０は極性保持型の
フリップフロップを示しているが、不安定性の問題をこ
うむる他のタイプのフリップフロップ、レジスタ、また
はラッチなどの任意のデータ・ラッチ回路で、本発明を
実施することができる。回路１０は一対のクロック駆動
トランジスタＴ１及びＴ３、一対のデータ入力トランジ
スタＴ４及びＴ５、一対の出力トランジスタＴ６及びＴ
７、一対の電流路形成抵抗Ｒ１及びＲ２、一対の引き上
げ抵抗Ｒ３及びＲ４、ならびに不平衡トランジスタＴ２
からなっている。これらの個々の構成要素は図１の略図
に示すように、導電経路によって電気的に相互接続され
ている。好ましい実施例において、トランジスタＴ１−
Ｔ７はｎｐｎ型のバイポーラ・スイッチング・トランジ
スタである。
【００１１】トランジスタＴ２ならびに抵抗Ｒ１及びＲ
２のない回路１０の作動は、標準的な極性保持型のフリ
ップフロップのものと同じである。ほぼ１ミリアンペア
の外部電流源がＴ１及びＴ３両方のエミッタに結合され
ている。トランジスタＴ１及びＴ３のベースは、それぞ
れ、互いに相補関係にある非反転クロック信号及び反転
クロック信号（クロック・バーとして示されている）に
よって駆動される。非反転クロック信号が活性状態（高
レベル）にあり、反転クロック信号が非活性（低レベ
ル）にある場合、トランジスタＴ１がオンとなり、トラ
ンジスタＴ３はオフとなる。Ｔ１は外部電流源から与え
られる電流を、エミッタからコレクタへ導通し、また入
力トランジスタＴ４及びＴ５のエミッタへ導通し、これ
によってこれらのトランジスタの作動を可能とする。Ｔ
３はオフのままであり、それ故、外部電流源から与えら
れる電流をまったく導通しない。
２のない回路１０の作動は、標準的な極性保持型のフリ
ップフロップのものと同じである。ほぼ１ミリアンペア
の外部電流源がＴ１及びＴ３両方のエミッタに結合され
ている。トランジスタＴ１及びＴ３のベースは、それぞ
れ、互いに相補関係にある非反転クロック信号及び反転
クロック信号（クロック・バーとして示されている）に
よって駆動される。非反転クロック信号が活性状態（高
レベル）にあり、反転クロック信号が非活性（低レベ
ル）にある場合、トランジスタＴ１がオンとなり、トラ
ンジスタＴ３はオフとなる。Ｔ１は外部電流源から与え
られる電流を、エミッタからコレクタへ導通し、また入
力トランジスタＴ４及びＴ５のエミッタへ導通し、これ
によってこれらのトランジスタの作動を可能とする。Ｔ
３はオフのままであり、それ故、外部電流源から与えら
れる電流をまったく導通しない。
【００１２】図１のフリップフロップ回路１０へのデー
タ入力信号は差動入力信号であり、トランジスタＴ５の
ベースに印加される反転入力信号（−データ入力）、及
びトランジスタＴ４のベースに印加される非反転入力信
号（＋データ入力）に分岐すなわち分離される。この差
動入力信号は非反転クロック信号及び反転クロック信号
に関して、非同期で切り換えられる。トランジスタＴ４
のコレクタは回路出力（−データ出力）を直接駆動し、
トランジスタＴ５のコレクタは回路出力（＋データ出
力）を直接駆動する。
タ入力信号は差動入力信号であり、トランジスタＴ５の
ベースに印加される反転入力信号（−データ入力）、及
びトランジスタＴ４のベースに印加される非反転入力信
号（＋データ入力）に分岐すなわち分離される。この差
動入力信号は非反転クロック信号及び反転クロック信号
に関して、非同期で切り換えられる。トランジスタＴ４
のコレクタは回路出力（−データ出力）を直接駆動し、
トランジスタＴ５のコレクタは回路出力（＋データ出
力）を直接駆動する。
【００１３】したがって、非反転クロック信号が活性状
態（高レベル）である場合、フリップフロップ回路は単
純な電流スイッチとして作動し、トランジスタＴ１がト
ランジスタＴ４及びＴ５のエミッタに電流を印加し、ま
たトランジスタＴ６及びＴ７が効果的に回路から切り離
される。等しいキャパシタンスがトランジスタＴ６及び
Ｔ７の出力に存在している場合、＋データ出力信号は＋
データ入力信号に追随し、−データ出力信号は−データ
入力信号に追随する。引上げ電圧Ｖddが引上げ抵抗Ｒ３
を介してトランジスタＴ６のコレクタに、また引上げ抵
抗Ｒ４を介してトランジスタＴ７のコレクタに印加され
る。Ｒ３及びＲ４の値は５００Ω程度であり、−データ
出力の最小信号振幅と＋データ出力の最大信号振幅の間
の電圧の振れを画定する。本発明の一実施例において、
差動電圧の振れは約１．０ボルト、すなわち−データ出
力の最小値＝Ｖdd−０．５Ｖ及び＋データ出力の最大値
＝Ｖddである。
態（高レベル）である場合、フリップフロップ回路は単
純な電流スイッチとして作動し、トランジスタＴ１がト
ランジスタＴ４及びＴ５のエミッタに電流を印加し、ま
たトランジスタＴ６及びＴ７が効果的に回路から切り離
される。等しいキャパシタンスがトランジスタＴ６及び
Ｔ７の出力に存在している場合、＋データ出力信号は＋
データ入力信号に追随し、−データ出力信号は−データ
入力信号に追随する。引上げ電圧Ｖddが引上げ抵抗Ｒ３
を介してトランジスタＴ６のコレクタに、また引上げ抵
抗Ｒ４を介してトランジスタＴ７のコレクタに印加され
る。Ｒ３及びＲ４の値は５００Ω程度であり、−データ
出力の最小信号振幅と＋データ出力の最大信号振幅の間
の電圧の振れを画定する。本発明の一実施例において、
差動電圧の振れは約１．０ボルト、すなわち−データ出
力の最小値＝Ｖdd−０．５Ｖ及び＋データ出力の最大値
＝Ｖddである。
【００１４】非反転クロック信号が非活性状態（低レベ
ル）に切り替わり、反転クロック信号が活性状態（高レ
ベル）に切り替わった場合、トランジスタＴ１はオフと
なり、これによってトランジスタＴ４及びＴ５を動作不
能とし、またトランジスタＴ３はオンとなる。トランジ
スタＴ３は外部電流源から与えられる電流を、そのエミ
ッタからコレクタへ、また出力トランジスタＴ６及びＴ
７へ導通させ、これによってこれらの出力トランジスタ
を活性化する。トランジスタＴ１がオフであるから、こ
れは外部電流源から与えられる電流をまったく導通させ
ない。
ル）に切り替わり、反転クロック信号が活性状態（高レ
ベル）に切り替わった場合、トランジスタＴ１はオフと
なり、これによってトランジスタＴ４及びＴ５を動作不
能とし、またトランジスタＴ３はオンとなる。トランジ
スタＴ３は外部電流源から与えられる電流を、そのエミ
ッタからコレクタへ、また出力トランジスタＴ６及びＴ
７へ導通させ、これによってこれらの出力トランジスタ
を活性化する。トランジスタＴ１がオフであるから、こ
れは外部電流源から与えられる電流をまったく導通させ
ない。
【００１５】出力トランジスタＴ６及びＴ７は交差結合
構成で配置されている（すなわち、トランジスタＴ７の
出力（コレクタ）はトランジスタＴ６の入力（ベース）
に結合され、トランジスタＴ６の出力（コレクタ）はト
ランジスタＴ７の入力（ベース）に結合されている）。
トランジスタＴ３によって出力トランジスタＴ６及びＴ
７のエミッタに電流が印加された場合、これらのトラン
ジスタのコレクタ出力は＋データ入力及び−データ入力
の信号入力の状態の変化にかかわりなく、現在の状態に
ラッチされる。
構成で配置されている（すなわち、トランジスタＴ７の
出力（コレクタ）はトランジスタＴ６の入力（ベース）
に結合され、トランジスタＴ６の出力（コレクタ）はト
ランジスタＴ７の入力（ベース）に結合されている）。
トランジスタＴ３によって出力トランジスタＴ６及びＴ
７のエミッタに電流が印加された場合、これらのトラン
ジスタのコレクタ出力は＋データ入力及び−データ入力
の信号入力の状態の変化にかかわりなく、現在の状態に
ラッチされる。
【００１６】したがって、トランジスタＴ１がオフで、
トランジスタＴ３がオンの場合、＋データ出力及び−デ
ータ出力は＋データ入力及び−データ入力の状態の変化
にかかわりなく、そのラッチ状態を維持する。これらの
出力の状態は非反転クロック信号が再度活性状態となり
（高レベル）、反転クロック信号が非活性状態（低レベ
ル）になる次のクロック・サイクルが始まるまで変化せ
ず、その時点で、出力信号＋データ出力及び−データ出
力はそのそれぞれの入力信号＋データ入力及び−データ
入力に追随する。それ故、フリップフロップ出力信号が
フリップフロップ入力信号に追随するのは、非反転クロ
ック信号が高レベルの時だけであり、非反転クロック信
号が低レベルの時は、入力信号の変化にかかわりなく、
現在の状態にラッチされたままとなる。
トランジスタＴ３がオンの場合、＋データ出力及び−デ
ータ出力は＋データ入力及び−データ入力の状態の変化
にかかわりなく、そのラッチ状態を維持する。これらの
出力の状態は非反転クロック信号が再度活性状態となり
（高レベル）、反転クロック信号が非活性状態（低レベ
ル）になる次のクロック・サイクルが始まるまで変化せ
ず、その時点で、出力信号＋データ出力及び−データ出
力はそのそれぞれの入力信号＋データ入力及び−データ
入力に追随する。それ故、フリップフロップ出力信号が
フリップフロップ入力信号に追随するのは、非反転クロ
ック信号が高レベルの時だけであり、非反転クロック信
号が低レベルの時は、入力信号の変化にかかわりなく、
現在の状態にラッチされたままとなる。
【００１７】非反転クロック信号が活性状態（高レベ
ル）にあるか、または非活性状態（低レベル）にある間
に、＋データ入力及び−データ入力信号が状態を変える
限り、不安定性は上述の回路では問題とならない。しか
しながら、高から低への非反転クロック信号の遷移と同
時に、非同期的差動データ入力が遷移を受ける場合に
は、不安定性が発生する可能性がある。このような場
合、非反転クロック信号の瞬間電圧が反転クロック信号
のものとほぼ等しくなり、−データ入力の瞬間電圧が＋
データ入力のものと近似する（すなわち、これらの信号
の各々がそのそれぞれの遷移の中間になる）ことがあ
る。これらの状況において、トランジスタＴ１及びＴ３
−Ｔ７がオンとなると、Ｔ１及びＴ３は各々外部電流源
によって与えられる電流の半分を導通し、Ｔ４−Ｔ７は
各々この電流の４分の１を導通する。トランジスタＴ１
もＴ３も、これらのトランジスタの各々が外部電流源に
よって与えられる電流を部分的にしか導通しないので、
他方を完全にオフにする能力を有していない。トランジ
スタＴ４及びＴ５は＋データ出力及び−データ出力を、
論理高レベルと論理低レベルの間の中間電圧レベルまで
駆動する。出力は、（ｉ）システム内の雑音が出力を高
低いずれかの論理状態へ駆動して、フリップフロップの
出力を安定させる結果として、不安定状態が時間の経過
と共に自動的に解消するか、または（ｉｉ）次の活性な
クロック・サイクルが発生するかのいずれかまで、この
中間論理レベルを維持する。
ル）にあるか、または非活性状態（低レベル）にある間
に、＋データ入力及び−データ入力信号が状態を変える
限り、不安定性は上述の回路では問題とならない。しか
しながら、高から低への非反転クロック信号の遷移と同
時に、非同期的差動データ入力が遷移を受ける場合に
は、不安定性が発生する可能性がある。このような場
合、非反転クロック信号の瞬間電圧が反転クロック信号
のものとほぼ等しくなり、−データ入力の瞬間電圧が＋
データ入力のものと近似する（すなわち、これらの信号
の各々がそのそれぞれの遷移の中間になる）ことがあ
る。これらの状況において、トランジスタＴ１及びＴ３
−Ｔ７がオンとなると、Ｔ１及びＴ３は各々外部電流源
によって与えられる電流の半分を導通し、Ｔ４−Ｔ７は
各々この電流の４分の１を導通する。トランジスタＴ１
もＴ３も、これらのトランジスタの各々が外部電流源に
よって与えられる電流を部分的にしか導通しないので、
他方を完全にオフにする能力を有していない。トランジ
スタＴ４及びＴ５は＋データ出力及び−データ出力を、
論理高レベルと論理低レベルの間の中間電圧レベルまで
駆動する。出力は、（ｉ）システム内の雑音が出力を高
低いずれかの論理状態へ駆動して、フリップフロップの
出力を安定させる結果として、不安定状態が時間の経過
と共に自動的に解消するか、または（ｉｉ）次の活性な
クロック・サイクルが発生するかのいずれかまで、この
中間論理レベルを維持する。
【００１８】本発明は図１に示すように、抵抗Ｒ１及び
Ｒ２ならびにトランジスタＴ２をフリップフロップ回路
に付加することによって、上述の回路の不安定性の可能
性を排除する。トランジスタＴ２のエミッタは外部電流
源に結合されている。トランジスタＴ２のベースは抵抗
Ｒ１によって非反転クロック信号に結合され、かつ抵抗
Ｒ２によって反転クロック信号に結合されている。抵抗
Ｒ１及びＲ２の各々は数ｋΩの値であり、不安定動作が
発生すると考えられる高から低への遷移を非反転クロッ
ク信号が行うときに、電流のパルスを発生するように構
成されている。それ故、必要な擾乱のタイミング及び振
幅を、この比較的簡単な抵抗−トランジスタ構成による
重要なパラメータの適正な制御によって発生させること
ができる。
Ｒ２ならびにトランジスタＴ２をフリップフロップ回路
に付加することによって、上述の回路の不安定性の可能
性を排除する。トランジスタＴ２のエミッタは外部電流
源に結合されている。トランジスタＴ２のベースは抵抗
Ｒ１によって非反転クロック信号に結合され、かつ抵抗
Ｒ２によって反転クロック信号に結合されている。抵抗
Ｒ１及びＲ２の各々は数ｋΩの値であり、不安定動作が
発生すると考えられる高から低への遷移を非反転クロッ
ク信号が行うときに、電流のパルスを発生するように構
成されている。それ故、必要な擾乱のタイミング及び振
幅を、この比較的簡単な抵抗−トランジスタ構成による
重要なパラメータの適正な制御によって発生させること
ができる。
【００１９】トランジスタＴ２はクロックの遷移時に電
流を導通するだけである。遷移の前後に、トランジスタ
Ｔ２は電流を導通せず、回路１０から効果的に除去され
る。Ｒ１とＲ２の抵抗値が等しいため、トランジスタＴ
１−Ｔ３の各々はクロックの遷移時に、外部電流源から
与えられる電流の３分の１を導通する。
流を導通するだけである。遷移の前後に、トランジスタ
Ｔ２は電流を導通せず、回路１０から効果的に除去され
る。Ｒ１とＲ２の抵抗値が等しいため、トランジスタＴ
１−Ｔ３の各々はクロックの遷移時に、外部電流源から
与えられる電流の３分の１を導通する。
【００２０】クロック・サイクル遷移時に発生する電流
のパルスは、トランジスタＴ２のコレクタによって、Ｔ
４のコレクタ、あるいは、図１に示す実施例において
は、Ｔ５のコレクタのいずれかに送られる。電流のパル
スは不平衡機能をもたらし、これは交差結合されたトラ
ンジスタＴ６及びＴ７のフィードバック経路に電気的擾
乱を導入することによって、フリップフロップの不安定
作動を防止する。トランジスタＴ４及びＴ５のコレクタ
出力における電圧は同じではなく、トランジスタＴ１が
効果的に遮断され、不安定状態が排除されるまで、トラ
ンジスタＴ３及びＴ６にますます多くの電流を引き出さ
せるようにする。
のパルスは、トランジスタＴ２のコレクタによって、Ｔ
４のコレクタ、あるいは、図１に示す実施例において
は、Ｔ５のコレクタのいずれかに送られる。電流のパル
スは不平衡機能をもたらし、これは交差結合されたトラ
ンジスタＴ６及びＴ７のフィードバック経路に電気的擾
乱を導入することによって、フリップフロップの不安定
作動を防止する。トランジスタＴ４及びＴ５のコレクタ
出力における電圧は同じではなく、トランジスタＴ１が
効果的に遮断され、不安定状態が排除されるまで、トラ
ンジスタＴ３及びＴ６にますます多くの電流を引き出さ
せるようにする。
【００２１】フリップフロップが不安定状態を達成する
条件を再導入するためには、トランジスタＴ２によって
導入される擾乱と一致する同一の電気的擾乱がトランジ
スタＴ４のコレクタに発生する必要があるが、その可能
性はまずありえない。不安定状態に到達する確率は、ト
ランジスタＴ４のコレクタで再現される可能性がさらに
少ないと思われる複雑な擾乱をＴ２のコレクタに発生さ
せることによってさらに小さくすることができる。
条件を再導入するためには、トランジスタＴ２によって
導入される擾乱と一致する同一の電気的擾乱がトランジ
スタＴ４のコレクタに発生する必要があるが、その可能
性はまずありえない。不安定状態に到達する確率は、ト
ランジスタＴ４のコレクタで再現される可能性がさらに
少ないと思われる複雑な擾乱をＴ２のコレクタに発生さ
せることによってさらに小さくすることができる。
【００２２】不安定性の発生を防止するためには、回路
１０の設計によって次の２つの基準を満たすことが望ま
しい。まず、トランジスタＴ６及びＴ７によって形成さ
れるループのゲインは、単位（１）よりも大きい。第２
に、クロック遷移時間は交差結合出力ラッチ・トランジ
スタのフィードバック・ループの遅延に関して遅くなけ
ればならない。この基準はトランジスタＴ２によって導
入される擾乱が、フィードバック・ループによって平均
化されないようにするものであって、これは不安定性が
生じる点を、データ入力波形の他の点へシフトするだけ
にすぎない。これらの状態においては、トランジスタＴ
６及びＴ７によって形成されるラッチは、トランジスタ
Ｔ２によって発生した擾乱を認識できず、不安定性の問
題は残される。
１０の設計によって次の２つの基準を満たすことが望ま
しい。まず、トランジスタＴ６及びＴ７によって形成さ
れるループのゲインは、単位（１）よりも大きい。第２
に、クロック遷移時間は交差結合出力ラッチ・トランジ
スタのフィードバック・ループの遅延に関して遅くなけ
ればならない。この基準はトランジスタＴ２によって導
入される擾乱が、フィードバック・ループによって平均
化されないようにするものであって、これは不安定性が
生じる点を、データ入力波形の他の点へシフトするだけ
にすぎない。これらの状態においては、トランジスタＴ
６及びＴ７によって形成されるラッチは、トランジスタ
Ｔ２によって発生した擾乱を認識できず、不安定性の問
題は残される。
【００２３】図２は本発明の原理にしたがって構成され
たラッチ状態確定可能なフリップフロップ回路２０の電
圧モードの実施例の略図である。図２の回路は、たとえ
ば、ＴＴＬまたはＣＭＯＳテクノロジによって実現でき
る。回路２０は一対のスイッチング電界効果型トランジ
スタ（ＦＥＴ）Ｔ８及びＴ９、一対のインバータ２２お
よび２４によって形成されたラッチ、ならびに不平衡コ
ンデンサＣ１からなる。
たラッチ状態確定可能なフリップフロップ回路２０の電
圧モードの実施例の略図である。図２の回路は、たとえ
ば、ＴＴＬまたはＣＭＯＳテクノロジによって実現でき
る。回路２０は一対のスイッチング電界効果型トランジ
スタ（ＦＥＴ）Ｔ８及びＴ９、一対のインバータ２２お
よび２４によって形成されたラッチ、ならびに不平衡コ
ンデンサＣ１からなる。
【００２４】図２の回路の作動の原理は図１のものと同
様である。それぞれＰＦＥＴ及びＮＦＥＴであるＦＥＴ
Ｔ８及びＴ９は、マルチプレクサとして機能するよう
に構成されており、かつインバータ２２及び２４は交差
結合された構成で配置され、ラッチを形成する。非反転
クロック信号がＮＦＥＴ Ｔ９のゲートに印加され、反
転クロック信号がＰＦＥＴ Ｔ８のゲートに印加され
る。データ入力信号（分岐されておらず、クロック信号
に関して非同期である）は、一緒に結合されているＦＥ
Ｔ Ｔ８及びＴ９のソースに印加される。ＦＥＴ Ｔ８
及びＴ９のドレンはインバータ２２の入力及びインバー
タ２４の出力に結合されている。
様である。それぞれＰＦＥＴ及びＮＦＥＴであるＦＥＴ
Ｔ８及びＴ９は、マルチプレクサとして機能するよう
に構成されており、かつインバータ２２及び２４は交差
結合された構成で配置され、ラッチを形成する。非反転
クロック信号がＮＦＥＴ Ｔ９のゲートに印加され、反
転クロック信号がＰＦＥＴ Ｔ８のゲートに印加され
る。データ入力信号（分岐されておらず、クロック信号
に関して非同期である）は、一緒に結合されているＦＥ
Ｔ Ｔ８及びＴ９のソースに印加される。ＦＥＴ Ｔ８
及びＴ９のドレンはインバータ２２の入力及びインバー
タ２４の出力に結合されている。
【００２５】図２の回路の出力（反転データ出力信号）
は第１のインバータ２２の出力端子２６に取り出され
る。非反転クロック信号が活性状態（高レベル）である
場合、ＦＥＴ Ｔ８及びＴ９は両方ともオンとなり、端
子２６の反転データ出力信号はこれが反転されているこ
とを除けば、データ入力信号に追随する。非反転クロッ
ク信号が非活性（低レベル）になると、ＦＥＴ Ｔ８及
びＴ９はオフとなり、反転データ出力信号はデータ入力
信号の変化にかかわりなく、交差結合されたインバータ
２２及び２４によって現在の状態にラッチされる。
は第１のインバータ２２の出力端子２６に取り出され
る。非反転クロック信号が活性状態（高レベル）である
場合、ＦＥＴ Ｔ８及びＴ９は両方ともオンとなり、端
子２６の反転データ出力信号はこれが反転されているこ
とを除けば、データ入力信号に追随する。非反転クロッ
ク信号が非活性（低レベル）になると、ＦＥＴ Ｔ８及
びＴ９はオフとなり、反転データ出力信号はデータ入力
信号の変化にかかわりなく、交差結合されたインバータ
２２及び２４によって現在の状態にラッチされる。
【００２６】コンデンサＣ１のない図２の回路２０は活
性状態（高）から非活性状態（低）へのクロックの遷移
中に、不安定性の問題を受けやすい。不安定出力２６の
発生を防止するために、回路２０はコンデンサＣ１を利
用して、交差結合のインバータ２２または２４のいずれ
かの入力に擾乱を導入する。図２に示すように、コンデ
ンサＣ１は一端がＮＦＥＴ Ｔ９のゲートに結合され、
他端が出力２６に結合されている。コンデンサのキャパ
シタンス値は１００フェムト・ファラド（ｆＦ）程度で
ある。
性状態（高）から非活性状態（低）へのクロックの遷移
中に、不安定性の問題を受けやすい。不安定出力２６の
発生を防止するために、回路２０はコンデンサＣ１を利
用して、交差結合のインバータ２２または２４のいずれ
かの入力に擾乱を導入する。図２に示すように、コンデ
ンサＣ１は一端がＮＦＥＴ Ｔ９のゲートに結合され、
他端が出力２６に結合されている。コンデンサのキャパ
シタンス値は１００フェムト・ファラド（ｆＦ）程度で
ある。
【００２７】非反転クロック信号が高から低になると
き、ラッチの出力は端子２６においてコンデンサＣ１に
よって与えられる擾乱を受ける。擾乱は回路２０に不平
衡を生じ、これは回路の出力２６における不安定状態の
発生を防止する。
き、ラッチの出力は端子２６においてコンデンサＣ１に
よって与えられる擾乱を受ける。擾乱は回路２０に不平
衡を生じ、これは回路の出力２６における不安定状態の
発生を防止する。
【００２８】
【発明の効果】本発明によれば、非常に簡単な回路でか
つ付加遅延を与えることなく、ラッチ状態の不安定性の
問題を解決することができる。
つ付加遅延を与えることなく、ラッチ状態の不安定性の
問題を解決することができる。
【図１】本発明にしたがって構成されたラッチ状態確定
可能なフリップフロップの電流モードの実施例の略図で
ある。
可能なフリップフロップの電流モードの実施例の略図で
ある。
【図２】本発明にしたがって構成されたラッチ状態確定
可能なフリップフロップの電圧モードの実施例の略図で
ある。
可能なフリップフロップの電圧モードの実施例の略図で
ある。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポウル・ウィンシング・チュン アメリカ合衆国95115 カリフォルニア州 サンノゼ セッションズ・ドライブ6943
Claims (14)
- 【請求項１】複数の入力及び第１のデータ出力を有する
スイッチング部分と、 前記スイッチング部分の前記複数の入力の１つに結合さ
れた少なくとも１つのクロック入力と、 前記スイッチング部分の前記複数の入力の他の１つに結
合された少なくとも１つのデータ入力と、 交差結合構成で配置された第１及び第２の要素からな
り、前記第１要素の入力が前記スイッチング部分の前記
第１のデータ出力及び前記第２要素の出力に第１の導電
経路によって結合され、かつ前記第２要素が前記第１要
素の出力に第２の導電経路によって結合されている、少
なくとも１つの第２のデータ出力をもたらすために前記
スイッチング部分の前記第１データ出力に結合されてい
るラッチ部分と、 前記第２のデータ出力が不安定状態になるのを防止する
ための前記第１または第２の導電経路の一方に結合され
た不平衡要素とからなっているフリップフロップ回路。 - 【請求項２】前記スイッチング部分が複数個の相互接続
されたスイッチング・トランジスタからなっている請求
項１に記載の回路。 - 【請求項３】前記の少なくとも１つのクロック入力と前
記の少なくとも１つのデータ入力が互いに非同期に切り
換えられる請求項１に記載の回路。 - 【請求項４】前記交差結合要素と前記不平衡要素がトラ
ンジスタである請求項３に記載の回路。 - 【請求項５】前記の少なくとも１つのクロック入力が非
反転クロック入力と、反転クロック入力とからなる請求
項４に記載の回路。 - 【請求項６】前記反転クロック入力及び前記非反転クロ
ック入力が互いに相補う関係にある請求項５に記載の回
路。 - 【請求項７】前記の少なくとも１つのデータ出力が互い
に反対極性の一対のデータ出力からなっており、前記の
少なくとも１つのデータ入力が互いに反対極性の一対の
データ入力からなっている請求項５に記載の回路。 - 【請求項８】前記不平衡トランジスタ要素のベースが第
１の抵抗によって前記非反転クロック入力に結合され、
かつ第２の抵抗によって前記反転クロック入力に結合さ
れており、前記不平衡トランジスタ要素の前記エミッタ
が外部電流源に結合されている請求項７に記載の回路。 - 【請求項９】前記交差結合要素が第１及び第２インバー
タであり、前記不平衡要素がコンデンサである請求項３
に記載の回路。 - 【請求項１０】前記の少なくとも１つのクロック入力が
非反転クロック入力と、反転クロック入力とからなって
いる請求項９に記載の回路。 - 【請求項１１】前記反転クロック入力及び前記非反転ク
ロック入力が互いに相補う関係にある請求項１０に記載
の回路。 - 【請求項１２】前記不平衡コンデンサ要素は一端が前記
反転または非反転クロック入力のいずれかに結合されて
おり、他端が前記第１インバータの出力に結合されてい
る請求項１０に記載の回路。 - 【請求項１３】前記スイッチング部分が第１及び第２の
電界効果型トランジスタからなっている請求項１０に記
載の回路。 - 【請求項１４】前記第１及び第２の電界効果型トランジ
スタのソースが互いに結合されており、前記第１及び第
２の電界効果型トランジスタのドレンが互いに結合さ
れ、かつ前記第１インバータの入力に結合されており、
前記非反転及び反転クロック入力が前記第１及び第２の
電界効果型トランジスタのそれぞれのゲートに結合され
ている請求項１３に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US096102 | 1987-09-14 | ||
| US08/096,102 US5391935A (en) | 1993-07-22 | 1993-07-22 | Assertive latching flip-flop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766689A true JPH0766689A (ja) | 1995-03-10 |
| JP2894671B2 JP2894671B2 (ja) | 1999-05-24 |
Family
ID=22255327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6121036A Expired - Lifetime JP2894671B2 (ja) | 1993-07-22 | 1994-06-02 | フリップフロップ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5391935A (ja) |
| EP (1) | EP0635940A3 (ja) |
| JP (1) | JP2894671B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8988268B2 (en) | 2012-11-27 | 2015-03-24 | Kabushiki Kaisha Toshiba | Analog-digital converter and analog-digital conversion method |
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| US5999029A (en) * | 1996-06-28 | 1999-12-07 | Lsi Logic Corporation | Meta-hardened flip-flop |
| JP3653170B2 (ja) * | 1998-01-27 | 2005-05-25 | 三菱電機株式会社 | ラッチ回路およびフリップフロップ回路 |
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-
1994
- 1994-06-02 JP JP6121036A patent/JP2894671B2/ja not_active Expired - Lifetime
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|---|---|
| JP2894671B2 (ja) | 1999-05-24 |
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