JPH0738387A - 状態記憶回路 - Google Patents
状態記憶回路Info
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- JPH0738387A JPH0738387A JP5179217A JP17921793A JPH0738387A JP H0738387 A JPH0738387 A JP H0738387A JP 5179217 A JP5179217 A JP 5179217A JP 17921793 A JP17921793 A JP 17921793A JP H0738387 A JPH0738387 A JP H0738387A
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Abstract
(57)【要約】
【目的】 状態記憶回路において、不安定な中間レベル
状態から早く脱出することができるようにすること。 【構成】 この回路は書き込み制御信号Ｃにより入力信
号Ｄをサンプリングし、論理状態Ｑをホールドする、ク
ロスカップルされたロジック素子４２，４３を有する。
これらロジック素子４２，４３間の結線のうち、最低１
ケ所の結線Ｌに、書き込み制御信号Ｃに一意に対応した
タイミングでその結線の電位を変化させる電気信号を与
える回路を有する。この回路は、例えば書き込み制御信
号Ｃを遅延する遅延回路４６，その遅延された制御信号
Ｃ′により結線Ｌの電圧変化させるキャパシタンス４７
から構成される。その遅延回路４６の代りにＤ型フリッ
プフロップ回路（７１）やワンショット発生回路（９
１）を用いることができ、またキャパシタンス４７の代
りにトランジスタスイッチ（９２）と抵抗素子（９３）
等を用いることができる。
状態から早く脱出することができるようにすること。 【構成】 この回路は書き込み制御信号Ｃにより入力信
号Ｄをサンプリングし、論理状態Ｑをホールドする、ク
ロスカップルされたロジック素子４２，４３を有する。
これらロジック素子４２，４３間の結線のうち、最低１
ケ所の結線Ｌに、書き込み制御信号Ｃに一意に対応した
タイミングでその結線の電位を変化させる電気信号を与
える回路を有する。この回路は、例えば書き込み制御信
号Ｃを遅延する遅延回路４６，その遅延された制御信号
Ｃ′により結線Ｌの電圧変化させるキャパシタンス４７
から構成される。その遅延回路４６の代りにＤ型フリッ
プフロップ回路（７１）やワンショット発生回路（９
１）を用いることができ、またキャパシタンス４７の代
りにトランジスタスイッチ（９２）と抵抗素子（９３）
等を用いることができる。
Description
【０００１】
【産業上の利用分野】本発明は、クロスカップルされた
ロジック素子により論理状態を記憶する状態記憶回路に
関する。
ロジック素子により論理状態を記憶する状態記憶回路に
関する。
【０００２】
【従来の技術】クロスカップルされたロジック素子によ
り論理状態を記憶する状態記憶回路の代表的な従来例を
図１，図２および図３に示す。
り論理状態を記憶する状態記憶回路の代表的な従来例を
図１，図２および図３に示す。
【０００３】図１の回路は、スイッチ素子を有する回路
例であり、直列の第１のスイッチ１１とインバータ１
２，１３およびこれらインバータと並列の第２のスイッ
チ１４を有し、書き込みのサンプリングとホールドのタ
イミングを制御する制御信号Ｃにより上流の第１のスイ
ッチ１１がＯＮして入力信号（データ）Ｄを取り込み
（サンプリング）、その制御信号Ｃの反転信号ＣＢによ
り下流の第２のスイッチ１４がＯＮして論理状態Ｑを維
持（ホールド）する。
例であり、直列の第１のスイッチ１１とインバータ１
２，１３およびこれらインバータと並列の第２のスイッ
チ１４を有し、書き込みのサンプリングとホールドのタ
イミングを制御する制御信号Ｃにより上流の第１のスイ
ッチ１１がＯＮして入力信号（データ）Ｄを取り込み
（サンプリング）、その制御信号Ｃの反転信号ＣＢによ
り下流の第２のスイッチ１４がＯＮして論理状態Ｑを維
持（ホールド）する。
【０００４】図２の回路は、インバータ２１とＮＯＲゲ
ート２２〜２５から構成されたＤ型フリップフロップ回
路であり、ＣＢ＝Ｈ（ハイレベル）の時にクロスカップ
ルされたＮＯＲゲートはその論理状態Ｑを維持し、ＣＢ
＝Ｌ（ローレベル）の時に入力信号Ｄによりその論理状
態Ｑを更新する。図３の回路はインバータ３１とＮＡＮ
Ｄゲート３２〜３５から構成された周知のＤ型フリップ
フロップ回路であり、図２の回路とほぼ同様な動作を行
う。
ート２２〜２５から構成されたＤ型フリップフロップ回
路であり、ＣＢ＝Ｈ（ハイレベル）の時にクロスカップ
ルされたＮＯＲゲートはその論理状態Ｑを維持し、ＣＢ
＝Ｌ（ローレベル）の時に入力信号Ｄによりその論理状
態Ｑを更新する。図３の回路はインバータ３１とＮＡＮ
Ｄゲート３２〜３５から構成された周知のＤ型フリップ
フロップ回路であり、図２の回路とほぼ同様な動作を行
う。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ような従来の状態記憶回路では、書き込み制御信号Ｃに
より「書き込み可能期間」から「書き込み不能期間」に
移るのとほぼ同時に、たまたま入力信号ＤがＨからＬ、
あるいはＬからＨにレベル変化すると、各素子の入力電
圧が論理しきい値のレベルと同一となってしまうことが
あり、このときは各素子の入力がそのまま変化しないの
で、各素子の出力がＨあるいはＬへ変化する力がなくな
り、そのため中間レベルで安定化してしまったり、ある
いは長い期間その中間レベルのままにあることがある
（図６の破線「従来の場合のＱ」を参照）。
ような従来の状態記憶回路では、書き込み制御信号Ｃに
より「書き込み可能期間」から「書き込み不能期間」に
移るのとほぼ同時に、たまたま入力信号ＤがＨからＬ、
あるいはＬからＨにレベル変化すると、各素子の入力電
圧が論理しきい値のレベルと同一となってしまうことが
あり、このときは各素子の入力がそのまま変化しないの
で、各素子の出力がＨあるいはＬへ変化する力がなくな
り、そのため中間レベルで安定化してしまったり、ある
いは長い期間その中間レベルのままにあることがある
（図６の破線「従来の場合のＱ」を参照）。
【０００６】このとき状態記憶回路が中間レベルの出力
Ｑを送出すると、この状態記憶回路が駆動する次段の論
理素子や次段の複数の論理素子がある場合は、その論理
素子のあるものはその中間レベルをＨと判断したり、ま
たあるものは逆にＬと判断したりするために、使用者の
意図しない誤った論理動作が発生してしまうという解決
すべき重大な課題があった。
Ｑを送出すると、この状態記憶回路が駆動する次段の論
理素子や次段の複数の論理素子がある場合は、その論理
素子のあるものはその中間レベルをＨと判断したり、ま
たあるものは逆にＬと判断したりするために、使用者の
意図しない誤った論理動作が発生してしまうという解決
すべき重大な課題があった。
【０００７】本発明は、上述の点に鑑みてなされたもの
で、その目的は中間レベル状態から早く脱出することが
でき、これにより予期しない論理動作の発生を防止でき
る状態記憶回路を提供することにある。
で、その目的は中間レベル状態から早く脱出することが
でき、これにより予期しない論理動作の発生を防止でき
る状態記憶回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、書き込みのサンプリングとホールドのタ
イミングを制御する書き込み制御信号のレベル変化に応
じて、クロスカップルされたロジック素子により論理状
態を記憶する状態記憶回路において、前記書き込み制御
信号に一意に対応したタイミングの信号を生成する信号
生成手段と、該信号生成手段で生成された信号により前
記書き込み制御信号に一意に対応したタイミングで、前
記クロスカップルされたロジック素子間の結線のうちで
最低１ケ所の結線にその結線の電位を変化させる電気的
信号を与える電位制御手段とを具備することを特徴とす
る。
め、本発明は、書き込みのサンプリングとホールドのタ
イミングを制御する書き込み制御信号のレベル変化に応
じて、クロスカップルされたロジック素子により論理状
態を記憶する状態記憶回路において、前記書き込み制御
信号に一意に対応したタイミングの信号を生成する信号
生成手段と、該信号生成手段で生成された信号により前
記書き込み制御信号に一意に対応したタイミングで、前
記クロスカップルされたロジック素子間の結線のうちで
最低１ケ所の結線にその結線の電位を変化させる電気的
信号を与える電位制御手段とを具備することを特徴とす
る。
【０００９】また、本発明は好ましくはその一態様とし
て、前記信号生成手段は前記書き込み制御信号を所定時
間遅延させた信号を出力する遅延素子またはＤ型フリッ
プフロップ回路であることを特徴とすることができる。
て、前記信号生成手段は前記書き込み制御信号を所定時
間遅延させた信号を出力する遅延素子またはＤ型フリッ
プフロップ回路であることを特徴とすることができる。
【００１０】また、本発明は好ましくは他の態様とし
て、前記信号生成手段は前記書き込み制御信号の立ち上
がりあるいは立ち下がりにタイミングのトリガー点を有
するワンショットパルス信号、あるいは遅延を持ったワ
ンショットパルス信号を出力するワンショットパルス信
号発生回路であることを特徴とすることができる。
て、前記信号生成手段は前記書き込み制御信号の立ち上
がりあるいは立ち下がりにタイミングのトリガー点を有
するワンショットパルス信号、あるいは遅延を持ったワ
ンショットパルス信号を出力するワンショットパルス信
号発生回路であることを特徴とすることができる。
【００１１】また、本発明は好ましくは他の態様とし
て、前記電位制御手段はキャパシタンス、抵抗素子、ま
たはコイルのいずれかであることを特徴とすることがで
きる。
て、前記電位制御手段はキャパシタンス、抵抗素子、ま
たはコイルのいずれかであることを特徴とすることがで
きる。
【００１２】また、本発明は好ましくは他の態様とし
て、前記電位制御手段は前記結線に比較的小さな電流を
流すスイッチ素子からなることを特徴とすることができ
る。
て、前記電位制御手段は前記結線に比較的小さな電流を
流すスイッチ素子からなることを特徴とすることができ
る。
【００１３】
【作用】本発明では、クロスカップルされたロジック素
子間の結線のうち最低１ケ所の結線に、書き込み制御信
号に一意に対応したタイミングでその結線の電位を変化
させる電気信号を与える回路、例えば書き込み制御信号
Ｃを遅延させる遅延回路４６，その遅延された制御信号
により結線の電位を変化させるキャパシタンスを付加す
るようにしたので、クロスカップルされたロジック素子
が中間レベルで安定化した場合にも、書き込み制御信号
による書き込み可能期間終了後、例えばある一定遅延時
間後に、上記結線の少なくとも一部の電位が変化するか
ら、その結線の電位が入力される素子はＨあるいはＬへ
出力を変化させる力が与えられ、その中間レベルの不安
定状態から早急に脱出することができる。これにより、
後段の論理素子においての予期せぬ論理動作の発生が防
止される。
子間の結線のうち最低１ケ所の結線に、書き込み制御信
号に一意に対応したタイミングでその結線の電位を変化
させる電気信号を与える回路、例えば書き込み制御信号
Ｃを遅延させる遅延回路４６，その遅延された制御信号
により結線の電位を変化させるキャパシタンスを付加す
るようにしたので、クロスカップルされたロジック素子
が中間レベルで安定化した場合にも、書き込み制御信号
による書き込み可能期間終了後、例えばある一定遅延時
間後に、上記結線の少なくとも一部の電位が変化するか
ら、その結線の電位が入力される素子はＨあるいはＬへ
出力を変化させる力が与えられ、その中間レベルの不安
定状態から早急に脱出することができる。これにより、
後段の論理素子においての予期せぬ論理動作の発生が防
止される。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１５】図４は本発明の一実施例（第１の実施例）
の状態記憶回路の構成を示す。４１および４２はそれぞ
れ書き込みのサンプリングとホールドのタイミングを制
御する書き込み制御信号Ｃおよびその信号の反転信号Ｃ
Ｂにより信号の流れをＯＮ／ＯＦＦするスイッチ回路で
あり、例えば図５に示すようなＣＭＯＳトランジスタを
用いた相補形スイッチが適用できる。図５の回路におい
て、書き込み制御信号ＣはＮ型トランジスタ５１のゲー
トを駆動し、その制御信号Ｃをインバータ４５により反
転した信号ＣＢはＰ型トランジスタ５２のゲートを駆動
しており、Ｃ＝Ｈ（すなわち、ＣＢ＝Ｌ）の時に回路は
ＯＮとなって入力信号を取り込む。
の状態記憶回路の構成を示す。４１および４２はそれぞ
れ書き込みのサンプリングとホールドのタイミングを制
御する書き込み制御信号Ｃおよびその信号の反転信号Ｃ
Ｂにより信号の流れをＯＮ／ＯＦＦするスイッチ回路で
あり、例えば図５に示すようなＣＭＯＳトランジスタを
用いた相補形スイッチが適用できる。図５の回路におい
て、書き込み制御信号ＣはＮ型トランジスタ５１のゲー
トを駆動し、その制御信号Ｃをインバータ４５により反
転した信号ＣＢはＰ型トランジスタ５２のゲートを駆動
しており、Ｃ＝Ｈ（すなわち、ＣＢ＝Ｌ）の時に回路は
ＯＮとなって入力信号を取り込む。
【００１６】上流の第１のスイッチ回路４１と直列に接
続する第１のインバータ４２の入力側と第２のインバー
タ４３の出力側間の結線（帰還路）Ｌに、第２のスイッ
チ回路４４が接続されている。第１のスイッチ回路４１
がＯＮのときに第２のスイッチ回路４４はＯＦＦとなっ
て入力信号Ｄをサンプリングし、第１のスイッチ回路４
１がＯＦＦのときに第２のスイッチ回路４４がＯＮとな
って論理状態Ｑをホールドする。
続する第１のインバータ４２の入力側と第２のインバー
タ４３の出力側間の結線（帰還路）Ｌに、第２のスイッ
チ回路４４が接続されている。第１のスイッチ回路４１
がＯＮのときに第２のスイッチ回路４４はＯＦＦとなっ
て入力信号Ｄをサンプリングし、第１のスイッチ回路４
１がＯＦＦのときに第２のスイッチ回路４４がＯＮとな
って論理状態Ｑをホールドする。
【００１７】４６は遅延回路であり、書き込み制御Ｃを
所定時間だけ遅延させた遅延信号Ｃ′を出力する。４７
はこの遅延信号Ｃ′に応じて上記の結線Ｌの電位を変化
させるためのキャパシタンスであり、その出力側が結線
Ｌに接続している。
所定時間だけ遅延させた遅延信号Ｃ′を出力する。４７
はこの遅延信号Ｃ′に応じて上記の結線Ｌの電位を変化
させるためのキャパシタンスであり、その出力側が結線
Ｌに接続している。
【００１８】本例の状態記憶回路は以上のような構成で
あるので、書き込み制御信号Ｃをある一定時間遅延させ
た信号Ｃ′により、電位を変化させうる電気的信号を与
える手段としてのキャパシタンス４７を通して、クロス
カップルされた論理素子４２，４３間の結線Ｌの電位が
変化する。さらに詳しく述べると、図６の波形に示すよ
うに、遅延された信号Ｃ′がＨからＬに変化する時に
は、キャパシタンス４７が接続された結線Ｌの電位を下
降させ、この結線Ｌの電位の下降が、信号が入力するイ
ンバータ４２の論理しきい値レベル付近に滞留していた
電圧を下降させるため、この結線Ｌの電圧を入力するイ
ンバータ４２の出力をＨに変化させ、これによりその次
段のインバータ４３の出力をＬに変化させるので、その
結果としてこの状態記憶回路の出力Ｑは急速にＬとな
る。そのため、書き込み制御信号Ｃに対する本例の出力
Ｑの応答は図６から分るように従来例の出力Ｑよりも格
段に早くなる。これにより後段の論理回路での誤動作が
防止できる。
あるので、書き込み制御信号Ｃをある一定時間遅延させ
た信号Ｃ′により、電位を変化させうる電気的信号を与
える手段としてのキャパシタンス４７を通して、クロス
カップルされた論理素子４２，４３間の結線Ｌの電位が
変化する。さらに詳しく述べると、図６の波形に示すよ
うに、遅延された信号Ｃ′がＨからＬに変化する時に
は、キャパシタンス４７が接続された結線Ｌの電位を下
降させ、この結線Ｌの電位の下降が、信号が入力するイ
ンバータ４２の論理しきい値レベル付近に滞留していた
電圧を下降させるため、この結線Ｌの電圧を入力するイ
ンバータ４２の出力をＨに変化させ、これによりその次
段のインバータ４３の出力をＬに変化させるので、その
結果としてこの状態記憶回路の出力Ｑは急速にＬとな
る。そのため、書き込み制御信号Ｃに対する本例の出力
Ｑの応答は図６から分るように従来例の出力Ｑよりも格
段に早くなる。これにより後段の論理回路での誤動作が
防止できる。
【００１９】なお、上記のキャパシタンス４７の大きさ
を適切に設定することにより、状態記憶回路がすでに良
いＬまたはＨの出力を行っている場合は、遅延された書
き込み制御信号Ｃ′が状態記憶素子４２，４３の出力信
号に影響を与えなくすることは容易にできる。
を適切に設定することにより、状態記憶回路がすでに良
いＬまたはＨの出力を行っている場合は、遅延された書
き込み制御信号Ｃ′が状態記憶素子４２，４３の出力信
号に影響を与えなくすることは容易にできる。
【００２０】（他の実施例）書き込み制御信号Ｃを遅延
させた信号Ｃ′の発生手段としては、図７に示すように
Ｄ型フリップフロップ回路７１を図４の遅延回路４６の
代りに接続し、図８に示すように書き込み制御信号Ｃが
ＨからＬに変化したのちに、第２の信号（高速のクロッ
ク）ＣＫのＬ→ＨあるいはＨ→Ｌという変化を受けて、
書き込み制御信号を遅延させた信号Ｃ′を発生させるよ
うにしてもよい。
させた信号Ｃ′の発生手段としては、図７に示すように
Ｄ型フリップフロップ回路７１を図４の遅延回路４６の
代りに接続し、図８に示すように書き込み制御信号Ｃが
ＨからＬに変化したのちに、第２の信号（高速のクロッ
ク）ＣＫのＬ→ＨあるいはＨ→Ｌという変化を受けて、
書き込み制御信号を遅延させた信号Ｃ′を発生させるよ
うにしてもよい。
【００２１】また、上述の本発明実施例では、書き込み
制御信号Ｃに一意に対応したタイミングの信号として遅
延された書き込み制御信号Ｃ′を例示したが、本発明は
これに限定されず、例えば図９で後述するような書き込
み制御信号Ｃの立ち上がりあるいは立ち下がりにタイミ
ングのトリガー点を有するワンショットパルス信号、あ
るいは図１０で後述するような遅延を持ったワンショッ
トパルス信号、または書き込み制御信号Ｃの変化を受け
て例えばＣＲ回路（図示せず）によりなだらかに変化す
る信号等であってもよい。
制御信号Ｃに一意に対応したタイミングの信号として遅
延された書き込み制御信号Ｃ′を例示したが、本発明は
これに限定されず、例えば図９で後述するような書き込
み制御信号Ｃの立ち上がりあるいは立ち下がりにタイミ
ングのトリガー点を有するワンショットパルス信号、あ
るいは図１０で後述するような遅延を持ったワンショッ
トパルス信号、または書き込み制御信号Ｃの変化を受け
て例えばＣＲ回路（図示せず）によりなだらかに変化す
る信号等であってもよい。
【００２２】また、電圧変化を行わせる手段としては図
４に示すようなキャパシタンス４７の他に、抵抗素子や
コイル、あるいは後述の図９，図１１に示すようなスイ
ッチをＯＮ／ＯＦＦして結線に比較的小さな電流を流す
構成のものであってもよい。
４に示すようなキャパシタンス４７の他に、抵抗素子や
コイル、あるいは後述の図９，図１１に示すようなスイ
ッチをＯＮ／ＯＦＦして結線に比較的小さな電流を流す
構成のものであってもよい。
【００２３】図９は上記のようなワンショットパルス信
号により結線Ｌの変位を変化させる本発明の実施例の回
路構成を示す。ここで、９１は複数の遅延素子（インバ
ータ）とＮＯＲゲートから構成されたワンショット発生
回路であり、書き込み制御信号Ｃを入力して、書き込み
制御信号Ｃの立ち上がり、または立ち下がりにタイミン
グのトリガー点を有するワンショットパルス信号を発生
する。９２はそのワンショットパルス信号をＯＮ／ＯＦ
Ｆの切換え制御信号としてスイッチ動作をするＮ型ＭＯ
Ｓトランジスタスイッチ、９３は電圧変化のための抵抗
素子である。書き込み制御信号のＨからＬの変化に応じ
てワンショット発生回路９１の出力信号がＨとなり、ト
ランジスタスイッチ９２がＯＮとなるので、結線Ｌの比
較的小さな電流が抵抗素子９３，トランジスタスイッチ
９２を通ってアース側へ流れ、クロスカップルされた論
理素子４２，４３間の結線Ｌの電位が下降し、これによ
り図４の前述の本発明の第１実施例の場合と同様に、こ
の状態記憶回路の出力Ｑは中間レベル不安定状態から急
速にＬに変化する。
号により結線Ｌの変位を変化させる本発明の実施例の回
路構成を示す。ここで、９１は複数の遅延素子（インバ
ータ）とＮＯＲゲートから構成されたワンショット発生
回路であり、書き込み制御信号Ｃを入力して、書き込み
制御信号Ｃの立ち上がり、または立ち下がりにタイミン
グのトリガー点を有するワンショットパルス信号を発生
する。９２はそのワンショットパルス信号をＯＮ／ＯＦ
Ｆの切換え制御信号としてスイッチ動作をするＮ型ＭＯ
Ｓトランジスタスイッチ、９３は電圧変化のための抵抗
素子である。書き込み制御信号のＨからＬの変化に応じ
てワンショット発生回路９１の出力信号がＨとなり、ト
ランジスタスイッチ９２がＯＮとなるので、結線Ｌの比
較的小さな電流が抵抗素子９３，トランジスタスイッチ
９２を通ってアース側へ流れ、クロスカップルされた論
理素子４２，４３間の結線Ｌの電位が下降し、これによ
り図４の前述の本発明の第１実施例の場合と同様に、こ
の状態記憶回路の出力Ｑは中間レベル不安定状態から急
速にＬに変化する。
【００２４】図１０は上記のワンショット発生回路９１
を図４の遅延回路４６の前段に接続して、遅延したワン
ショットパルス信号を発生させるように構成した本発明
の実施例の回路構成を示す。動作は図９の実施例とほぼ
同様である。
を図４の遅延回路４６の前段に接続して、遅延したワン
ショットパルス信号を発生させるように構成した本発明
の実施例の回路構成を示す。動作は図９の実施例とほぼ
同様である。
【００２５】電位変化される結線は最低１ケ所で良い
が、例えば図１１に示すように、複数ケ所の結線で電位
変化させ、その変化の方向を適切にとると、中間レベル
不安定状態からの脱出をより早くできるようにもなる。
図１１において、１１１はワンショット発生回路９１の
ワンショットパルス信号を反転するインバータ、１１２
はインバータ１１１の出力をゲート信号とするＰ型ＭＯ
Ｓトランジスタスイッチであり、Ｐ型トランジスタスイ
ッチ１１２の一端は論理素子（インバータ）４２と４３
間の結線に接続し、他端は抵抗素子１１３を介して定電
圧ＶＤＤに接続している。ワンショットパルス信号の反
転信号によりＰ型トランジスタスイッチ１１２がＯＮと
なって素子４２と４３間の結線の電位を変化させること
ができる。
が、例えば図１１に示すように、複数ケ所の結線で電位
変化させ、その変化の方向を適切にとると、中間レベル
不安定状態からの脱出をより早くできるようにもなる。
図１１において、１１１はワンショット発生回路９１の
ワンショットパルス信号を反転するインバータ、１１２
はインバータ１１１の出力をゲート信号とするＰ型ＭＯ
Ｓトランジスタスイッチであり、Ｐ型トランジスタスイ
ッチ１１２の一端は論理素子（インバータ）４２と４３
間の結線に接続し、他端は抵抗素子１１３を介して定電
圧ＶＤＤに接続している。ワンショットパルス信号の反
転信号によりＰ型トランジスタスイッチ１１２がＯＮと
なって素子４２と４３間の結線の電位を変化させること
ができる。
【００２６】
【発明の効果】以上説明したように、本発明によれば次
のような効果が得られる。
のような効果が得られる。
【００２７】（１）従来では中間レベルに長く滞留して
いることのあった状態記憶回路を、本発明を適用するこ
とにより中間レベル状態から早く脱出させることができ
るので、後段の論理素子においての予期せぬ論理動作の
発生を防ぐことができる。
いることのあった状態記憶回路を、本発明を適用するこ
とにより中間レベル状態から早く脱出させることができ
るので、後段の論理素子においての予期せぬ論理動作の
発生を防ぐことができる。
【００２８】（２）特に複数の論理素子が後段にある場
合は、論理素子それぞれが異なった判定とすることがな
くなり、誤動作を防ぐことができる。
合は、論理素子それぞれが異なった判定とすることがな
くなり、誤動作を防ぐことができる。
【００２９】（３）また、ＣＭＯＳ等のように中間レベ
ル値入力時に、両電源間の貫通電流がある論理素子に対
しては、本発明を適用することにより中間レベルに滞留
している時間を短くすることができるので、消費電力を
少なくすることができるようになる。
ル値入力時に、両電源間の貫通電流がある論理素子に対
しては、本発明を適用することにより中間レベルに滞留
している時間を短くすることができるので、消費電力を
少なくすることができるようになる。
【図１】従来の状態記憶回路の一例を示す回路図であ
る。
る。
【図２】従来の状態記憶回路の他の例を示す回路図であ
る。
る。
【図３】従来の状態記憶回路のさらに他の例を示す回路
図である。
図である。
【図４】本発明の第１の実施例の状態記憶回路の構成を
示す回路図である。
示す回路図である。
【図５】図４中のスイッチ回路の具体例を示す回路図で
ある。
ある。
【図６】図４の状態記憶回路の入出力特性を示すタイミ
ングチャートである。
ングチャートである。
【図７】本発明の第２の実施例の状態記憶回路の構成を
示す回路図である。
示す回路図である。
【図８】図７中のＤ型フリップフロップ回路の出力タイ
ミングを示すタイミングチャートである。
ミングを示すタイミングチャートである。
【図９】本発明の第３の実施例の状態記憶回路の構成を
示す回路図である。
示す回路図である。
【図１０】本発明の第４の実施例の状態記憶回路の構成
を示す回路図である。
を示す回路図である。
【図１１】本発明の第５の実施例の状態記憶回路の構成
を示す回路図である。
を示す回路図である。
４１，４４ スイッチ回路 ４２，４３，４５ インバータ ４６ 遅延回路 ４７ キャパシタンス ５１ Ｎ型トランジスタ ５２ Ｐ型トランジスタ ７１ Ｄ型フリップフロップ回路 ９１ ワンショット発生回路 ９２ Ｎ型ＭＯＳトランジスタスイッチ ９３ 抵抗素子 １１１ インバータ １１２ Ｐ型ＭＯＳトランジスタスイッチ １１３ 抵抗素子
Claims (5)
- 【請求項１】 書き込みのサンプリングとホールドのタ
イミングを制御する書き込み制御信号のレベル変化に応
じて、クロスカップルされたロジック素子により論理状
態を記憶する状態記憶回路において、 前記書き込み制御信号に一意に対応したタイミングの信
号を生成する信号生成手段と、 該信号生成手段で生成された信号により前記書き込み制
御信号に一意に対応したタイミングで、前記クロスカッ
プルされたロジック素子間の結線のうちで最低１ケ所の
結線にその結線の電位を変化させる電気的信号を与える
電位制御手段とを具備することを特徴とする状態記憶回
路。 - 【請求項２】 前記信号生成手段は前記書き込み制御信
号を所定時間遅延させた信号を出力する遅延素子または
Ｄ型フリップフロップ回路であることを特徴とする請求
項１に記載の状態記憶回路。 - 【請求項３】 前記信号生成手段は前記書き込み制御信
号の立ち上がりあるいは立ち下がりにタイミングのトリ
ガー点を有するワンショットパルス信号、あるいは遅延
を持ったワンショットパルス信号を出力するワンショッ
トパルス信号発生回路であることを特徴とする請求項１
に記載の状態記憶回路。 - 【請求項４】 前記電位制御手段はキャパシタンス、抵
抗素子、またはコイルのいずれかであることを特徴とす
る請求項１ないし３のいずれかの項に記載の状態記憶回
路。 - 【請求項５】 前記電位制御手段は前記結線に比較的小
さな電流を流すスイッチ素子からなることを特徴とする
請求項１ないし３のいずかの項に記載の状態記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179217A JPH0738387A (ja) | 1993-07-20 | 1993-07-20 | 状態記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179217A JPH0738387A (ja) | 1993-07-20 | 1993-07-20 | 状態記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738387A true JPH0738387A (ja) | 1995-02-07 |
Family
ID=16061989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5179217A Withdrawn JPH0738387A (ja) | 1993-07-20 | 1993-07-20 | 状態記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738387A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766689A (ja) * | 1993-07-22 | 1995-03-10 | Internatl Business Mach Corp <Ibm> | フリップフロップ回路 |
-
1993
- 1993-07-20 JP JP5179217A patent/JPH0738387A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766689A (ja) * | 1993-07-22 | 1995-03-10 | Internatl Business Mach Corp <Ibm> | フリップフロップ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |