JPH09130213A - ダイナミックラッチ回路 - Google Patents
ダイナミックラッチ回路Info
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- JPH09130213A JPH09130213A JP7282939A JP28293995A JPH09130213A JP H09130213 A JPH09130213 A JP H09130213A JP 7282939 A JP7282939 A JP 7282939A JP 28293995 A JP28293995 A JP 28293995A JP H09130213 A JPH09130213 A JP H09130213A
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- dynamic
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Abstract
(57)【要約】
【課題】ダイナミック保持手段の保持時間より長い周期
の制御クロック信号であっても、保持抜けを起さずに動
作するダイナミックラッチ回路を提供する。 【解決手段】ダイナミック保持ラインのプリチャージ、
サンプリングを行う制御クロック信号ＣＣＬＫの立ち下
がり変化点でワンショットパルスを生成するパルス発生
回路１０３と、制御クロック信号ＣＣＬＫとパルス発生
回路１０３の出力を選択するためのラッチクロック選択
信号ＣＳＥＬと、選択した信号を反転して出力する保持
クロック選択回路１０４、保持クロック選択回路１０４
の出力に従ってダイナミック保持ライン１２の値を取り
込み保持するスタテックラッチ部１０５とで構成し、供
給する制御クロック信号の周波数が低速時はワンショッ
トパルスを、制御クロック信号の周波数が高速時には制
御クロック信号をラッチクロックとすることで幅広い周
波数で使用できるダイナミックラッチ回路を得る。
の制御クロック信号であっても、保持抜けを起さずに動
作するダイナミックラッチ回路を提供する。 【解決手段】ダイナミック保持ラインのプリチャージ、
サンプリングを行う制御クロック信号ＣＣＬＫの立ち下
がり変化点でワンショットパルスを生成するパルス発生
回路１０３と、制御クロック信号ＣＣＬＫとパルス発生
回路１０３の出力を選択するためのラッチクロック選択
信号ＣＳＥＬと、選択した信号を反転して出力する保持
クロック選択回路１０４、保持クロック選択回路１０４
の出力に従ってダイナミック保持ライン１２の値を取り
込み保持するスタテックラッチ部１０５とで構成し、供
給する制御クロック信号の周波数が低速時はワンショッ
トパルスを、制御クロック信号の周波数が高速時には制
御クロック信号をラッチクロックとすることで幅広い周
波数で使用できるダイナミックラッチ回路を得る。
Description
【０００１】
【発明の属する技術分野】本発明はダイナミックラッチ
回路に係わり、特にラッチクロックの周波数が高速時お
よび低速時の両方に対応して保持抜けを起さずにダイナ
ミック保持データをスタティックラッチにラッチさせる
ダイナミックラッチ回路に関する。
回路に係わり、特にラッチクロックの周波数が高速時お
よび低速時の両方に対応して保持抜けを起さずにダイナ
ミック保持データをスタティックラッチにラッチさせる
ダイナミックラッチ回路に関する。
【０００２】
【従来の技術】この種の従来のダイナミックラッチ回路
は、その回路図を示した図３（ａ）、この回路で使用さ
れるパルス発生回路の回路図を示した図３（ｂ）および
スタチックラッチの回路図を示した図３（ｃ）を参照す
ると、外部から、第１の制御信号（制御クロック信号）
ＣＣＬＫがインバータ３０１を介して第１の入力端に、
桁上がり信号ＣＲＹが第２の入力端にそれぞれ与えら
れ、制御クロック信号ＣＣＬＫによりプリチャージを行
い制御クロック信号ＣＣＬＫおよび桁上がり信号ＣＲＹ
によりサンプリングを行うダイナミック保持回路部３０
２と、制御クロック信号ＣＣＬＫの論理レベルのハイレ
ベル（以下、“Ｈ”レベルと称す）からロウレベル（以
下、“Ｌ”レベルと称す）への立ち下がりのタイミング
に同期して所定幅のワンショットパルスを発生するパル
ス発生回路部３０３と、ダイナミック保持回路部３０２
の保持内容が出力されたライン３４上のデータを、ライ
ン３２上に出力されたワンショットパルスがインバータ
３０４で反転されたラッチクロックＣＬＫＳに応答して
取り込み保持するとともに、保持データを出力するスタ
ティックラッチ部３０５とを有する。
は、その回路図を示した図３（ａ）、この回路で使用さ
れるパルス発生回路の回路図を示した図３（ｂ）および
スタチックラッチの回路図を示した図３（ｃ）を参照す
ると、外部から、第１の制御信号（制御クロック信号）
ＣＣＬＫがインバータ３０１を介して第１の入力端に、
桁上がり信号ＣＲＹが第２の入力端にそれぞれ与えら
れ、制御クロック信号ＣＣＬＫによりプリチャージを行
い制御クロック信号ＣＣＬＫおよび桁上がり信号ＣＲＹ
によりサンプリングを行うダイナミック保持回路部３０
２と、制御クロック信号ＣＣＬＫの論理レベルのハイレ
ベル（以下、“Ｈ”レベルと称す）からロウレベル（以
下、“Ｌ”レベルと称す）への立ち下がりのタイミング
に同期して所定幅のワンショットパルスを発生するパル
ス発生回路部３０３と、ダイナミック保持回路部３０２
の保持内容が出力されたライン３４上のデータを、ライ
ン３２上に出力されたワンショットパルスがインバータ
３０４で反転されたラッチクロックＣＬＫＳに応答して
取り込み保持するとともに、保持データを出力するスタ
ティックラッチ部３０５とを有する。
【０００３】ダイナミック保持回路部３０２は、電源電
位ＶＤＤおよび接地電位ＧＮＤ間にＰチャネルＭＯＳト
ランジスタＰ２とＮチャネルＭＯＳトランジスタＮ５と
Ｎ６とが直列接続状態で挿入され、ＰチャネルＭＯＳト
ランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ
５のそれぞれのゲート電極が第１の入力端を介してライ
ン３２に共通接続され、ＮチャネルＭＯＳトランジスタ
Ｎ６のゲート電極はライン３３に接続され、Ｐチャネル
ＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトラン
ジスタＮ５の直列接続点がライン３４に接続されて構成
される。
位ＶＤＤおよび接地電位ＧＮＤ間にＰチャネルＭＯＳト
ランジスタＰ２とＮチャネルＭＯＳトランジスタＮ５と
Ｎ６とが直列接続状態で挿入され、ＰチャネルＭＯＳト
ランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ
５のそれぞれのゲート電極が第１の入力端を介してライ
ン３２に共通接続され、ＮチャネルＭＯＳトランジスタ
Ｎ６のゲート電極はライン３３に接続され、Ｐチャネル
ＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトラン
ジスタＮ５の直列接続点がライン３４に接続されて構成
される。
【０００４】一方、パル発生回路部３０３は、制御クロ
ック信号ＣＣＬＫライン３１がインバータ３０３ａおよ
びＤＥＬＡＹ（アナログディレイ部）３０３ｂの入力端
にそれぞれ接続され、それぞれの出力端がライン３１ａ
および３１ｂを介してＮＡＮＤ３０３ｃの入力端に接続
され、その出力端からラッチクロックＣＬＫＳを出力す
るように構成されている。
ック信号ＣＣＬＫライン３１がインバータ３０３ａおよ
びＤＥＬＡＹ（アナログディレイ部）３０３ｂの入力端
にそれぞれ接続され、それぞれの出力端がライン３１ａ
および３１ｂを介してＮＡＮＤ３０３ｃの入力端に接続
され、その出力端からラッチクロックＣＬＫＳを出力す
るように構成されている。
【０００５】ダイナミックラッチ部３０５は、ダイナミ
ック保持ライン３４とインバータ３０５ａの入力端との
間にトランスファゲートＮ７が接続され、インバータ３
０５ａの出力端からライン３６を介してクロックドイン
バータ３０５ｂの入力端に接続され、その出力端がイン
バータ３０５ａの入力端に帰還接続される。ラッチクロ
ックＣＬＫＳラインはトランスファゲートＮ７のゲート
電極およびインバータ３０５ｃの入力端にそれぞれ接続
され、インバータ３０５ｃの出力端ＣＬＫＳバーライン
がクロックドインバータ３０５ｂのクロック端子に接続
されて構成され、ライン３６を介して保持データが出力
される。
ック保持ライン３４とインバータ３０５ａの入力端との
間にトランスファゲートＮ７が接続され、インバータ３
０５ａの出力端からライン３６を介してクロックドイン
バータ３０５ｂの入力端に接続され、その出力端がイン
バータ３０５ａの入力端に帰還接続される。ラッチクロ
ックＣＬＫＳラインはトランスファゲートＮ７のゲート
電極およびインバータ３０５ｃの入力端にそれぞれ接続
され、インバータ３０５ｃの出力端ＣＬＫＳバーライン
がクロックドインバータ３０５ｂのクロック端子に接続
されて構成され、ライン３６を介して保持データが出力
される。
【０００６】上述した従来のダイナミックラッチ回路の
動作説明用のタイミングチャートを示した図４を併せて
参照すると、制御クロック信号ＣＣＬＫが“Ｈ”レベル
の時、プリチャージタイミングで、“Ｌ”レベルの時が
サンプリングタイミングを示している。
動作説明用のタイミングチャートを示した図４を併せて
参照すると、制御クロック信号ＣＣＬＫが“Ｈ”レベル
の時、プリチャージタイミングで、“Ｌ”レベルの時が
サンプリングタイミングを示している。
【０００７】はじめに、プリチャージタイミングおよび
サンプリングタイミングの動作について説明する。
サンプリングタイミングの動作について説明する。
【０００８】まず、プリチャージタイミングの制御クロ
ック信号ＣＣＬＫのライン３１が“Ｌ”レベルから
“Ｈ”レベルへ変化した時は、インバータ３０１の出力
が“Ｌ”レベルになってライン３１ｃ上に出力され、従
ってＰチャネルＭＯＳトランジスタＰ２は導通し、Ｎチ
ャネルＭＯＳトランジスタＮ５は非導通となり、ダイナ
ミック保持ライン３４には“Ｈ”レベルが出力される。
ック信号ＣＣＬＫのライン３１が“Ｌ”レベルから
“Ｈ”レベルへ変化した時は、インバータ３０１の出力
が“Ｌ”レベルになってライン３１ｃ上に出力され、従
ってＰチャネルＭＯＳトランジスタＰ２は導通し、Ｎチ
ャネルＭＯＳトランジスタＮ５は非導通となり、ダイナ
ミック保持ライン３４には“Ｈ”レベルが出力される。
【０００９】一方、パルス発生回路３０３は、制御クロ
ック信号ＣＣＬＫが“Ｈ”レベルになったので、インバ
ータ３０３ａで反転されて“Ｌ”レベルになり２入力Ｎ
ＡＮＤ３０３ｃの出力は一義的に“Ｈ”レベルを出力す
るが前の状態も“Ｈ”レベルであるからその状態を持続
し、この信号がインバータ３０４で反転されたラッチク
ロックＣＬＫＳは“Ｌ”レベルである。ラッチクロック
ＣＬＫＳが“Ｌ”レベルであるから、スタテックラッチ
３０５は読み込み動作をせず、前の値を保持する。
ック信号ＣＣＬＫが“Ｈ”レベルになったので、インバ
ータ３０３ａで反転されて“Ｌ”レベルになり２入力Ｎ
ＡＮＤ３０３ｃの出力は一義的に“Ｈ”レベルを出力す
るが前の状態も“Ｈ”レベルであるからその状態を持続
し、この信号がインバータ３０４で反転されたラッチク
ロックＣＬＫＳは“Ｌ”レベルである。ラッチクロック
ＣＬＫＳが“Ｌ”レベルであるから、スタテックラッチ
３０５は読み込み動作をせず、前の値を保持する。
【００１０】次に、サンプリングタイミングの制御クロ
ック信号ＣＣＬＫが“Ｈ”レベルから“Ｌ”レベルに変
化すると、インバータ３０１の出力は“Ｌ”レベルから
“Ｈ”レベルに変化し、ＰチャネルＭＯＳトランジスタ
Ｐ２は非導通になり、ＮチャネルＭＯＳトランジスタＮ
５は導通する。ここで桁上げ信号ＣＲＹが“Ｌ”レベル
の時は、ＮチャネルＭＯＳトランジスタＮ６は非導通に
なるので、ダイナミック保持ライン３４の信号レベルは
“Ｈ”レベルのままである。
ック信号ＣＣＬＫが“Ｈ”レベルから“Ｌ”レベルに変
化すると、インバータ３０１の出力は“Ｌ”レベルから
“Ｈ”レベルに変化し、ＰチャネルＭＯＳトランジスタ
Ｐ２は非導通になり、ＮチャネルＭＯＳトランジスタＮ
５は導通する。ここで桁上げ信号ＣＲＹが“Ｌ”レベル
の時は、ＮチャネルＭＯＳトランジスタＮ６は非導通に
なるので、ダイナミック保持ライン３４の信号レベルは
“Ｈ”レベルのままである。
【００１１】ワショットパルス発生回路３０３は、制御
クロック信号ＣＣＬＫが“Ｈ”レベルから“Ｌ”レベル
へ変化するタイミングでインバータ３０３ａの出力ライ
ン３１ａの信号レベルが“Ｈ”レベルになるので、この
“Ｈ”レベル信号とアナログディレイ３０３ｂの出力ラ
イン３１ｂ上の遅延された信号との論理積により、アナ
ログディレイ３０３ｂで遅延された期間だけ“Ｌ”レベ
ルの幅を有するワンショットパルスを発生し出力する。
クロック信号ＣＣＬＫが“Ｈ”レベルから“Ｌ”レベル
へ変化するタイミングでインバータ３０３ａの出力ライ
ン３１ａの信号レベルが“Ｈ”レベルになるので、この
“Ｈ”レベル信号とアナログディレイ３０３ｂの出力ラ
イン３１ｂ上の遅延された信号との論理積により、アナ
ログディレイ３０３ｂで遅延された期間だけ“Ｌ”レベ
ルの幅を有するワンショットパルスを発生し出力する。
【００１２】このワンショットパルスがインバータ３０
４で反転されて“Ｈ”レベルの出力をするので、スタテ
ィックラッチ部３０５はこの“Ｈ”レベルをラッチクロ
ックＣＬＫＳとして入力し、ダイナミック保持ライン３
４の“Ｈ”レベル、この場合はデータＤ１，Ｄ２を取り
込んで保持するとともに、保持データＤ１，Ｄ２はスタ
テックラッチ部３０５の出力信号としてライン３６から
出力する。
４で反転されて“Ｈ”レベルの出力をするので、スタテ
ィックラッチ部３０５はこの“Ｈ”レベルをラッチクロ
ックＣＬＫＳとして入力し、ダイナミック保持ライン３
４の“Ｈ”レベル、この場合はデータＤ１，Ｄ２を取り
込んで保持するとともに、保持データＤ１，Ｄ２はスタ
テックラッチ部３０５の出力信号としてライン３６から
出力する。
【００１３】すなわち、スタティックラッチ部３０５は
ラッチクロックＣＬＫＳが“Ｈ”レベルの時、トランス
ファゲートＮ７が導通しダイナミック保持ライン３４の
値を取り込み、インバータ３０５ａで反転させてライン
３６から保持データを出力する。この時インバータ３０
５ｃの出力は“Ｌ”レベルであるからクロックドインバ
ータ３０５ｂは出力が“Ｌ”レベルになっている。
ラッチクロックＣＬＫＳが“Ｈ”レベルの時、トランス
ファゲートＮ７が導通しダイナミック保持ライン３４の
値を取り込み、インバータ３０５ａで反転させてライン
３６から保持データを出力する。この時インバータ３０
５ｃの出力は“Ｌ”レベルであるからクロックドインバ
ータ３０５ｂは出力が“Ｌ”レベルになっている。
【００１４】ラッチクロックＣＬＫＳが“Ｌ”レベルの
時はインバータ３０５ｃの出力ＣＬＫＳバーは“Ｈ”レ
ベルとなり、クロックドインバータ３０５ｃは活性化さ
れ、その出力すなはちライン３４ａに反転された“Ｈ”
レベルが出力される。つまりスタティックラッチ部３０
５はデータを保持する。
時はインバータ３０５ｃの出力ＣＬＫＳバーは“Ｈ”レ
ベルとなり、クロックドインバータ３０５ｃは活性化さ
れ、その出力すなはちライン３４ａに反転された“Ｈ”
レベルが出力される。つまりスタティックラッチ部３０
５はデータを保持する。
【００１５】この時トランスファゲートＮ７のゲート電
極は“Ｌ”レベルであり、トランスファゲートＮ７は非
導通になっている。
極は“Ｌ”レベルであり、トランスファゲートＮ７は非
導通になっている。
【００１６】また、サンプリングタイミングで桁上げ信
号ＣＲＹが“Ｈ”レベルのデータＤ１，Ｄ２，…の時
は、ＮチャネルＭＯＳトランジスタＮ６が導通し、制御
クロック信号ＣＣＬＫのライン３２が“Ｈ”レベルであ
るからＰチャネルＭＯＳトランジスタＰ２およびＮチャ
ネルＭＯＳトランジスタＮ５の両方も導通するので、ダ
イナミック保持ライン３４のレベルは接地電位ＧＮＤレ
ベルに引き下げられ、この接地電位ＧＮＤレベルがスタ
テックラッチ部３０５に取り込まれて保持される。
号ＣＲＹが“Ｈ”レベルのデータＤ１，Ｄ２，…の時
は、ＮチャネルＭＯＳトランジスタＮ６が導通し、制御
クロック信号ＣＣＬＫのライン３２が“Ｈ”レベルであ
るからＰチャネルＭＯＳトランジスタＰ２およびＮチャ
ネルＭＯＳトランジスタＮ５の両方も導通するので、ダ
イナミック保持ライン３４のレベルは接地電位ＧＮＤレ
ベルに引き下げられ、この接地電位ＧＮＤレベルがスタ
テックラッチ部３０５に取り込まれて保持される。
【００１７】スタティックラッチ部３０５のラッチクロ
ックＣＬＫＳをワンショットパルスとすることで、制御
クロック信号ＣＣＬＫの周期が遅くなった場合にダイナ
ミック保持ライン３４のデータが保持抜けを起こしデー
タが失われてしまうことを防いでいる。
ックＣＬＫＳをワンショットパルスとすることで、制御
クロック信号ＣＣＬＫの周期が遅くなった場合にダイナ
ミック保持ライン３４のデータが保持抜けを起こしデー
タが失われてしまうことを防いでいる。
【００１８】
【発明が解決しようとする課題】上述したスタティック
ラッチ部３０５は、制御クロック信号の周期がダイナミ
ック保持部３０２のダイナミック保持ライン３４の電荷
保持時間よりも長くなると電荷保持抜けを起こして誤動
作する。そこでパルス発生回路部３０３を設け、制御ク
ロック信号ＣＣＬＫの立ち下がりに同期したワンショッ
トパルスを発生させ、そのパルスでサンプリング結果の
ダイナミック保持データをラッチするように改良したも
のが従来の回路である。
ラッチ部３０５は、制御クロック信号の周期がダイナミ
ック保持部３０２のダイナミック保持ライン３４の電荷
保持時間よりも長くなると電荷保持抜けを起こして誤動
作する。そこでパルス発生回路部３０３を設け、制御ク
ロック信号ＣＣＬＫの立ち下がりに同期したワンショッ
トパルスを発生させ、そのパルスでサンプリング結果の
ダイナミック保持データをラッチするように改良したも
のが従来の回路である。
【００１９】ところが、この回路によれば、制御クロッ
ク信号ＣＣＬＫの周期がワンショットパルスの幅より短
いと、ワンショットパルスが発生しないという不具合が
あった。特に近年のマイクロコンピュータにこのダイナ
ミックラッチ回路を使用した場合、制御クロック信号の
周期は高速時と低速時では１桁以上違うので、低速時に
合わせて設計すると、高速時にはワンショットパルスが
発生しなくなる。
ク信号ＣＣＬＫの周期がワンショットパルスの幅より短
いと、ワンショットパルスが発生しないという不具合が
あった。特に近年のマイクロコンピュータにこのダイナ
ミックラッチ回路を使用した場合、制御クロック信号の
周期は高速時と低速時では１桁以上違うので、低速時に
合わせて設計すると、高速時にはワンショットパルスが
発生しなくなる。
【００２０】すなわち、制御クロック信号ＣＣＬＫが低
速時に合せてワンショットパルスの幅を設定した場合の
タイミングチャートを示した図５（ａ）を参照すると、
制御クロック信号ＣＣＬＫが低速時には生成されたラッ
チクロックＣＬＫＳは上述したように、遅延時間ｔｄに
対応したパルス幅を有して出力されているが、高速にな
るに従い遅延時間ｔｄは一定であるからパルス幅は狭く
なり、制御クロック信号ＣＣＬＫの周期が遅延時間ｔｄ
よりも短かくなると、パルス発生回路部３０３のＮＡＮ
Ｄ３０３ｃで２入力の信号が同時に“Ｈ”レベルとなる
期間が存在しなくなるので、ワンショットパルスである
ＣＬＫＳが出力されないという現象が起る。
速時に合せてワンショットパルスの幅を設定した場合の
タイミングチャートを示した図５（ａ）を参照すると、
制御クロック信号ＣＣＬＫが低速時には生成されたラッ
チクロックＣＬＫＳは上述したように、遅延時間ｔｄに
対応したパルス幅を有して出力されているが、高速にな
るに従い遅延時間ｔｄは一定であるからパルス幅は狭く
なり、制御クロック信号ＣＣＬＫの周期が遅延時間ｔｄ
よりも短かくなると、パルス発生回路部３０３のＮＡＮ
Ｄ３０３ｃで２入力の信号が同時に“Ｈ”レベルとなる
期間が存在しなくなるので、ワンショットパルスである
ＣＬＫＳが出力されないという現象が起る。
【００２１】また逆に制御クロック信号ＣＣＬＫが高速
時に合せてワンショットパルスの幅を設定した場合のタ
イミングチャートを示した図５（ｂ）を参照すると、ワ
ンショットパルスの幅は周期の短かい制御クロック信号
ＣＣＬＫに対応して遅延時間ｔｄも短かく設定されるの
で、制御クロック信号ＣＣＬＫが高速になって周期が長
くなっても遅延時間ｔｄは固定であるから周期に比して
パルス幅が狭くなり、かつその周期はダイナミック保持
ライン３４の電荷保持時間よりも長くなるので、ダイナ
ミック保持ラインの値を取り込めなくなる。
時に合せてワンショットパルスの幅を設定した場合のタ
イミングチャートを示した図５（ｂ）を参照すると、ワ
ンショットパルスの幅は周期の短かい制御クロック信号
ＣＣＬＫに対応して遅延時間ｔｄも短かく設定されるの
で、制御クロック信号ＣＣＬＫが高速になって周期が長
くなっても遅延時間ｔｄは固定であるから周期に比して
パルス幅が狭くなり、かつその周期はダイナミック保持
ライン３４の電荷保持時間よりも長くなるので、ダイナ
ミック保持ラインの値を取り込めなくなる。
【００２２】なお、あえて本発明と一部構成上の共通点
がある回路の一例が特開平３−３４６１７号公報に記載
されている。同公報記載の回路は、制御クロック信号ま
たはこれを遅延した信号のどちらかをセレクタで選択し
ラッチ回路に入力する回路である。この回路は制御クロ
ック信号の周波数が高くなった場合、遅延回路を構成す
る遅延素子の周波数応答速度が制御クロック信号の数波
数に追従出来ず、スタテックラッチのラッチクロックが
発生しなくなるという点で従来技術のダイナミックラッ
チ回路と同じである。
がある回路の一例が特開平３−３４６１７号公報に記載
されている。同公報記載の回路は、制御クロック信号ま
たはこれを遅延した信号のどちらかをセレクタで選択し
ラッチ回路に入力する回路である。この回路は制御クロ
ック信号の周波数が高くなった場合、遅延回路を構成す
る遅延素子の周波数応答速度が制御クロック信号の数波
数に追従出来ず、スタテックラッチのラッチクロックが
発生しなくなるという点で従来技術のダイナミックラッ
チ回路と同じである。
【００２３】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、ダイナミック保持手段の保持時間より
長い周期の制御クロック信号であっても、保持抜けを起
さずに動作するダイナミックラッチ回路を提供すること
にある。
れたものであり、ダイナミック保持手段の保持時間より
長い周期の制御クロック信号であっても、保持抜けを起
さずに動作するダイナミックラッチ回路を提供すること
にある。
【００２４】
【課題を解決するための手段】本発明のダイナミックラ
ッチ回路の特徴は、外部から第１の制御信号と桁上がり
信号とが与えられ、前記第１の制御信号によりプリチャ
ージを行い、前記第１の制御信号および前記桁上がり信
号によりサンプリングを行うダイナミック保持手段と、
前記第１の制御信号の論理レベルのハイレベルからロウ
レベルへの立ち下がりのタイミングに同期して所定幅の
ワンショットパルスを発生するパルス発生手段と、前記
ダイナミック保持手段の保持する値を前記ワンショット
パルスに応答して取り込み保持するスタティックラッチ
とを有するダイナミックラッチ回路において、前記第１
の制御信号が高速度または低速度に変化するのに対応
し、ハイレベルまたはロウレベルのいずれかに極性反転
した状態で外部から与えられる第２の制御信号に応答し
て前記第１の制御信号または前記ワンショットパルスの
いずれかを選択し、前記スタテックラッチにラッチクロ
ックとして供給するラッチクロック選択手段を備えるこ
とにある。
ッチ回路の特徴は、外部から第１の制御信号と桁上がり
信号とが与えられ、前記第１の制御信号によりプリチャ
ージを行い、前記第１の制御信号および前記桁上がり信
号によりサンプリングを行うダイナミック保持手段と、
前記第１の制御信号の論理レベルのハイレベルからロウ
レベルへの立ち下がりのタイミングに同期して所定幅の
ワンショットパルスを発生するパルス発生手段と、前記
ダイナミック保持手段の保持する値を前記ワンショット
パルスに応答して取り込み保持するスタティックラッチ
とを有するダイナミックラッチ回路において、前記第１
の制御信号が高速度または低速度に変化するのに対応
し、ハイレベルまたはロウレベルのいずれかに極性反転
した状態で外部から与えられる第２の制御信号に応答し
て前記第１の制御信号または前記ワンショットパルスの
いずれかを選択し、前記スタテックラッチにラッチクロ
ックとして供給するラッチクロック選択手段を備えるこ
とにある。
【００２５】また、前記ラッチクロック選択手段は、前
記第１の制御信号の周期が、前記ワンショットパルス幅
よりも短かい高速時は前記第１の制御信号を、前記ワン
ショットパルス幅よりも長い低速時は前記第１の制御信
号に同期した前記ワンショットパルスをそれぞれ選択す
るように構成することができる。
記第１の制御信号の周期が、前記ワンショットパルス幅
よりも短かい高速時は前記第１の制御信号を、前記ワン
ショットパルス幅よりも長い低速時は前記第１の制御信
号に同期した前記ワンショットパルスをそれぞれ選択す
るように構成することができる。
【００２６】さらに、前記ラッチクロック選択手段を用
いて、前記ダイナミック保持手段の保持時間より長い周
期の前記第１の制御信号であっても前記ダイナミック保
持手段の値が所定のレベル以下に低下する保持抜けを起
さずに前記スタティックラッチにラッチさせることもで
きる。
いて、前記ダイナミック保持手段の保持時間より長い周
期の前記第１の制御信号であっても前記ダイナミック保
持手段の値が所定のレベル以下に低下する保持抜けを起
さずに前記スタティックラッチにラッチさせることもで
きる。
【００２７】さらにまた、前記第１の制御信号の前記低
速時の周期は、前記パルス発生手段において前記第１の
制御信号およびこの制御信号を所定時間遅延させた信号
の組み合せで前記ワンショットパルスを生成するための
アナログディレイ手段が有する周波数応答速度の範囲内
に設定される。
速時の周期は、前記パルス発生手段において前記第１の
制御信号およびこの制御信号を所定時間遅延させた信号
の組み合せで前記ワンショットパルスを生成するための
アナログディレイ手段が有する周波数応答速度の範囲内
に設定される。
【００２８】
【発明の実施の形態】まず本発明の一実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【００２９】図１（ａ）は本発明のダイナミックラッチ
回路の一実施の形態を示す回路図であり、図１（ｂ）は
この回路に適用される保持クロック選択回路部の一例を
示す公知の回路図である。
回路の一実施の形態を示す回路図であり、図１（ｂ）は
この回路に適用される保持クロック選択回路部の一例を
示す公知の回路図である。
【００３０】図１（ａ）および図１（ｂ）を参照する
と、本発明のダイナミックラッチ回路と従来のダイナミ
ックラッチ回路との相違点は、パルス発生回路部とスタ
チックラッチ部との間に保持クロック選択回路部を設け
たことである。
と、本発明のダイナミックラッチ回路と従来のダイナミ
ックラッチ回路との相違点は、パルス発生回路部とスタ
チックラッチ部との間に保持クロック選択回路部を設け
たことである。
【００３１】すなわち、外部から、制御クロック信号Ｃ
ＣＬＫがインバータ１０１を介して第１の入力端に、桁
上がり信号ＣＲＹが第２の入力端にそれぞれ与えられ、
制御クロック信号ＣＣＬＫによりプリチャージを行い、
制御クロック信号ＣＣＬＫおよび桁上がり信号ＣＲＹに
よりサンプリングを行うダイナミック保持回路部１０２
と、制御クロック信号ＣＣＬＫの“Ｈ”レベルから
“Ｌ”レベルへの立ち下がりのタイミングに同期して所
定幅のワンショットパルスを発生するパルス発生回路部
１０３と、制御クロック信号ＣＣＬＫの周期が低速時に
は“Ｌ”レベル、高速時には“Ｈ”レベルに反転するラ
ッチクロック選択信号ＣＳＥＬが外部から供給されこの
信号が、“Ｌ”レベルのときにはパルス発生回路部１０
３出力のライン１２上のワンショットパルスを選択し、
“Ｈ”レベルのときには制御クロック信号ＣＣＬＫを選
択してラッチクロックＣＬＫＳとして出力する保持クロ
ック選択回路部１０４と、この保持クロック選択回路部
１０４で選択的に出力されるラッチクロックＣＬＫＳに
応答して、ダイナミック保持回路部１０２の保持内容が
出力されたライン１５上のデータを取り込み保持すると
ともに、保持データとして出力するスタティックラッチ
部１０５とを有する。
ＣＬＫがインバータ１０１を介して第１の入力端に、桁
上がり信号ＣＲＹが第２の入力端にそれぞれ与えられ、
制御クロック信号ＣＣＬＫによりプリチャージを行い、
制御クロック信号ＣＣＬＫおよび桁上がり信号ＣＲＹに
よりサンプリングを行うダイナミック保持回路部１０２
と、制御クロック信号ＣＣＬＫの“Ｈ”レベルから
“Ｌ”レベルへの立ち下がりのタイミングに同期して所
定幅のワンショットパルスを発生するパルス発生回路部
１０３と、制御クロック信号ＣＣＬＫの周期が低速時に
は“Ｌ”レベル、高速時には“Ｈ”レベルに反転するラ
ッチクロック選択信号ＣＳＥＬが外部から供給されこの
信号が、“Ｌ”レベルのときにはパルス発生回路部１０
３出力のライン１２上のワンショットパルスを選択し、
“Ｈ”レベルのときには制御クロック信号ＣＣＬＫを選
択してラッチクロックＣＬＫＳとして出力する保持クロ
ック選択回路部１０４と、この保持クロック選択回路部
１０４で選択的に出力されるラッチクロックＣＬＫＳに
応答して、ダイナミック保持回路部１０２の保持内容が
出力されたライン１５上のデータを取り込み保持すると
ともに、保持データとして出力するスタティックラッチ
部１０５とを有する。
【００３２】保持クロック選択回路部１０４は、ラッチ
クロック選択選択信号ＣＳＥＬを入力とするインバータ
１０２ａと、ラッチクロック選択信号ＣＳＥＬをゲート
電極に入力するトランスファゲートＮ３と、インバータ
１０２ａの出力信号をライン１３ａを介してゲート電極
に入力するトランスファゲートＮ４と、トランスファゲ
ートＮ３の出力およびトランスファゲートＮ４の出力を
それぞれ出力ライン１１ａおよび出力ライン１２ａのＯ
Ｒ接続で入力するとともにそのいずれかを選択的にラッ
チクロックＣＬＫＳとして出力するインバータ１０２ｂ
とから構成されている。
クロック選択選択信号ＣＳＥＬを入力とするインバータ
１０２ａと、ラッチクロック選択信号ＣＳＥＬをゲート
電極に入力するトランスファゲートＮ３と、インバータ
１０２ａの出力信号をライン１３ａを介してゲート電極
に入力するトランスファゲートＮ４と、トランスファゲ
ートＮ３の出力およびトランスファゲートＮ４の出力を
それぞれ出力ライン１１ａおよび出力ライン１２ａのＯ
Ｒ接続で入力するとともにそのいずれかを選択的にラッ
チクロックＣＬＫＳとして出力するインバータ１０２ｂ
とから構成されている。
【００３３】ダイナミック保持回路部１０２、パルス発
生回路１０３およびスタティックラッチ部１０５はそれ
ぞれ従来例で示したダイナミック保持回路部３０２、パ
ルス発生回路３０３およびスタティックラッチ部３０５
と同様な構成であるからここでの構成の説明は省略す
る。
生回路１０３およびスタティックラッチ部１０５はそれ
ぞれ従来例で示したダイナミック保持回路部３０２、パ
ルス発生回路３０３およびスタティックラッチ部３０５
と同様な構成であるからここでの構成の説明は省略す
る。
【００３４】本発明のダイナッミックラッチ回路の動作
説明用タイミングチャートを示した図２を併せて参照す
ると、制御クロック信号ＣＣＬＫが“Ｈ”レベルの時が
プリチャージタイミングで、“Ｌ”レベルの時がサンプ
リングタイミングであり、このプリチャージタイミング
およびサンプリングタイミングの動作について説明す
る。
説明用タイミングチャートを示した図２を併せて参照す
ると、制御クロック信号ＣＣＬＫが“Ｈ”レベルの時が
プリチャージタイミングで、“Ｌ”レベルの時がサンプ
リングタイミングであり、このプリチャージタイミング
およびサンプリングタイミングの動作について説明す
る。
【００３５】（イ）ラッチクロック選択信号ＣＳＥＬが
“Ｌ”レベルでプリチャージタイミングの時 ライン１１上の制御クロック信号ＣＣＬＫが“Ｈ”レベ
ルであれば、インバータ１０１の出力が“Ｌ”レベルに
なってライン１４上に出力され、従ってＰチャネルＭＯ
ＳトランジスタＰ１は導通し、ＮチャネルＭＯＳトラン
ジスタＮ１は非導通となる。
“Ｌ”レベルでプリチャージタイミングの時 ライン１１上の制御クロック信号ＣＣＬＫが“Ｈ”レベ
ルであれば、インバータ１０１の出力が“Ｌ”レベルに
なってライン１４上に出力され、従ってＰチャネルＭＯ
ＳトランジスタＰ１は導通し、ＮチャネルＭＯＳトラン
ジスタＮ１は非導通となる。
【００３６】従ってダイナミック保持ライン１５にはＰ
チャネルＭＯＳトランジスタＰ１を介して電源電位ＶＤ
Ｄが供給され“Ｈ”レベルとなる。
チャネルＭＯＳトランジスタＰ１を介して電源電位ＶＤ
Ｄが供給され“Ｈ”レベルとなる。
【００３７】図１（ｂ）に示す保持クロック選択回路１
０４は、ライン１３上のラッチクロック選択信号ＣＳＥ
Ｌが“Ｌ”レベルにあるので、トランスファゲートＮ３
が非導通状態にある。一方、ラッチクロック選択信号Ｃ
ＳＥＬがインバータ１０２ａで反転された“Ｈ”レベル
がライン１３ａを介してトランスファゲートＮ４のゲー
ト電極に供給されるので導通状態になり、ライン１２上
のワンショットパルス発生回路出力（このときはまだワ
ンショットパルスを発生しておらず“Ｈ”レベル状態）
を選択してライン１２ａ上に転送し、この“Ｈ”レベル
状態をインバータ１０２ｂで反転して“Ｌ”レベル状態
のラッチクロック信号ＣＬＫＳを出力する。
０４は、ライン１３上のラッチクロック選択信号ＣＳＥ
Ｌが“Ｌ”レベルにあるので、トランスファゲートＮ３
が非導通状態にある。一方、ラッチクロック選択信号Ｃ
ＳＥＬがインバータ１０２ａで反転された“Ｈ”レベル
がライン１３ａを介してトランスファゲートＮ４のゲー
ト電極に供給されるので導通状態になり、ライン１２上
のワンショットパルス発生回路出力（このときはまだワ
ンショットパルスを発生しておらず“Ｈ”レベル状態）
を選択してライン１２ａ上に転送し、この“Ｈ”レベル
状態をインバータ１０２ｂで反転して“Ｌ”レベル状態
のラッチクロック信号ＣＬＫＳを出力する。
【００３８】このラッチクロック信号ＣＬＫＳが“Ｌ”
レベルであるのでスタテックラッチ部１０５は前の値を
保持する（図２−プリチャージタイミング期間）。
レベルであるのでスタテックラッチ部１０５は前の値を
保持する（図２−プリチャージタイミング期間）。
【００３９】（ロ）ラッチクロック選択信号ＣＳＥＬが
“Ｌ”レベルでサンプリングタイミングの時 ライン１１上の制御クロック信号ＣＣＬＫが“Ｈ”レベ
ルから“Ｌ”レベルに変化すると、インバータ１０１の
出力は“Ｌ”レベルから“Ｈ”レベルに変化し、Ｐチャ
ネルＭＯＳトランジスタＰ１は非導通となり、Ｎチャネ
ルＭＯＳトランジスタＮ１は導通する。ここで桁上げ信
号ＣＲＹが“Ｌ”レベルの時はＮチャネルＭＯＳトラン
ジスタＮ２は非導通となるので、ダイナミック保持ライ
ン１５のレベルは“Ｈ”レベルのままである。
“Ｌ”レベルでサンプリングタイミングの時 ライン１１上の制御クロック信号ＣＣＬＫが“Ｈ”レベ
ルから“Ｌ”レベルに変化すると、インバータ１０１の
出力は“Ｌ”レベルから“Ｈ”レベルに変化し、Ｐチャ
ネルＭＯＳトランジスタＰ１は非導通となり、Ｎチャネ
ルＭＯＳトランジスタＮ１は導通する。ここで桁上げ信
号ＣＲＹが“Ｌ”レベルの時はＮチャネルＭＯＳトラン
ジスタＮ２は非導通となるので、ダイナミック保持ライ
ン１５のレベルは“Ｈ”レベルのままである。
【００４０】パルス発生回路１０３は制御クロック信号
ＣＣＬＫの“Ｈ”レベルから“Ｌ”レベルへの変化タイ
ミングでアクティブレベル“Ｌ”レベルのワンショット
パルスを発生しライン１２へ出力する。
ＣＣＬＫの“Ｈ”レベルから“Ｌ”レベルへの変化タイ
ミングでアクティブレベル“Ｌ”レベルのワンショット
パルスを発生しライン１２へ出力する。
【００４１】このときラッチクロック選択信号ＣＳＥＬ
が“Ｌ”レベルであるので、保持クロック選択回路１０
４は、インバータ１０２ａでこのラッチクロック選択信
号ＣＳＥＬを“Ｈ”レベルに反転してトランスファゲー
トＮ４を導通させ、パルス発生回路１０２の出力信号ワ
ンショットパルスを選択し、インバータ１０２ｂで反転
してアクティブレベル“Ｈ”レベルのラッチクロックと
して出力する（図２−ＣＬＫＳ）。
が“Ｌ”レベルであるので、保持クロック選択回路１０
４は、インバータ１０２ａでこのラッチクロック選択信
号ＣＳＥＬを“Ｈ”レベルに反転してトランスファゲー
トＮ４を導通させ、パルス発生回路１０２の出力信号ワ
ンショットパルスを選択し、インバータ１０２ｂで反転
してアクティブレベル“Ｈ”レベルのラッチクロックと
して出力する（図２−ＣＬＫＳ）。
【００４２】このラッチクロックＣＬＫＳをスタテック
ラッチ部１０５はクロックとして入力し、ダイナミック
保持ライン１５の“Ｈ”レベルデータＤ１，Ｄ２を取り
込んで保持する。保持データはスタテックラッチ部１０
５の出力ライン１７に出力される。
ラッチ部１０５はクロックとして入力し、ダイナミック
保持ライン１５の“Ｈ”レベルデータＤ１，Ｄ２を取り
込んで保持する。保持データはスタテックラッチ部１０
５の出力ライン１７に出力される。
【００４３】一方、サンプリングタイミング時で桁上げ
信号ＣＲＹが“Ｈ”レベルの時は、ＮチャネルＭＯＳト
ランジスタＮ２は導通し、ＰチャネルＭＯＳトランジス
タＰ１は非導通状態、ＮチャネルＭＯＳトランジスタＮ
１は導通状態であるから、ダイナミック保持ラインのレ
ベルはＮチャネルＭＯＳトランジスタＮ１およびＮチャ
ネルＭＯＳトランジスタＮ２の両方が導通しているので
接地電位ＧＮＤレベルに引き下げられる。この接地電位
ＧＮＤレベルがワンショットパルスのラッチクロックＣ
ＬＫＳに応答してスタテックラッチ部１０５に取り込ま
れて保持される（図２−サンプリングタイミング期
間）。
信号ＣＲＹが“Ｈ”レベルの時は、ＮチャネルＭＯＳト
ランジスタＮ２は導通し、ＰチャネルＭＯＳトランジス
タＰ１は非導通状態、ＮチャネルＭＯＳトランジスタＮ
１は導通状態であるから、ダイナミック保持ラインのレ
ベルはＮチャネルＭＯＳトランジスタＮ１およびＮチャ
ネルＭＯＳトランジスタＮ２の両方が導通しているので
接地電位ＧＮＤレベルに引き下げられる。この接地電位
ＧＮＤレベルがワンショットパルスのラッチクロックＣ
ＬＫＳに応答してスタテックラッチ部１０５に取り込ま
れて保持される（図２−サンプリングタイミング期
間）。
【００４４】（ハ）ラッチクロック選択信号ＣＳＥＬが
“Ｈ”レベルでプリチャージタイミングの時 ラッチクロック選択信号ＣＳＥＬが“Ｈ”レベルである
から保持クロック選択回路１０４はトランスファゲート
Ｎ３が導通してライン１１上の制御クロック信号ＣＣＬ
Ｋを選択し、インバータ１０２ｂで“Ｌ”レベルに反転
したラッチクロックＣＬＫＳとしてスタテックラッチ部
１０５に与える。この場合、プリチャージを行うタイミ
ングは上記（イ）の条件と同様に、制御クロック信号Ｃ
ＣＬＫが“Ｈ”レベルであるから、インバータ１０１の
出力が“Ｌ”レベルになり、従ってＰチャネルＭＯＳト
ランジスタＰ１は導通し、ＮチャネルＭＯＳトランジス
タＮ１は非導通となる。
“Ｈ”レベルでプリチャージタイミングの時 ラッチクロック選択信号ＣＳＥＬが“Ｈ”レベルである
から保持クロック選択回路１０４はトランスファゲート
Ｎ３が導通してライン１１上の制御クロック信号ＣＣＬ
Ｋを選択し、インバータ１０２ｂで“Ｌ”レベルに反転
したラッチクロックＣＬＫＳとしてスタテックラッチ部
１０５に与える。この場合、プリチャージを行うタイミ
ングは上記（イ）の条件と同様に、制御クロック信号Ｃ
ＣＬＫが“Ｈ”レベルであるから、インバータ１０１の
出力が“Ｌ”レベルになり、従ってＰチャネルＭＯＳト
ランジスタＰ１は導通し、ＮチャネルＭＯＳトランジス
タＮ１は非導通となる。
【００４５】従ってダイナミック保持ライン１５にはＰ
チャネルＭＯＳトランジスタＰ１を介して電源電位ＶＤ
Ｄが供給され“Ｈ”レベルとなる。
チャネルＭＯＳトランジスタＰ１を介して電源電位ＶＤ
Ｄが供給され“Ｈ”レベルとなる。
【００４６】このとき上述したようにラッチクロック信
号ＣＬＫＳが“Ｌ”レベルであるのでスタテックラッチ
部１０５は前の値を保持する（図２−プリチャージタイ
ミング期間）。
号ＣＬＫＳが“Ｌ”レベルであるのでスタテックラッチ
部１０５は前の値を保持する（図２−プリチャージタイ
ミング期間）。
【００４７】（ニ）ラッチクロック選択信号ＣＳＥＬが
“Ｈ”レベルでサンプリングタイミングの時 ラッチクロック選択信号ＣＳＥＬが“Ｈ”レベルである
から、上述の（ニ）と同様に、保持クロック選択回路１
０４はライン１１上の制御クロック信号ＣＣＬＫを選択
する。制御クロック信号ＣＣＬＫが“Ｌ”レベルの場
合、保持クロック選択回路１０４の出力するラッチクロ
ックＣＬＫＳは“Ｈ”レベルとなり、従ってスタティッ
クラッチ部１０５はサンプリング動作を行う。
“Ｈ”レベルでサンプリングタイミングの時 ラッチクロック選択信号ＣＳＥＬが“Ｈ”レベルである
から、上述の（ニ）と同様に、保持クロック選択回路１
０４はライン１１上の制御クロック信号ＣＣＬＫを選択
する。制御クロック信号ＣＣＬＫが“Ｌ”レベルの場
合、保持クロック選択回路１０４の出力するラッチクロ
ックＣＬＫＳは“Ｈ”レベルとなり、従ってスタティッ
クラッチ部１０５はサンプリング動作を行う。
【００４８】すなわち、制御クロック信号ＣＣＬＫが
“Ｈ”レベルから“Ｌ”レベルに変化すると、インバー
タ１０１の出力は“Ｌ”レベルから“Ｈ”レベルに変化
し、ＰチャネルＭＯＳトランジスタＰ１は非導通とな
り、ＮチャネルＭＯＳトランジスタＮ１は導通する。こ
こで桁上げ信号ＣＲＹが“Ｌ”レベルの時はＮチャネル
ＭＯＳトランジスタＮ２は非導通となるので、ダイナミ
ック保持ライン１５のレベルは“Ｈ”レベルのままであ
る（図２−サンプリングタイミング期間）。
“Ｈ”レベルから“Ｌ”レベルに変化すると、インバー
タ１０１の出力は“Ｌ”レベルから“Ｈ”レベルに変化
し、ＰチャネルＭＯＳトランジスタＰ１は非導通とな
り、ＮチャネルＭＯＳトランジスタＮ１は導通する。こ
こで桁上げ信号ＣＲＹが“Ｌ”レベルの時はＮチャネル
ＭＯＳトランジスタＮ２は非導通となるので、ダイナミ
ック保持ライン１５のレベルは“Ｈ”レベルのままであ
る（図２−サンプリングタイミング期間）。
【００４９】上述したようにこのときのラッチクロック
ＣＬＫＳは制御クロック信号ＣＣＬＫが選択された
“Ｈ”レベルであるから、この信号をスタテックラッチ
部１０５はクロックとして入力し、ダイナミック保持ラ
イン１５の“Ｈ”レベルデータＤ３，Ｄ４を取り込んで
保持する。保持データはスタテックラッチ部１０５の出
力ライン１７に出力される。
ＣＬＫＳは制御クロック信号ＣＣＬＫが選択された
“Ｈ”レベルであるから、この信号をスタテックラッチ
部１０５はクロックとして入力し、ダイナミック保持ラ
イン１５の“Ｈ”レベルデータＤ３，Ｄ４を取り込んで
保持する。保持データはスタテックラッチ部１０５の出
力ライン１７に出力される。
【００５０】一方、サンプリングタイミング時で桁上げ
信号ＣＲＹが“Ｈ”レベルの時は、ＮチャネルＭＯＳト
ランジスタＮ２は導通し、ＰチャネルＭＯＳトランジス
タＰ１は非導通状態、ＮチャネルＭＯＳトランジスタＮ
１は導通状態であるから、ダイナミック保持ラインのレ
ベルはＮチャネルＭＯＳトランジスタＮ１およびＮチャ
ネルＭＯＳトランジスタＮ２の両方が導通しているので
接地電位ＧＮＤレベルに引き下げられる。この接地電位
ＧＮＤレベルが制御クロック信号ＣＣＬＫが選択された
“Ｈ”レベルのラッチクロックＣＬＫＳに応答してスタ
テックラッチ部１０５に取り込まれて保持される（図２
−サンプリングタイミング期間）。
信号ＣＲＹが“Ｈ”レベルの時は、ＮチャネルＭＯＳト
ランジスタＮ２は導通し、ＰチャネルＭＯＳトランジス
タＰ１は非導通状態、ＮチャネルＭＯＳトランジスタＮ
１は導通状態であるから、ダイナミック保持ラインのレ
ベルはＮチャネルＭＯＳトランジスタＮ１およびＮチャ
ネルＭＯＳトランジスタＮ２の両方が導通しているので
接地電位ＧＮＤレベルに引き下げられる。この接地電位
ＧＮＤレベルが制御クロック信号ＣＣＬＫが選択された
“Ｈ”レベルのラッチクロックＣＬＫＳに応答してスタ
テックラッチ部１０５に取り込まれて保持される（図２
−サンプリングタイミング期間）。
【００５１】したがって、上述した実施の形態によれ
ば、制御クロック信号ＣＣＬＫが低速時の場合は、
“Ｌ”レベルで外部から供給されるラッチクロック選択
信号ＣＳＥＬを用いて、制御クロック信号ＣＣＬＫから
生成したワンショトパルスをラッチクロックＣＬＫＳと
して選択し、制御クロック信号ＣＣＬＫが高速時の場合
は、“Ｈ”レベルで外部から供給されるラッチクロック
選択信号ＣＳＥＬを用いて、制御クロック信号ＣＣＬＫ
の反転信号をラッチクロックＣＬＫＳとして選択するの
で、制御クロック信号ＣＣＬＫの周波数が高速度になっ
てもラッチクロックＣＬＫＳが消滅してしまうことがな
く、また、低速度の場合でもダイナミック保持ラインの
保持容量が抜けない程度にあらかじめラッチクロック幅
を広く設定しておくことが出来るので保持抜けを防止出
来、誤動作のないダイナミックラッチ回路を提供するこ
とが出来る。
ば、制御クロック信号ＣＣＬＫが低速時の場合は、
“Ｌ”レベルで外部から供給されるラッチクロック選択
信号ＣＳＥＬを用いて、制御クロック信号ＣＣＬＫから
生成したワンショトパルスをラッチクロックＣＬＫＳと
して選択し、制御クロック信号ＣＣＬＫが高速時の場合
は、“Ｈ”レベルで外部から供給されるラッチクロック
選択信号ＣＳＥＬを用いて、制御クロック信号ＣＣＬＫ
の反転信号をラッチクロックＣＬＫＳとして選択するの
で、制御クロック信号ＣＣＬＫの周波数が高速度になっ
てもラッチクロックＣＬＫＳが消滅してしまうことがな
く、また、低速度の場合でもダイナミック保持ラインの
保持容量が抜けない程度にあらかじめラッチクロック幅
を広く設定しておくことが出来るので保持抜けを防止出
来、誤動作のないダイナミックラッチ回路を提供するこ
とが出来る。
【００５２】なお、制御クロック信号の高速時には、パ
ルス発生回路１０３のアナログディレイ３０３ｂを構成
する素子の周波数応答速度が制御クロック信号の周波数
に追随しなくなるので、パルス発生回路１０３出力のワ
ンショットパルスは低速時にしか使用していない。した
がって、制御クロック信号の低速時のクロック周期はア
ナログディレイの周波数応答速度の範囲内に設定され
る。
ルス発生回路１０３のアナログディレイ３０３ｂを構成
する素子の周波数応答速度が制御クロック信号の周波数
に追随しなくなるので、パルス発生回路１０３出力のワ
ンショットパルスは低速時にしか使用していない。した
がって、制御クロック信号の低速時のクロック周期はア
ナログディレイの周波数応答速度の範囲内に設定され
る。
【００５３】上述した実施の形態におけるパルス発生回
路、保持クロック選択回路、スタティックラッチは、上
述した所定の動作を行う回路であれば回路構成が異なっ
ても適用できる。
路、保持クロック選択回路、スタティックラッチは、上
述した所定の動作を行う回路であれば回路構成が異なっ
ても適用できる。
【００５４】
【発明の効果】以上説明したように本発明のダイナミッ
クラッチ回路は、制御クロック信号が低速時の場合は
“Ｌ”レベルで、高速時の場合は“Ｈ”レベルで外部か
ら供給されるラッチクロック選択信号を用いて、制御ク
ロック信号から生成したワンショトパルスまたは制御ク
ロック信号の反転信号のいずれかを選択的にラッチクロ
ック出力する保持クロック選択手段を有するので、制御
クロック信号周期がワンショットパルス幅よりも短い時
は制御クロック信号そのものを用いてプリチャージ、サ
ンプリングおよびスタテックラッチの動作を行い、制御
クロック信号周期がワンショットパルス幅よりも長い時
は制御クロック信号の立ち下がりに同期したワンショッ
トパルスでスタティックラッチにラッチさせることによ
り、アナログディレイを構成する素子の周波数応答速度
が制御クロック周波数に追従しなくなるという欠点を回
避し、かつダイナミック保持時間よりも長い周期の制御
クロック信号でも保持抜けを起こさずに安定して動作さ
せることが出来、従って広範囲な制御クロック信号周期
で動作させることが出来るので信頼性の向上に寄与する
効果を有する。
クラッチ回路は、制御クロック信号が低速時の場合は
“Ｌ”レベルで、高速時の場合は“Ｈ”レベルで外部か
ら供給されるラッチクロック選択信号を用いて、制御ク
ロック信号から生成したワンショトパルスまたは制御ク
ロック信号の反転信号のいずれかを選択的にラッチクロ
ック出力する保持クロック選択手段を有するので、制御
クロック信号周期がワンショットパルス幅よりも短い時
は制御クロック信号そのものを用いてプリチャージ、サ
ンプリングおよびスタテックラッチの動作を行い、制御
クロック信号周期がワンショットパルス幅よりも長い時
は制御クロック信号の立ち下がりに同期したワンショッ
トパルスでスタティックラッチにラッチさせることによ
り、アナログディレイを構成する素子の周波数応答速度
が制御クロック周波数に追従しなくなるという欠点を回
避し、かつダイナミック保持時間よりも長い周期の制御
クロック信号でも保持抜けを起こさずに安定して動作さ
せることが出来、従って広範囲な制御クロック信号周期
で動作させることが出来るので信頼性の向上に寄与する
効果を有する。
【図１】（ａ）本発明のダイナミックラッチ回路におけ
る一実施の形態の回路図である。 （ｂ）上記回路に適用される保持クロック選択回路部の
一例を示す公知の回路図である。
る一実施の形態の回路図である。 （ｂ）上記回路に適用される保持クロック選択回路部の
一例を示す公知の回路図である。
【図２】図１に示した一実施の形態の動作説明用タイミ
ングチャートである。
ングチャートである。
【図３】（ａ）従来のダイナミックラッチ回路の一例を
示す回路図である。 （ｂ）従来のダイナミックラッチ回路に適用するパルス
発生回路の一例を示す回路図である。 （ｃ）従来の従来のダイナミックラッチ回路に適用する
スタティックラッチ部の一例を示す回路図である。
示す回路図である。 （ｂ）従来のダイナミックラッチ回路に適用するパルス
発生回路の一例を示す回路図である。 （ｃ）従来の従来のダイナミックラッチ回路に適用する
スタティックラッチ部の一例を示す回路図である。
【図４】従来のダイナミックラッチ回路の動作説明用タ
イミングチャートである。
イミングチャートである。
【図５】（ａ）制御クロック信号ＣＣＬＫの低速時に合
せてワンショットパルスの幅を設定した場合の動作説明
用タイミングチャートである。図である。 （ｂ）制御クロック信号ＣＣＬＫの高速時に合せてワン
ショットパルスの幅を設定した場合の動作説明用タイミ
ングチャートである。
せてワンショットパルスの幅を設定した場合の動作説明
用タイミングチャートである。図である。 （ｂ）制御クロック信号ＣＣＬＫの高速時に合せてワン
ショットパルスの幅を設定した場合の動作説明用タイミ
ングチャートである。
１１，３１ 制御クロック信号の入力ライン １２，３２ パルス発生回路部の出力ライン １３ ラッチクロック選択信号の入力ライン １５，３４ ダイナミック保持ライン １４，３１ａ，３１ｃ 制御クロック信号の反転出力
ライン １６，３３ 桁上げ信号の入力ライン １７，３６ 保持データ出力ライン ３１ｂ アナログディレイ３０３ｂの出力ライン ３４ａ トランスファゲートＮ７の出力ライン １０４ 保持クロック選択回路部 １０５，３０５ スタテックラッチ部 Ｎ３，Ｎ４，Ｎ７ トランスファーゲート １０１，１０２ａ，１０２ｂ，３０１，３０４，３０３
ａ，３０５ａ，３０５ｃ インバータ １０３，３０３ パルス発生回路部 ３０５ｂ クロックドインバータ ３０３ｂ アナログディレイ（ＤＥＬＡＹ） ３０３ｃ ＮＡＮＤ ＣＣＬＫ 制御クロック信号 ＣＬＫＳ ラッチクロック ＣＬＫＳバー 制御クロック信号の反転信号 ＣＲＹ 桁上げ信号 ＣＳＥＬ ラッチクロック選択信号
ライン １６，３３ 桁上げ信号の入力ライン １７，３６ 保持データ出力ライン ３１ｂ アナログディレイ３０３ｂの出力ライン ３４ａ トランスファゲートＮ７の出力ライン １０４ 保持クロック選択回路部 １０５，３０５ スタテックラッチ部 Ｎ３，Ｎ４，Ｎ７ トランスファーゲート １０１，１０２ａ，１０２ｂ，３０１，３０４，３０３
ａ，３０５ａ，３０５ｃ インバータ １０３，３０３ パルス発生回路部 ３０５ｂ クロックドインバータ ３０３ｂ アナログディレイ（ＤＥＬＡＹ） ３０３ｃ ＮＡＮＤ ＣＣＬＫ 制御クロック信号 ＣＬＫＳ ラッチクロック ＣＬＫＳバー 制御クロック信号の反転信号 ＣＲＹ 桁上げ信号 ＣＳＥＬ ラッチクロック選択信号
Claims (4)
- 【請求項１】 外部から第１の制御信号と桁上がり信号
とが与えられ、前記第１の制御信号によりプリチャージ
を行い、前記第１の制御信号および前記桁上がり信号に
よりサンプリングを行うダイナミック保持手段と、前記
第１の制御信号の論理レベルのハイレベルからロウレベ
ルへの立ち下がりのタイミングに同期して所定幅のワン
ショットパルスを発生するパルス発生手段と、前記ダイ
ナミック保持手段の保持する値を前記ワンショットパル
スに応答して取り込み保持するスタティックラッチとを
有するダイナミックラッチ回路において、前記第１の制
御信号が高速度または低速度に変化するのに対応し、ハ
イレベルまたはロウレベルのいずれかに極性反転した状
態で外部から与えられる第２の制御信号に応答して前記
第１の制御信号または前記ワンショットパルスのいずれ
かを選択し、前記スタテックラッチにラッチクロックと
して供給するラッチクロック選択手段を備えることを特
徴とするダイナミックラッチ回路。 - 【請求項２】 前記ラッチクロック選択手段は、前記第
１の制御信号の周期が、前記ワンショットパルス幅より
も短かい高速時は前記第１の制御信号を、前記ワンショ
ットパルス幅よりも長い低速時は前記第１の制御信号に
同期した前記ワンショットパルスをそれぞれ選択するよ
うに構成される請求項１記載のダイナミックラッチ回
路。 - 【請求項３】 前記ラッチクロック選択手段を用いて、
前記ダイナミック保持手段の保持時間より長い周期の前
記第１の制御信号であっても前記ダイナミック保持手段
の値が所定のレベル以下に低下する保持抜けを起さずに
前記スタティックラッチにラッチさせる請求項２記載の
ダイナミックラッチ回路。 - 【請求項４】 前記第１の制御信号の前記低速時の周期
は、前記パルス発生手段において前記第１の制御信号お
よびこの制御信号を所定時間遅延させた信号の組み合せ
で前記ワンショットパルスを生成するためのアナログデ
ィレイ手段が有する周波数応答速度の範囲内に設定され
る請求項１または２記載のダイナミックラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28293995A JP3147743B2 (ja) | 1995-10-31 | 1995-10-31 | ダイナミックラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28293995A JP3147743B2 (ja) | 1995-10-31 | 1995-10-31 | ダイナミックラッチ回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH09130213A true JPH09130213A (ja) | 1997-05-16 |
| JP3147743B2 JP3147743B2 (ja) | 2001-03-19 |
Family
ID=17659076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28293995A Expired - Fee Related JP3147743B2 (ja) | 1995-10-31 | 1995-10-31 | ダイナミックラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147743B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611309B1 (ko) * | 2005-06-29 | 2006-08-10 | 고려대학교 산학협력단 | 래치 및 이를 구비하는 플립플롭 |
Families Citing this family (2)
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-
1995
- 1995-10-31 JP JP28293995A patent/JP3147743B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611309B1 (ko) * | 2005-06-29 | 2006-08-10 | 고려대학교 산학협력단 | 래치 및 이를 구비하는 플립플롭 |
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| Publication number | Publication date |
|---|---|
| JP3147743B2 (ja) | 2001-03-19 |
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