JP3147743B2 - ダイナミックラッチ回路 - Google Patents
ダイナミックラッチ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はダイナミックラッチ
回路に係わり、特にラッチクロックの周波数が高速時お
よび低速時の両方に対応して保持抜けを起さずにダイナ
ミック保持データをスタティックラッチにラッチさせる
ダイナミックラッチ回路に関する。
回路に係わり、特にラッチクロックの周波数が高速時お
よび低速時の両方に対応して保持抜けを起さずにダイナ
ミック保持データをスタティックラッチにラッチさせる
ダイナミックラッチ回路に関する。
【０００２】
【従来の技術】この種の従来のダイナミックラッチ回路
は、その回路図を示した図３（ａ）、この回路で使用さ
れるパルス発生回路の回路図を示した図３（ｂ）および
スタチックラッチの回路図を示した図３（ｃ）を参照す
ると、外部から制御クロック信号ＣＣＬＫがインバータ
３０１を介して第１の入力端に、桁上げ信号ＣＲＹが第
２の入力端にそれぞれ与えられ、制御クロック信号ＣＣ
ＬＫによりプリチャージを行い制御クロック信号ＣＣＬ
Ｋおよび桁上げ信号ＣＲＹによりサンプリングを行うダ
イナミック保持回路部３０２と、制御クロック信号ＣＣ
ＬＫの２値論理レベルのハイレベル（以下、“Ｈ”レベ
ルと称す）からロウレベル（以下、“Ｌ”レベルと称
す）への立ち下がりのタイミングごとに所定幅のワンシ
ョットパルスを発生するパルス発生回路部３０３と、ダ
イナミック保持回路部３０２の保持内容が出力されたラ
イン３４上のデータを、ライン３２上に出力されたワン
ショットパルスがインバータ３０４で反転されたラッチ
クロックＣＬＫＳに応答して取り込み保持するととも
に、保持データを出力するスタティックラッチ部３０５
とを有する。
は、その回路図を示した図３（ａ）、この回路で使用さ
れるパルス発生回路の回路図を示した図３（ｂ）および
スタチックラッチの回路図を示した図３（ｃ）を参照す
ると、外部から制御クロック信号ＣＣＬＫがインバータ
３０１を介して第１の入力端に、桁上げ信号ＣＲＹが第
２の入力端にそれぞれ与えられ、制御クロック信号ＣＣ
ＬＫによりプリチャージを行い制御クロック信号ＣＣＬ
Ｋおよび桁上げ信号ＣＲＹによりサンプリングを行うダ
イナミック保持回路部３０２と、制御クロック信号ＣＣ
ＬＫの２値論理レベルのハイレベル（以下、“Ｈ”レベ
ルと称す）からロウレベル（以下、“Ｌ”レベルと称
す）への立ち下がりのタイミングごとに所定幅のワンシ
ョットパルスを発生するパルス発生回路部３０３と、ダ
イナミック保持回路部３０２の保持内容が出力されたラ
イン３４上のデータを、ライン３２上に出力されたワン
ショットパルスがインバータ３０４で反転されたラッチ
クロックＣＬＫＳに応答して取り込み保持するととも
に、保持データを出力するスタティックラッチ部３０５
とを有する。
【０００３】ダイナミック保持回路部３０２は、電源電
位ＶＤＤおよび接地電位ＧＮＤ間にＰチャネルＭＯＳト
ランジスタＰ２とＮチャネルＭＯＳトランジスタＮ５と
Ｎ６とが直列接続状態で挿入され、ＰチャネルＭＯＳト
ランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ
５のそれぞれのゲート電極が第１の入力端を介してライ
ン３１ｃに共通接続され、ＮチャネルＭＯＳトランジス
タＮ６のゲート電極はライン３３に接続され、Ｐチャネ
ルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトラ
ンジスタＮ５の直列接続点がライン３４に接続されて構
成される。
位ＶＤＤおよび接地電位ＧＮＤ間にＰチャネルＭＯＳト
ランジスタＰ２とＮチャネルＭＯＳトランジスタＮ５と
Ｎ６とが直列接続状態で挿入され、ＰチャネルＭＯＳト
ランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ
５のそれぞれのゲート電極が第１の入力端を介してライ
ン３１ｃに共通接続され、ＮチャネルＭＯＳトランジス
タＮ６のゲート電極はライン３３に接続され、Ｐチャネ
ルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトラ
ンジスタＮ５の直列接続点がライン３４に接続されて構
成される。
【０００４】一方、パル発生回路部３０３は、制御クロ
ック信号ＣＣＬＫライン３１がインバータ３０３ａおよ
びＤＥＬＡＹ（アナログディレイ部）３０３ｂの入力端
にそれぞれ接続され、それぞれの出力端がライン３１ａ
および３１ｂを介してＮＡＮＤ３０３ｃの入力端に接続
され、その出力端からラッチクロックＣＬＫＳを出力す
るように構成されている。
ック信号ＣＣＬＫライン３１がインバータ３０３ａおよ
びＤＥＬＡＹ（アナログディレイ部）３０３ｂの入力端
にそれぞれ接続され、それぞれの出力端がライン３１ａ
および３１ｂを介してＮＡＮＤ３０３ｃの入力端に接続
され、その出力端からラッチクロックＣＬＫＳを出力す
るように構成されている。
【０００５】ダイナミックラッチ部３０５は、ダイナミ
ック保持ライン３４とインバータ３０５ａの入力端との
間にトランスファゲートＮ７が接続され、インバータ３
０５ａの出力端からライン３６を介してクロックドイン
バータ３０５ｂの入力端に接続され、その出力端がイン
バータ３０５ａの入力端に接続される。ラッチクロック
ＣＬＫＳラインはトランスファゲートＮ７のゲート電極
およびインバータ３０５ｃの入力端にそれぞれ接続さ
れ、インバータ３０５ｃの出力端ＣＬＫＳバーラインが
クロックドインバータ３０５ｂのクロック端子に接続さ
れて構成され、ライン３６を介して保持データが出力さ
れる。
ック保持ライン３４とインバータ３０５ａの入力端との
間にトランスファゲートＮ７が接続され、インバータ３
０５ａの出力端からライン３６を介してクロックドイン
バータ３０５ｂの入力端に接続され、その出力端がイン
バータ３０５ａの入力端に接続される。ラッチクロック
ＣＬＫＳラインはトランスファゲートＮ７のゲート電極
およびインバータ３０５ｃの入力端にそれぞれ接続さ
れ、インバータ３０５ｃの出力端ＣＬＫＳバーラインが
クロックドインバータ３０５ｂのクロック端子に接続さ
れて構成され、ライン３６を介して保持データが出力さ
れる。
【０００６】上述した従来のダイナミックラッチ回路の
動作説明用のタイミングチャートを示した図４を併せて
参照すると、制御クロック信号ＣＣＬＫの“Ｈ”レベル
時がプリチャージタイミングで、“Ｌ”レベル時がサン
プリングタイミングを示している。
動作説明用のタイミングチャートを示した図４を併せて
参照すると、制御クロック信号ＣＣＬＫの“Ｈ”レベル
時がプリチャージタイミングで、“Ｌ”レベル時がサン
プリングタイミングを示している。
【０００７】はじめに、プリチャージタイミングおよび
サンプリングタイミングの動作について説明する。
サンプリングタイミングの動作について説明する。
【０００８】まず、プリチャージタイミングの制御クロ
ック信号ＣＣＬＫのライン３１が“Ｌ”レベルから
“Ｈ”レベルへ変化した時は、インバータ３０１の出力
が“Ｌ”レベルになってライン３１ｃ上に出力され、従
ってＰチャネルＭＯＳトランジスタＰ２は導通し、Ｎチ
ャネルＭＯＳトランジスタＮ５は非導通となり、ダイナ
ミック保持ライン３４には“Ｈ”レベルが出力される。
ック信号ＣＣＬＫのライン３１が“Ｌ”レベルから
“Ｈ”レベルへ変化した時は、インバータ３０１の出力
が“Ｌ”レベルになってライン３１ｃ上に出力され、従
ってＰチャネルＭＯＳトランジスタＰ２は導通し、Ｎチ
ャネルＭＯＳトランジスタＮ５は非導通となり、ダイナ
ミック保持ライン３４には“Ｈ”レベルが出力される。
【０００９】一方、パルス発生回路３０３は、制御クロ
ック信号ＣＣＬＫが“Ｈ”レベルになったので、インバ
ータ３０３ａで反転されて“Ｌ”レベルになり２入力Ｎ
ＡＮＤ３０３ｃの出力は一義的に“Ｈ”レベルを出力す
るが前の状態も“Ｈ”レベルであるからその状態を持続
し、この信号がインバータ３０４で反転されたラッチク
ロックＣＬＫＳは“Ｌ”レベルである。ラッチクロック
ＣＬＫＳが“Ｌ”レベルであるから、スタテックラッチ
３０５は読み込み動作をせず、前の値を保持する。
ック信号ＣＣＬＫが“Ｈ”レベルになったので、インバ
ータ３０３ａで反転されて“Ｌ”レベルになり２入力Ｎ
ＡＮＤ３０３ｃの出力は一義的に“Ｈ”レベルを出力す
るが前の状態も“Ｈ”レベルであるからその状態を持続
し、この信号がインバータ３０４で反転されたラッチク
ロックＣＬＫＳは“Ｌ”レベルである。ラッチクロック
ＣＬＫＳが“Ｌ”レベルであるから、スタテックラッチ
３０５は読み込み動作をせず、前の値を保持する。
【００１０】次に、サンプリングタイミングの制御クロ
ック信号ＣＣＬＫが“Ｈ”レベルから“Ｌ”レベルに変
化すると、インバータ３０１の出力は“Ｌ”レベルから
“Ｈ”レベルに変化し、ＰチャネルＭＯＳトランジスタ
Ｐ２は非導通になり、ＮチャネルＭＯＳトランジスタＮ
５は導通する。ここで桁上げ信号ＣＲＹが“Ｌ”レベル
の時は、ＮチャネルＭＯＳトランジスタＮ６は非導通に
なるので、ダイナミック保持ライン３４の信号レベルは
“Ｈ”レベルのままである。
ック信号ＣＣＬＫが“Ｈ”レベルから“Ｌ”レベルに変
化すると、インバータ３０１の出力は“Ｌ”レベルから
“Ｈ”レベルに変化し、ＰチャネルＭＯＳトランジスタ
Ｐ２は非導通になり、ＮチャネルＭＯＳトランジスタＮ
５は導通する。ここで桁上げ信号ＣＲＹが“Ｌ”レベル
の時は、ＮチャネルＭＯＳトランジスタＮ６は非導通に
なるので、ダイナミック保持ライン３４の信号レベルは
“Ｈ”レベルのままである。
【００１１】ワショットパルス発生回路３０３は、制御
クロック信号ＣＣＬＫが“Ｈ”レベルから“Ｌ”レベル
へ変化するタイミングでインバータ３０３ａの出力ライ
ン３１ａの信号レベルが“Ｈ”レベルになるので、この
“Ｈ”レベル信号とアナログディレイ３０３ｂの出力ラ
イン３１ｂ上の遅延された信号との論理積により、アナ
ログディレイ３０３ｂで遅延された期間だけ“Ｌ”レベ
ルの幅を有するワンショットパルスを発生し出力する。
クロック信号ＣＣＬＫが“Ｈ”レベルから“Ｌ”レベル
へ変化するタイミングでインバータ３０３ａの出力ライ
ン３１ａの信号レベルが“Ｈ”レベルになるので、この
“Ｈ”レベル信号とアナログディレイ３０３ｂの出力ラ
イン３１ｂ上の遅延された信号との論理積により、アナ
ログディレイ３０３ｂで遅延された期間だけ“Ｌ”レベ
ルの幅を有するワンショットパルスを発生し出力する。
【００１２】このワンショットパルスがインバータ３０
４で反転されて“Ｈ”レベルの出力をするので、スタテ
ィックラッチ部３０５はこの“Ｈ”レベルをラッチクロ
ックＣＬＫＳとして入力し、ダイナミック保持ライン３
４の“Ｈ”レベル、この場合はデータＤ１，Ｄ２を取り
込んで保持するとともに、保持データＤ１，Ｄ２はスタ
テックラッチ部３０５の出力信号としてライン３６から
出力する。
４で反転されて“Ｈ”レベルの出力をするので、スタテ
ィックラッチ部３０５はこの“Ｈ”レベルをラッチクロ
ックＣＬＫＳとして入力し、ダイナミック保持ライン３
４の“Ｈ”レベル、この場合はデータＤ１，Ｄ２を取り
込んで保持するとともに、保持データＤ１，Ｄ２はスタ
テックラッチ部３０５の出力信号としてライン３６から
出力する。
【００１３】すなわち、スタティックラッチ部３０５は
ラッチクロックＣＬＫＳが“Ｈ”レベルの時、トランス
ファゲートＮ７が導通しダイナミック保持ライン３４の
値を取り込み、インバータ３０５ａで反転させてライン
３６から保持データを出力する。この時インバータ３０
５ｃの出力は“Ｌ”レベルであるからクロックドインバ
ータ３０５ｂは出力が“Ｌ”レベルになっている。
ラッチクロックＣＬＫＳが“Ｈ”レベルの時、トランス
ファゲートＮ７が導通しダイナミック保持ライン３４の
値を取り込み、インバータ３０５ａで反転させてライン
３６から保持データを出力する。この時インバータ３０
５ｃの出力は“Ｌ”レベルであるからクロックドインバ
ータ３０５ｂは出力が“Ｌ”レベルになっている。
【００１４】ラッチクロックＣＬＫＳが“Ｌ”レベルの
時はインバータ３０５ｃの出力ＣＬＫＳバーは“Ｈ”レ
ベルとなり、クロックドインバータ３０５ｂは活性化さ
れ、その出力すなわちライン３４ａに反転された“Ｈ”
レベルが出力される。つまりスタティックラッチ部３０
５はデータを保持する。
時はインバータ３０５ｃの出力ＣＬＫＳバーは“Ｈ”レ
ベルとなり、クロックドインバータ３０５ｂは活性化さ
れ、その出力すなわちライン３４ａに反転された“Ｈ”
レベルが出力される。つまりスタティックラッチ部３０
５はデータを保持する。
【００１５】この時トランスファゲートＮ７のゲート電
極は“Ｌ”レベルであり、トランスファゲートＮ７は非
導通になっている。
極は“Ｌ”レベルであり、トランスファゲートＮ７は非
導通になっている。
【００１６】また、サンプリングタイミングで桁上げ信
号ＣＲＹが“Ｈ”レベルのデータＤ１，Ｄ２，…の時
は、ＮチャネルＭＯＳトランジスタＮ６が導通し、制御
クロック信号ＣＣＬＫのライン３１ｃが“Ｈ”レベルで
あるからＰチャネルＭＯＳトランジスタＰ２は非導通、
ＮチャネルＭＯＳトランジスタＮ５は導通するので、ダ
イナミック保持ライン３４のレベルは接地電位ＧＮＤレ
ベルに引き下げられ、この接地電位ＧＮＤレベルがスタ
テックラッチ部３０５に取り込まれて保持される。
号ＣＲＹが“Ｈ”レベルのデータＤ１，Ｄ２，…の時
は、ＮチャネルＭＯＳトランジスタＮ６が導通し、制御
クロック信号ＣＣＬＫのライン３１ｃが“Ｈ”レベルで
あるからＰチャネルＭＯＳトランジスタＰ２は非導通、
ＮチャネルＭＯＳトランジスタＮ５は導通するので、ダ
イナミック保持ライン３４のレベルは接地電位ＧＮＤレ
ベルに引き下げられ、この接地電位ＧＮＤレベルがスタ
テックラッチ部３０５に取り込まれて保持される。
【００１７】スタティックラッチ部３０５のラッチクロ
ックＣＬＫＳをワンショットパルスとすることで、制御
クロック信号ＣＣＬＫの周期が長くなった場合にダイナ
ミック保持ライン３４のデータが保持抜けを起こしデー
タが失われてしまうことを防いでいる。
ックＣＬＫＳをワンショットパルスとすることで、制御
クロック信号ＣＣＬＫの周期が長くなった場合にダイナ
ミック保持ライン３４のデータが保持抜けを起こしデー
タが失われてしまうことを防いでいる。
【００１８】
【発明が解決しようとする課題】上述したスタティック
ラッチ部３０５は、制御クロック信号の周期がダイナミ
ック保持部３０２のダイナミック保持ライン３４の電荷
保持時間よりも長くなると電荷保持抜けを起こして誤動
作する。そこでパルス発生回路部３０３を設け、制御ク
ロック信号ＣＣＬＫの立ち下がりごとに所定幅のワンシ
ョットパルスを発生させ、そのパルスでサンプリング結
果のダイナミック保持データをラッチするように改良し
たものが従来の回路である。
ラッチ部３０５は、制御クロック信号の周期がダイナミ
ック保持部３０２のダイナミック保持ライン３４の電荷
保持時間よりも長くなると電荷保持抜けを起こして誤動
作する。そこでパルス発生回路部３０３を設け、制御ク
ロック信号ＣＣＬＫの立ち下がりごとに所定幅のワンシ
ョットパルスを発生させ、そのパルスでサンプリング結
果のダイナミック保持データをラッチするように改良し
たものが従来の回路である。
【００１９】ところが、この回路によれば、制御クロッ
ク信号ＣＣＬＫの周期が前述した所定幅のワンショット
パルスのパルス幅以内に短くなると、ワンショットパル
スが発生しないという不具合があった。特に近年のマイ
クロコンピュータにこのダイナミックラッチ回路を使用
した場合、制御クロック信号の周期は高速時と低速時で
は１桁以上違うので、低速時に合わせて設計すると、高
速時にはワンショットパルスが発生しなくなる。
ク信号ＣＣＬＫの周期が前述した所定幅のワンショット
パルスのパルス幅以内に短くなると、ワンショットパル
スが発生しないという不具合があった。特に近年のマイ
クロコンピュータにこのダイナミックラッチ回路を使用
した場合、制御クロック信号の周期は高速時と低速時で
は１桁以上違うので、低速時に合わせて設計すると、高
速時にはワンショットパルスが発生しなくなる。
【００２０】すなわち、制御クロック信号ＣＣＬＫが低
速時に合せてパルス発生回路部３０３出力のワンショッ
トパルスのパルス幅を設定した場合のタイミングチャー
トを示した図５（ａ）を参照すると、制御クロック信号
ＣＣＬＫの周期がパルス発生回路部３０３のアナログデ
ィレイの遅延時間より長い時に生成されたラッチクロッ
クＣＬＫＳは上述したように、遅延時間ｔｄに対応した
パルス幅を有して出力されているが、遅延時間ｔｄは一
定であるから、制御クロック信号ＣＣＬＫの周波数が高
くなるに従いその周期が遅延時間ｔｄと同じかそれより
も短かくなると、パルス発生回路部３０３のＮＡＮＤ３
０３ｃで２入力の信号が同時に“Ｈ”レベルとなる期間
が存在しなくなるので、ワンショットパルスＣＬＫＳが
出力されないという現象が起る。
速時に合せてパルス発生回路部３０３出力のワンショッ
トパルスのパルス幅を設定した場合のタイミングチャー
トを示した図５（ａ）を参照すると、制御クロック信号
ＣＣＬＫの周期がパルス発生回路部３０３のアナログデ
ィレイの遅延時間より長い時に生成されたラッチクロッ
クＣＬＫＳは上述したように、遅延時間ｔｄに対応した
パルス幅を有して出力されているが、遅延時間ｔｄは一
定であるから、制御クロック信号ＣＣＬＫの周波数が高
くなるに従いその周期が遅延時間ｔｄと同じかそれより
も短かくなると、パルス発生回路部３０３のＮＡＮＤ３
０３ｃで２入力の信号が同時に“Ｈ”レベルとなる期間
が存在しなくなるので、ワンショットパルスＣＬＫＳが
出力されないという現象が起る。
【００２１】また逆に制御クロック信号ＣＣＬＫが高速
時に合せてパルス発生回路部３０３出力のワンショット
パルスのパルス幅を設定した場合のタイミングチャート
を示した図５（ｂ）を参照すると、ワンショットパルス
の幅は周期の短かい制御クロック信号ＣＣＬＫに対応し
て遅延時間ｔｄも短かく設定されるので、制御クロック
信号ＣＣＬＫの周波数が低くなり周期が長くなっても遅
延時間ｔｄは固定であるから周期に比してワンショット
パルスの幅が狭くなり、かつその周期はダイナミック保
持ライン３４の電荷保持時間よりも長くなるので、ダイ
ナミック保持ラインの値を取り込めなくなる。
時に合せてパルス発生回路部３０３出力のワンショット
パルスのパルス幅を設定した場合のタイミングチャート
を示した図５（ｂ）を参照すると、ワンショットパルス
の幅は周期の短かい制御クロック信号ＣＣＬＫに対応し
て遅延時間ｔｄも短かく設定されるので、制御クロック
信号ＣＣＬＫの周波数が低くなり周期が長くなっても遅
延時間ｔｄは固定であるから周期に比してワンショット
パルスの幅が狭くなり、かつその周期はダイナミック保
持ライン３４の電荷保持時間よりも長くなるので、ダイ
ナミック保持ラインの値を取り込めなくなる。
【００２２】なお、本発明と一部構成上の共通点がある
回路の一例が特開平３−３４６１７号公報に記載されて
いる。同公報記載の回路は、制御クロック信号またはこ
れを遅延した信号のどちらかをセレクタで選択しラッチ
回路に入力する回路である。この回路は制御クロック信
号の周波数が高くなった場合、遅延回路を構成する遅延
素子の周波数応答速度が制御クロック信号の数波数に追
従出来ず、スタテックラッチのラッチクロックが発生し
なくなるという点で従来技術のダイナミックラッチ回路
と同じである。
回路の一例が特開平３−３４６１７号公報に記載されて
いる。同公報記載の回路は、制御クロック信号またはこ
れを遅延した信号のどちらかをセレクタで選択しラッチ
回路に入力する回路である。この回路は制御クロック信
号の周波数が高くなった場合、遅延回路を構成する遅延
素子の周波数応答速度が制御クロック信号の数波数に追
従出来ず、スタテックラッチのラッチクロックが発生し
なくなるという点で従来技術のダイナミックラッチ回路
と同じである。
【００２３】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、ダイナミック保持手段の保持時間より
長い周期の制御クロック信号であっても、保持抜けを起
さずに動作するダイナミックラッチ回路を提供すること
にある。
れたものであり、ダイナミック保持手段の保持時間より
長い周期の制御クロック信号であっても、保持抜けを起
さずに動作するダイナミックラッチ回路を提供すること
にある。
【００２４】
【課題を解決するための手段】本発明のダイナミックラ
ッチ回路の特徴は、所定の周期をもつ制御クロック信号
と２値論理レベルのいずれかをとる桁上げ信号と前記制
御クロック信号の周期があらかじめ定める周期以下にな
ると活性化されるラッチクロック選択信号とが外部から
与えられ、前記制御クロック信号の２値論理レベルのう
ち一方レベル期間で電源電位にプリチャージし前記制御
クロック信号の他方レベル期間でかつ前記桁上げ信号が
一方レベルの時電源電位のプリチャージレベルをサンプ
リングし、前記桁上げ信号が他方レベルの時接地電位を
サンプリングするダイナミック保持手段と、前記制御ク
ロック信号とこの制御クロック信号をアナログディレイ
手段により所定時間遅延させた遅延信号との論理合成に
よるパルス信号を前記制御クロック信号が一方レベルか
ら他方レベルへ変化するタイミングごとに発生するパル
ス発生手段と、前記制御クロック信号の周期が前記遅延
時間よりも長いときは前記ラッチクロック選択信号が非
活性化されて前記ワンショットパルス信号を選択出力
し、前記制御クロック信号の周期が前記遅延時間以内の
ときは前記ラッチクロック選択信号が活性化されて前記
制御クロック信号を選択出力するようにしたラッチクロ
ック選択手段と、選択出力された前記ワンショットパル
スおよび前記制御クロック信号をラッチクロックにして
前記サンプリング結果の前記プリチャージレベルまたは
接地電位を取り込み保持するスタティックラッチと、を
備えて構成されることにある。
ッチ回路の特徴は、所定の周期をもつ制御クロック信号
と２値論理レベルのいずれかをとる桁上げ信号と前記制
御クロック信号の周期があらかじめ定める周期以下にな
ると活性化されるラッチクロック選択信号とが外部から
与えられ、前記制御クロック信号の２値論理レベルのう
ち一方レベル期間で電源電位にプリチャージし前記制御
クロック信号の他方レベル期間でかつ前記桁上げ信号が
一方レベルの時電源電位のプリチャージレベルをサンプ
リングし、前記桁上げ信号が他方レベルの時接地電位を
サンプリングするダイナミック保持手段と、前記制御ク
ロック信号とこの制御クロック信号をアナログディレイ
手段により所定時間遅延させた遅延信号との論理合成に
よるパルス信号を前記制御クロック信号が一方レベルか
ら他方レベルへ変化するタイミングごとに発生するパル
ス発生手段と、前記制御クロック信号の周期が前記遅延
時間よりも長いときは前記ラッチクロック選択信号が非
活性化されて前記ワンショットパルス信号を選択出力
し、前記制御クロック信号の周期が前記遅延時間以内の
ときは前記ラッチクロック選択信号が活性化されて前記
制御クロック信号を選択出力するようにしたラッチクロ
ック選択手段と、選択出力された前記ワンショットパル
スおよび前記制御クロック信号をラッチクロックにして
前記サンプリング結果の前記プリチャージレベルまたは
接地電位を取り込み保持するスタティックラッチと、を
備えて構成されることにある。
【００２５】
【００２６】また、前記制御クロック信号の周期が前記
ダイナミック保持手段の電荷保持時間よりも長くなった
とき前記プリチャージレベルがあらかじめ定めた所定レ
ベル以下に低下しても保持抜けが無いように、前記ラッ
チクロック選択信号を活性化することにより前記制御ク
ロック信号を前記ラッチクロックとして選択し、その選
択したクロックで前記プリチャージレベルを前記スタテ
ィックラッチにラッチさせることができる。
ダイナミック保持手段の電荷保持時間よりも長くなった
とき前記プリチャージレベルがあらかじめ定めた所定レ
ベル以下に低下しても保持抜けが無いように、前記ラッ
チクロック選択信号を活性化することにより前記制御ク
ロック信号を前記ラッチクロックとして選択し、その選
択したクロックで前記プリチャージレベルを前記スタテ
ィックラッチにラッチさせることができる。
【００２７】さらに、前記制御クロック信号の周期が前
記遅延時間よりも長いときまたは前記制御クロック信号
が前記ダイナミック保持手段の電荷保持時間よりも長い
ときの各周期は、前記アナログディレイ手段が前記制御
クロック信号の周波数に追随できる周波数応答速度の範
囲内にあらかじめ設定される。
記遅延時間よりも長いときまたは前記制御クロック信号
が前記ダイナミック保持手段の電荷保持時間よりも長い
ときの各周期は、前記アナログディレイ手段が前記制御
クロック信号の周波数に追随できる周波数応答速度の範
囲内にあらかじめ設定される。
【００２８】
【発明の実施の形態】まず本発明の一実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【００２９】図１（ａ）は本発明のダイナミックラッチ
回路の一実施の形態を示す回路図であり、図１（ｂ）は
この回路に適用される保持クロック選択回路部の一例を
示す公知の回路図である。
回路の一実施の形態を示す回路図であり、図１（ｂ）は
この回路に適用される保持クロック選択回路部の一例を
示す公知の回路図である。
【００３０】図１（ａ）および図１（ｂ）を参照する
と、本発明のダイナミックラッチ回路と従来のダイナミ
ックラッチ回路との相違点は、パルス発生回路部とスタ
チックラッチ部との間に保持クロック選択回路部を設け
たことである。
と、本発明のダイナミックラッチ回路と従来のダイナミ
ックラッチ回路との相違点は、パルス発生回路部とスタ
チックラッチ部との間に保持クロック選択回路部を設け
たことである。
【００３１】すなわち、外部から、制御クロック信号Ｃ
ＣＬＫがインバータ１０１を介して第１の入力端に、桁
上げ信号ＣＲＹが第２の入力端にそれぞれ与えられ、制
御クロック信号ＣＣＬＫによりプリチャージを行い、制
御クロック信号ＣＣＬＫおよび桁上げ信号ＣＲＹにより
サンプリングを行うダイナミック保持回路部１０２と、
制御クロック信号ＣＣＬＫとこの信号を所定時間遅延さ
せた信号との論理合成により、制御クロック信号ＣＣＬ
Ｋの“Ｈ”レベルから“Ｌ”レベルへの立ち下がりのタ
イミングに同期した所定幅のワンショットパルスを発生
するパルス発生回路部１０３と、制御クロック信号ＣＣ
ＬＫの周期が上述したパルス発生回路部１０３の所定遅
延時間よりも長い低速時には“Ｌ”レベル、周期が所定
遅延時間以内の高速時には“Ｈ”レベルに反転するラッ
チクロック選択信号ＣＳＥＬが外部から供給されこの信
号が、“Ｌ”レベルのときにはパルス発生回路部１０３
出力のライン１２上ワンショットパルスを選択し、
“Ｈ”レベルのときには制御クロック信号ＣＣＬＫを選
択してラッチクロックＣＬＫＳとして出力する保持クロ
ック選択回路部１０４と、この保持クロック選択回路部
１０４で選択的に出力されるラッチクロックＣＬＫＳに
応答して、ダイナミック保持回路部１０２の保持内容が
出力されたライン１５上のデータを取り込み保持すると
ともに、保持データとして出力するスタティックラッチ
部１０５とを有する。
ＣＬＫがインバータ１０１を介して第１の入力端に、桁
上げ信号ＣＲＹが第２の入力端にそれぞれ与えられ、制
御クロック信号ＣＣＬＫによりプリチャージを行い、制
御クロック信号ＣＣＬＫおよび桁上げ信号ＣＲＹにより
サンプリングを行うダイナミック保持回路部１０２と、
制御クロック信号ＣＣＬＫとこの信号を所定時間遅延さ
せた信号との論理合成により、制御クロック信号ＣＣＬ
Ｋの“Ｈ”レベルから“Ｌ”レベルへの立ち下がりのタ
イミングに同期した所定幅のワンショットパルスを発生
するパルス発生回路部１０３と、制御クロック信号ＣＣ
ＬＫの周期が上述したパルス発生回路部１０３の所定遅
延時間よりも長い低速時には“Ｌ”レベル、周期が所定
遅延時間以内の高速時には“Ｈ”レベルに反転するラッ
チクロック選択信号ＣＳＥＬが外部から供給されこの信
号が、“Ｌ”レベルのときにはパルス発生回路部１０３
出力のライン１２上ワンショットパルスを選択し、
“Ｈ”レベルのときには制御クロック信号ＣＣＬＫを選
択してラッチクロックＣＬＫＳとして出力する保持クロ
ック選択回路部１０４と、この保持クロック選択回路部
１０４で選択的に出力されるラッチクロックＣＬＫＳに
応答して、ダイナミック保持回路部１０２の保持内容が
出力されたライン１５上のデータを取り込み保持すると
ともに、保持データとして出力するスタティックラッチ
部１０５とを有する。
【００３２】保持クロック選択回路部１０４は、ラッチ
クロック選択選択信号ＣＳＥＬを入力とするインバータ
１０２ａと、ラッチクロック選択信号ＣＳＥＬをゲート
電極に入力するトランスファゲートＮ３と、インバータ
１０２ａの出力信号をライン１３ａを介してゲート電極
に入力するトランスファゲートＮ４と、トランスファゲ
ートＮ３の出力およびトランスファゲートＮ４の出力を
それぞれ出力ライン１１ａおよび出力ライン１２ａのＯ
Ｒ接続で入力するとともにそのいずれかを選択的にラッ
チクロックＣＬＫＳとして出力するインバータ１０２ｂ
とから構成されている。
クロック選択選択信号ＣＳＥＬを入力とするインバータ
１０２ａと、ラッチクロック選択信号ＣＳＥＬをゲート
電極に入力するトランスファゲートＮ３と、インバータ
１０２ａの出力信号をライン１３ａを介してゲート電極
に入力するトランスファゲートＮ４と、トランスファゲ
ートＮ３の出力およびトランスファゲートＮ４の出力を
それぞれ出力ライン１１ａおよび出力ライン１２ａのＯ
Ｒ接続で入力するとともにそのいずれかを選択的にラッ
チクロックＣＬＫＳとして出力するインバータ１０２ｂ
とから構成されている。
【００３３】ダイナミック保持回路部１０２、パルス発
生回路１０３およびスタティックラッチ部１０５はそれ
ぞれ従来例で示したダイナミック保持回路部３０２、パ
ルス発生回路３０３およびスタティックラッチ部３０５
と同様な構成であるからここでの構成の説明は省略す
る。
生回路１０３およびスタティックラッチ部１０５はそれ
ぞれ従来例で示したダイナミック保持回路部３０２、パ
ルス発生回路３０３およびスタティックラッチ部３０５
と同様な構成であるからここでの構成の説明は省略す
る。
【００３４】本発明のダイナッミックラッチ回路の動作
説明用タイミングチャートを示した図２を併せて参照す
ると、制御クロック信号ＣＣＬＫが“Ｈ”レベルの時が
プリチャージタイミングで、“Ｌ”レベルの時がサンプ
リングタイミングであり、このプリチャージタイミング
およびサンプリングタイミングの動作について説明す
る。
説明用タイミングチャートを示した図２を併せて参照す
ると、制御クロック信号ＣＣＬＫが“Ｈ”レベルの時が
プリチャージタイミングで、“Ｌ”レベルの時がサンプ
リングタイミングであり、このプリチャージタイミング
およびサンプリングタイミングの動作について説明す
る。
【００３５】（イ）ラッチクロック選択信号ＣＳＥＬが
“Ｌ”レベルでプリチャージタイミングの時 ライン１１上の制御クロック信号ＣＣＬＫが“Ｈ”レベ
ルであれば、インバータ１０１の出力が“Ｌ”レベルに
なってライン１４上に出力され、従ってＰチャネルＭＯ
ＳトランジスタＰ１は導通し、ＮチャネルＭＯＳトラン
ジスタＮ１は非導通となる。
“Ｌ”レベルでプリチャージタイミングの時 ライン１１上の制御クロック信号ＣＣＬＫが“Ｈ”レベ
ルであれば、インバータ１０１の出力が“Ｌ”レベルに
なってライン１４上に出力され、従ってＰチャネルＭＯ
ＳトランジスタＰ１は導通し、ＮチャネルＭＯＳトラン
ジスタＮ１は非導通となる。
【００３６】従ってダイナミック保持ライン１５にはＰ
チャネルＭＯＳトランジスタＰ１を介して電源電位ＶＤ
Ｄが供給され“Ｈ”レベルとなる。
チャネルＭＯＳトランジスタＰ１を介して電源電位ＶＤ
Ｄが供給され“Ｈ”レベルとなる。
【００３７】図１（ｂ）に示す保持クロック選択回路１
０４は、ライン１３上のラッチクロック選択信号ＣＳＥ
Ｌが“Ｌ”レベルにあるので、トランスファゲートＮ３
が非導通状態にある。一方、ラッチクロック選択信号Ｃ
ＳＥＬがインバータ１０２ａで反転された“Ｈ”レベル
がライン１３ａを介してトランスファゲートＮ４のゲー
ト電極に供給されるので導通状態になり、ライン１２上
のパルス発生回路部１０３の出力（このときはまだワン
ショットパルスを発生しておらず“Ｈ”レベル状態）を
選択してライン１２ａ上に転送し、この“Ｈ”レベル状
態をインバータ１０２ｂで反転して“Ｌ”レベル状態の
ラッチクロック信号ＣＬＫＳを出力する。
０４は、ライン１３上のラッチクロック選択信号ＣＳＥ
Ｌが“Ｌ”レベルにあるので、トランスファゲートＮ３
が非導通状態にある。一方、ラッチクロック選択信号Ｃ
ＳＥＬがインバータ１０２ａで反転された“Ｈ”レベル
がライン１３ａを介してトランスファゲートＮ４のゲー
ト電極に供給されるので導通状態になり、ライン１２上
のパルス発生回路部１０３の出力（このときはまだワン
ショットパルスを発生しておらず“Ｈ”レベル状態）を
選択してライン１２ａ上に転送し、この“Ｈ”レベル状
態をインバータ１０２ｂで反転して“Ｌ”レベル状態の
ラッチクロック信号ＣＬＫＳを出力する。
【００３８】このラッチクロック信号ＣＬＫＳが“Ｌ”
レベルであるのでスタテックラッチ部１０５は前の値を
保持する（図２−プリチャージタイミング期間）。
レベルであるのでスタテックラッチ部１０５は前の値を
保持する（図２−プリチャージタイミング期間）。
【００３９】（ロ）ラッチクロック選択信号ＣＳＥＬが
“Ｌ”レベルでサンプリングタイミングの時 ライン１１上の制御クロック信号ＣＣＬＫが“Ｈ”レベ
ルから“Ｌ”レベルに変化すると、インバータ１０１の
出力は“Ｌ”レベルから“Ｈ”レベルに変化し、Ｐチャ
ネルＭＯＳトランジスタＰ１は非導通となり、Ｎチャネ
ルＭＯＳトランジスタＮ１は導通する。ここで桁上げ信
号ＣＲＹが“Ｌ”レベルの時はＮチャネルＭＯＳトラン
ジスタＮ２は非導通となるので、ダイナミック保持ライ
ン１５のレベルは“Ｈ”レベルのままである。
“Ｌ”レベルでサンプリングタイミングの時 ライン１１上の制御クロック信号ＣＣＬＫが“Ｈ”レベ
ルから“Ｌ”レベルに変化すると、インバータ１０１の
出力は“Ｌ”レベルから“Ｈ”レベルに変化し、Ｐチャ
ネルＭＯＳトランジスタＰ１は非導通となり、Ｎチャネ
ルＭＯＳトランジスタＮ１は導通する。ここで桁上げ信
号ＣＲＹが“Ｌ”レベルの時はＮチャネルＭＯＳトラン
ジスタＮ２は非導通となるので、ダイナミック保持ライ
ン１５のレベルは“Ｈ”レベルのままである。
【００４０】パルス発生回路部１０３は制御クロック信
号ＣＣＬＫの“Ｈ”レベルから“Ｌ”レベルへの変化タ
イミングでアクティブレベル“Ｌ”レベルのワンショッ
トパルスを発生しライン１２へ出力する。
号ＣＣＬＫの“Ｈ”レベルから“Ｌ”レベルへの変化タ
イミングでアクティブレベル“Ｌ”レベルのワンショッ
トパルスを発生しライン１２へ出力する。
【００４１】このときラッチクロック選択信号ＣＳＥＬ
が“Ｌ”レベルであるので、保持クロック選択回路１０
４は、インバータ１０２ａでこのラッチクロック選択信
号ＣＳＥＬを“Ｈ”レベルに反転してトランスファゲー
トＮ４を導通させ、パルス発生回路部１０３の出力信号
ワンショットパルスを選択し、インバータ１０２ｂで反
転してアクティブレベル“Ｈ”レベルのラッチクロック
として出力する（図２−ＣＬＫＳ）。
が“Ｌ”レベルであるので、保持クロック選択回路１０
４は、インバータ１０２ａでこのラッチクロック選択信
号ＣＳＥＬを“Ｈ”レベルに反転してトランスファゲー
トＮ４を導通させ、パルス発生回路部１０３の出力信号
ワンショットパルスを選択し、インバータ１０２ｂで反
転してアクティブレベル“Ｈ”レベルのラッチクロック
として出力する（図２−ＣＬＫＳ）。
【００４２】このラッチクロックＣＬＫＳをスタテック
ラッチ部１０５はクロックとして入力し、ダイナミック
保持ライン１５の“Ｈ”レベルデータＤ１，Ｄ２を取り
込んで保持する。保持データはスタテックラッチ部１０
５の出力ライン１７に出力される。
ラッチ部１０５はクロックとして入力し、ダイナミック
保持ライン１５の“Ｈ”レベルデータＤ１，Ｄ２を取り
込んで保持する。保持データはスタテックラッチ部１０
５の出力ライン１７に出力される。
【００４３】一方、サンプリングタイミング時で桁上げ
信号ＣＲＹが“Ｈ”レベルの時は、ＮチャネルＭＯＳト
ランジスタＮ２は導通し、ＰチャネルＭＯＳトランジス
タＰ１は非導通状態、ＮチャネルＭＯＳトランジスタＮ
１は導通状態であるから、ダイナミック保持ラインのレ
ベルはＮチャネルＭＯＳトランジスタＮ１およびＮチャ
ネルＭＯＳトランジスタＮ２の両方が導通しているので
接地電位ＧＮＤレベルに引き下げられる。この接地電位
ＧＮＤレベルがワンショットパルスのラッチクロックＣ
ＬＫＳに応答してスタテックラッチ部１０５に取り込ま
れて保持される（図２−サンプリングタイミング期
間）。
信号ＣＲＹが“Ｈ”レベルの時は、ＮチャネルＭＯＳト
ランジスタＮ２は導通し、ＰチャネルＭＯＳトランジス
タＰ１は非導通状態、ＮチャネルＭＯＳトランジスタＮ
１は導通状態であるから、ダイナミック保持ラインのレ
ベルはＮチャネルＭＯＳトランジスタＮ１およびＮチャ
ネルＭＯＳトランジスタＮ２の両方が導通しているので
接地電位ＧＮＤレベルに引き下げられる。この接地電位
ＧＮＤレベルがワンショットパルスのラッチクロックＣ
ＬＫＳに応答してスタテックラッチ部１０５に取り込ま
れて保持される（図２−サンプリングタイミング期
間）。
【００４４】（ハ）ラッチクロック選択信号ＣＳＥＬが
“Ｈ”レベルでプリチャージタイミングの時 ラッチクロック選択信号ＣＳＥＬが“Ｈ”レベルである
から保持クロック選択回路１０４はトランスファゲート
Ｎ３が導通してライン１１上の制御クロック信号ＣＣＬ
Ｋを選択し、インバータ１０２ｂで“Ｌ”レベルに反転
したラッチクロックＣＬＫＳとしてスタテックラッチ部
１０５に与える。この場合、プリチャージを行うタイミ
ングは上記（イ）の条件と同様に、制御クロック信号Ｃ
ＣＬＫが“Ｈ”レベルであるから、インバータ１０１の
出力が“Ｌ”レベルになり、従ってＰチャネルＭＯＳト
ランジスタＰ１は導通し、ＮチャネルＭＯＳトランジス
タＮ１は非導通となる。
“Ｈ”レベルでプリチャージタイミングの時 ラッチクロック選択信号ＣＳＥＬが“Ｈ”レベルである
から保持クロック選択回路１０４はトランスファゲート
Ｎ３が導通してライン１１上の制御クロック信号ＣＣＬ
Ｋを選択し、インバータ１０２ｂで“Ｌ”レベルに反転
したラッチクロックＣＬＫＳとしてスタテックラッチ部
１０５に与える。この場合、プリチャージを行うタイミ
ングは上記（イ）の条件と同様に、制御クロック信号Ｃ
ＣＬＫが“Ｈ”レベルであるから、インバータ１０１の
出力が“Ｌ”レベルになり、従ってＰチャネルＭＯＳト
ランジスタＰ１は導通し、ＮチャネルＭＯＳトランジス
タＮ１は非導通となる。
【００４５】従ってダイナミック保持ライン１５にはＰ
チャネルＭＯＳトランジスタＰ１を介して電源電位ＶＤ
Ｄが供給され“Ｈ”レベルとなる。
チャネルＭＯＳトランジスタＰ１を介して電源電位ＶＤ
Ｄが供給され“Ｈ”レベルとなる。
【００４６】このとき上述したようにラッチクロック信
号ＣＬＫＳが“Ｌ”レベルであるのでスタテックラッチ
部１０５は前の値を保持する（図２−プリチャージタイ
ミング期間）。
号ＣＬＫＳが“Ｌ”レベルであるのでスタテックラッチ
部１０５は前の値を保持する（図２−プリチャージタイ
ミング期間）。
【００４７】（ニ）ラッチクロック選択信号ＣＳＥＬが
“Ｈ”レベルでサンプリングタイミングの時 ラッチクロック選択信号ＣＳＥＬが“Ｈ”レベルである
から、上述の（ニ）と同様に、保持クロック選択回路１
０４はライン１１上の制御クロック信号ＣＣＬＫを選択
する。制御クロック信号ＣＣＬＫが“Ｌ”レベルの場
合、保持クロック選択回路１０４の出力するラッチクロ
ックＣＬＫＳは“Ｈ”レベルとなり、従ってスタティッ
クラッチ部１０５はサンプリング動作を行う。
“Ｈ”レベルでサンプリングタイミングの時 ラッチクロック選択信号ＣＳＥＬが“Ｈ”レベルである
から、上述の（ニ）と同様に、保持クロック選択回路１
０４はライン１１上の制御クロック信号ＣＣＬＫを選択
する。制御クロック信号ＣＣＬＫが“Ｌ”レベルの場
合、保持クロック選択回路１０４の出力するラッチクロ
ックＣＬＫＳは“Ｈ”レベルとなり、従ってスタティッ
クラッチ部１０５はサンプリング動作を行う。
【００４８】すなわち、制御クロック信号ＣＣＬＫが
“Ｈ”レベルから“Ｌ”レベルに変化すると、インバー
タ１０１の出力は“Ｌ”レベルから“Ｈ”レベルに変化
し、ＰチャネルＭＯＳトランジスタＰ１は非導通とな
り、ＮチャネルＭＯＳトランジスタＮ１は導通する。こ
こで桁上げ信号ＣＲＹが“Ｌ”レベルの時はＮチャネル
ＭＯＳトランジスタＮ２は非導通となるので、ダイナミ
ック保持ライン１５のレベルは“Ｈ”レベルのままであ
る（図２−サンプリングタイミング期間）。
“Ｈ”レベルから“Ｌ”レベルに変化すると、インバー
タ１０１の出力は“Ｌ”レベルから“Ｈ”レベルに変化
し、ＰチャネルＭＯＳトランジスタＰ１は非導通とな
り、ＮチャネルＭＯＳトランジスタＮ１は導通する。こ
こで桁上げ信号ＣＲＹが“Ｌ”レベルの時はＮチャネル
ＭＯＳトランジスタＮ２は非導通となるので、ダイナミ
ック保持ライン１５のレベルは“Ｈ”レベルのままであ
る（図２−サンプリングタイミング期間）。
【００４９】上述したようにこのときのラッチクロック
ＣＬＫＳは制御クロック信号ＣＣＬＫが選択された
“Ｈ”レベルであるから、この信号をスタテックラッチ
部１０５はクロックとして入力し、ダイナミック保持ラ
イン１５の“Ｈ”レベルデータＤ３，Ｄ４を取り込んで
保持する。保持データはスタテックラッチ部１０５の出
力ライン１７に出力される。
ＣＬＫＳは制御クロック信号ＣＣＬＫが選択された
“Ｈ”レベルであるから、この信号をスタテックラッチ
部１０５はクロックとして入力し、ダイナミック保持ラ
イン１５の“Ｈ”レベルデータＤ３，Ｄ４を取り込んで
保持する。保持データはスタテックラッチ部１０５の出
力ライン１７に出力される。
【００５０】一方、サンプリングタイミング時で桁上げ
信号ＣＲＹが“Ｈ”レベルの時は、ＮチャネルＭＯＳト
ランジスタＮ２は導通し、ＰチャネルＭＯＳトランジス
タＰ１は非導通状態、ＮチャネルＭＯＳトランジスタＮ
１は導通状態であるから、ダイナミック保持ラインのレ
ベルはＮチャネルＭＯＳトランジスタＮ１およびＮチャ
ネルＭＯＳトランジスタＮ２の両方が導通しているので
接地電位ＧＮＤレベルに引き下げられる。この接地電位
ＧＮＤレベルが制御クロック信号ＣＣＬＫが選択された
“Ｈ”レベルのラッチクロックＣＬＫＳに応答してスタ
テックラッチ部１０５に取り込まれて保持される（図２
−サンプリングタイミング期間）。
信号ＣＲＹが“Ｈ”レベルの時は、ＮチャネルＭＯＳト
ランジスタＮ２は導通し、ＰチャネルＭＯＳトランジス
タＰ１は非導通状態、ＮチャネルＭＯＳトランジスタＮ
１は導通状態であるから、ダイナミック保持ラインのレ
ベルはＮチャネルＭＯＳトランジスタＮ１およびＮチャ
ネルＭＯＳトランジスタＮ２の両方が導通しているので
接地電位ＧＮＤレベルに引き下げられる。この接地電位
ＧＮＤレベルが制御クロック信号ＣＣＬＫが選択された
“Ｈ”レベルのラッチクロックＣＬＫＳに応答してスタ
テックラッチ部１０５に取り込まれて保持される（図２
−サンプリングタイミング期間）。
【００５１】したがって、上述した実施の形態によれ
ば、制御クロック信号ＣＣＬＫの周期がパルス発生回路
部１０３内のアナログディレイ３０３ｂを構成する素子
の遅延時間よりも長い、つまりパルス発生回路部出力の
ワンショットパルス幅よりも長い低速時の場合は、
“Ｌ”レベルで外部から供給されるラッチクロック選択
信号ＣＳＥＬを用いて、制御クロック信号ＣＣＬＫから
生成したワンショットパルスをラッチクロックＣＬＫＳ
として選択し、制御クロック信号ＣＣＬＫの周期がアナ
ログディレイ３０３ｂを構成する素子の遅延時間以内、
つまりパルス発生回路部出力のワンショットパルス幅以
内となる高速時の場合は、“Ｈ”レベルで外部から供給
されるラッチクロック選択信号ＣＳＥＬを用いて、制御
クロック信号ＣＣＬＫの反転信号をラッチクロックＣＬ
ＫＳとして選択するので、制御クロック信号ＣＣＬＫの
周波数が高速度になってもラッチクロックＣＬＫＳが消
滅してしまうことがなく、また、低速度の場合でもダイ
ナミック保持ラインの保持容量が抜けない程度にあらか
じめラッチクロック幅を広く設定しておくことが出来る
ので保持抜けを防止出来、誤動作のないダイナミックラ
ッチ回路を提供することが出来る。
ば、制御クロック信号ＣＣＬＫの周期がパルス発生回路
部１０３内のアナログディレイ３０３ｂを構成する素子
の遅延時間よりも長い、つまりパルス発生回路部出力の
ワンショットパルス幅よりも長い低速時の場合は、
“Ｌ”レベルで外部から供給されるラッチクロック選択
信号ＣＳＥＬを用いて、制御クロック信号ＣＣＬＫから
生成したワンショットパルスをラッチクロックＣＬＫＳ
として選択し、制御クロック信号ＣＣＬＫの周期がアナ
ログディレイ３０３ｂを構成する素子の遅延時間以内、
つまりパルス発生回路部出力のワンショットパルス幅以
内となる高速時の場合は、“Ｈ”レベルで外部から供給
されるラッチクロック選択信号ＣＳＥＬを用いて、制御
クロック信号ＣＣＬＫの反転信号をラッチクロックＣＬ
ＫＳとして選択するので、制御クロック信号ＣＣＬＫの
周波数が高速度になってもラッチクロックＣＬＫＳが消
滅してしまうことがなく、また、低速度の場合でもダイ
ナミック保持ラインの保持容量が抜けない程度にあらか
じめラッチクロック幅を広く設定しておくことが出来る
ので保持抜けを防止出来、誤動作のないダイナミックラ
ッチ回路を提供することが出来る。
【００５２】なお、制御クロック信号の高速時には、パ
ルス発生回路部１０３のアナログディレイ３０３ｂを構
成する素子の周波数応答速度が制御クロック信号の周波
数に追随しなくなるので、パルス発生回路部１０３出力
のワンショットパルスは低速時にしか使用していない。
したがって、制御クロック信号の低速時のクロック周期
はアナログディレイの周波数応答速度の範囲内に設定さ
れる。
ルス発生回路部１０３のアナログディレイ３０３ｂを構
成する素子の周波数応答速度が制御クロック信号の周波
数に追随しなくなるので、パルス発生回路部１０３出力
のワンショットパルスは低速時にしか使用していない。
したがって、制御クロック信号の低速時のクロック周期
はアナログディレイの周波数応答速度の範囲内に設定さ
れる。
【００５３】上述した実施の形態におけるパルス発生回
路、保持クロック選択回路、スタティックラッチは、上
述した所定の動作を行う回路であれば回路構成が異なっ
ても適用できる。
路、保持クロック選択回路、スタティックラッチは、上
述した所定の動作を行う回路であれば回路構成が異なっ
ても適用できる。
【００５４】
【発明の効果】以上説明したように本発明のダイナミッ
クラッチ回路は、制御クロック信号が低速時の場合は
“Ｌ”レベルで、高速時の場合は“Ｈ”レベルで外部か
ら供給されるラッチクロック選択信号を用いて、制御ク
ロック信号から生成ししたワンショットパルスまたは制
御クロック信号の反転信号のいずれかを選択的にラッチ
クロックとして出力する保持クロック選択手段を有する
ので、制御クロック信号周期がパルス発生回路部１０３
内のアナログディレイ３０３ｂを構成する素子の遅延時
間以内、つまりパルス発生回路部出力のパルス信号幅以
内の時は制御クロック信号そのものを用いてプリチャー
ジ、サンプリングおよびスタテックラッチの動作を行
い、制御クロック信号周期がパルス発生回路部出力のワ
ンショットパルス幅よりも長い時は制御クロック信号の
立ち下がりに同期したワンショットパルスでスタティッ
クラッチにラッチさせることにより、アナログディレイ
を構成する素子の周波数応答速度が制御クロック周波数
に追従しなくなるという欠点を回避し、かつダイナミッ
ク保持時間よりも長い周期の制御クロック信号でも保持
抜けを起こさずに安定して動作させることが出来、従っ
て広範囲な制御クロック信号周期で動作させることが出
来るので信頼性の向上に寄与する効果を有する。
クラッチ回路は、制御クロック信号が低速時の場合は
“Ｌ”レベルで、高速時の場合は“Ｈ”レベルで外部か
ら供給されるラッチクロック選択信号を用いて、制御ク
ロック信号から生成ししたワンショットパルスまたは制
御クロック信号の反転信号のいずれかを選択的にラッチ
クロックとして出力する保持クロック選択手段を有する
ので、制御クロック信号周期がパルス発生回路部１０３
内のアナログディレイ３０３ｂを構成する素子の遅延時
間以内、つまりパルス発生回路部出力のパルス信号幅以
内の時は制御クロック信号そのものを用いてプリチャー
ジ、サンプリングおよびスタテックラッチの動作を行
い、制御クロック信号周期がパルス発生回路部出力のワ
ンショットパルス幅よりも長い時は制御クロック信号の
立ち下がりに同期したワンショットパルスでスタティッ
クラッチにラッチさせることにより、アナログディレイ
を構成する素子の周波数応答速度が制御クロック周波数
に追従しなくなるという欠点を回避し、かつダイナミッ
ク保持時間よりも長い周期の制御クロック信号でも保持
抜けを起こさずに安定して動作させることが出来、従っ
て広範囲な制御クロック信号周期で動作させることが出
来るので信頼性の向上に寄与する効果を有する。
【図１】（ａ）本発明のダイナミックラッチ回路におけ
る一実施の形態の回路図である。 （ｂ）上記回路に適用される保持クロック選択回路部の
一例を示す公知の回路図である。
る一実施の形態の回路図である。 （ｂ）上記回路に適用される保持クロック選択回路部の
一例を示す公知の回路図である。
【図２】図１に示した一実施の形態の動作説明用タイミ
ングチャートである。
ングチャートである。
【図３】（ａ）従来のダイナミックラッチ回路の一例を
示す回路図である。 （ｂ）従来のダイナミックラッチ回路に適用するパルス
発生回路部の一例を示す回路図である。 （ｃ）従来のダイナミックラッチ回路に適用するスタテ
ィックラッチ部の一例を示す回路図である。
示す回路図である。 （ｂ）従来のダイナミックラッチ回路に適用するパルス
発生回路部の一例を示す回路図である。 （ｃ）従来のダイナミックラッチ回路に適用するスタテ
ィックラッチ部の一例を示す回路図である。
【図４】従来のダイナミックラッチ回路の動作説明用タ
イミングチャートである。
イミングチャートである。
【図５】（ａ）制御クロック信号ＣＣＬＫが低速時に合
せてパルス発生回路部３０３出力のワンショットパルス
のパルス幅を設定した場合の動作説明用タイミングチャ
ートである。 （ｂ）制御クロック信号ＣＣＬＫが高速時に合せてパル
ス発生回路部３０３出力のワンショットパルスのパルス
幅を設定した場合の動作説明用タイミングチャートであ
る。
せてパルス発生回路部３０３出力のワンショットパルス
のパルス幅を設定した場合の動作説明用タイミングチャ
ートである。 （ｂ）制御クロック信号ＣＣＬＫが高速時に合せてパル
ス発生回路部３０３出力のワンショットパルスのパルス
幅を設定した場合の動作説明用タイミングチャートであ
る。
１１，３１ 制御クロック信号の入力ライン １２，３２ パルス発生回路部の出力ライン １３ ラッチクロック選択信号の入力ライン １５，３４ ダイナミック保持ライン １４，３１ａ，３１ｃ 制御クロック信号の反転出力
ライン １６，３３ 桁上げ信号の入力ライン １７，３６ 保持データ出力ライン ３１ｂ アナログディレイ３０３ｂの出力ライン ３４ａ トランスファゲートＮ７の出力ライン １０４ 保持クロック選択回路部 １０５，３０５ スタティックラッチ部 Ｎ３，Ｎ４，Ｎ７ トランスファゲート １０１，１０２ａ，１０２ｂ，３０１，３０４，３０３
ａ，３０５ａ，３０５ｃ インバータ １０３，３０３ パルス発生回路部 ３０５ｂ クロックドインバータ ３０３ｂ アナログディレイ（ＤＥＬＡＹ） ３０３ｃ ＮＡＮＤ ＣＣＬＫ 制御クロック信号 ＣＬＫＳ ラッチクロック ＣＬＫＳバー 制御クロック信号の反転信号 ＣＲＹ 桁上げ信号 ＣＳＥＬ ラッチクロック選択信号
ライン １６，３３ 桁上げ信号の入力ライン １７，３６ 保持データ出力ライン ３１ｂ アナログディレイ３０３ｂの出力ライン ３４ａ トランスファゲートＮ７の出力ライン １０４ 保持クロック選択回路部 １０５，３０５ スタティックラッチ部 Ｎ３，Ｎ４，Ｎ７ トランスファゲート １０１，１０２ａ，１０２ｂ，３０１，３０４，３０３
ａ，３０５ａ，３０５ｃ インバータ １０３，３０３ パルス発生回路部 ３０５ｂ クロックドインバータ ３０３ｂ アナログディレイ（ＤＥＬＡＹ） ３０３ｃ ＮＡＮＤ ＣＣＬＫ 制御クロック信号 ＣＬＫＳ ラッチクロック ＣＬＫＳバー 制御クロック信号の反転信号 ＣＲＹ 桁上げ信号 ＣＳＥＬ ラッチクロック選択信号
Claims (3)
- 【請求項１】 所定の周期をもつ制御クロック信号と２
値論理レベルのいずれかをとる桁上げ信号と前記制御ク
ロック信号の周期があらかじめ定める周期以下になると
活性化されるラッチクロック選択信号とが外部から与え
られ、前記制御クロック信号の２値論理レベルのうち一
方レベル期間で電源電位にプリチャージし前記制御クロ
ック信号の他方レベル期間でかつ前記桁上げ信号が一方
レベルの時電源電位のプリチャージレベルをサンプリン
グし、前記桁上げ信号が他方レベルの時接地電位をサン
プリングするダイナミック保持手段と、前記制御クロッ
ク信号とこの制御クロック信号をアナログディレイ手段
により所定時間遅延させた遅延信号との論理合成による
パルス信号を前記制御クロック信号が一方レベルから他
方レベルへ変化するタイミングごとに発生するパルス発
生手段と、前記制御クロック信号の周期が前記遅延時間
よりも長いときは前記ラッチクロック選択信号が非活性
化されて前記ワンショットパルス信号を選択出力し、前
記制御クロック信号の周期が前記遅延時間以内のときは
前記ラッチクロック選択信号が活性化されて前記制御ク
ロック信号を選択出力するようにしたラッチクロック選
択手段と、選択出力された前記ワンショットパルスおよ
び前記制御クロック信号をラッチクロックにして前記サ
ンプリング結果の前記プリチャージレベルまたは接地電
位を取り込み保持するスタティックラッチと、を備えて
構成されることを特徴とするダイナミックラッチ回路。 - 【請求項２】 前記制御クロック信号の周期が前記ダイ
ナミック保持手段の電荷保持時間よりも長くなったとき
前記プリチャージレベルがあらかじめ定めた所定レベル
以下に低下しても保持抜けが無いように、前記ラッチク
ロック選択信号を活性化することにより前記制御クロッ
ク信号を前記ラッチクロックとして選択し、その選択し
たクロックで前記プリチャージレベルを前記スタティッ
クラッチにラッチさせる請求項１記載のダイナミックラ
ッチ回路。 - 【請求項３】 前記制御クロック信号の周期が前記遅延
信号の遅延時間よりも長いときまたは前記制御クロック
信号が前記ダイナミック保持手段の電荷保持時間よりも
長いときの各周期は、前記アナログディレイ手段が前記
制御クロック信号の周波数に追随できる周波数応答速度
の範囲内にあらかじめ設定される請求項１記載のダイナ
ミックラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28293995A JP3147743B2 (ja) | 1995-10-31 | 1995-10-31 | ダイナミックラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28293995A JP3147743B2 (ja) | 1995-10-31 | 1995-10-31 | ダイナミックラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09130213A JPH09130213A (ja) | 1997-05-16 |
| JP3147743B2 true JP3147743B2 (ja) | 2001-03-19 |
Family
ID=17659076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28293995A Expired - Fee Related JP3147743B2 (ja) | 1995-10-31 | 1995-10-31 | ダイナミックラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147743B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6805894B1 (en) | 2000-07-31 | 2004-10-19 | Morinaga & Co., Ltd. | Soft candy and its production method |
| KR101638565B1 (ko) * | 2010-01-20 | 2016-07-11 | 삼성전자주식회사 | 반도체 장치의 테스트 젠더 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611309B1 (ko) * | 2005-06-29 | 2006-08-10 | 고려대학교 산학협력단 | 래치 및 이를 구비하는 플립플롭 |
-
1995
- 1995-10-31 JP JP28293995A patent/JP3147743B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6805894B1 (en) | 2000-07-31 | 2004-10-19 | Morinaga & Co., Ltd. | Soft candy and its production method |
| KR101638565B1 (ko) * | 2010-01-20 | 2016-07-11 | 삼성전자주식회사 | 반도체 장치의 테스트 젠더 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09130213A (ja) | 1997-05-16 |
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