JPH0795018A - パルス幅延長回路 - Google Patents
パルス幅延長回路Info
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- JPH0795018A JPH0795018A JP5233893A JP23389393A JPH0795018A JP H0795018 A JPH0795018 A JP H0795018A JP 5233893 A JP5233893 A JP 5233893A JP 23389393 A JP23389393 A JP 23389393A JP H0795018 A JPH0795018 A JP H0795018A
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Abstract
(57)【要約】
【目的】入力パルス幅が狭くても、簡単な構成で、入力
パルス幅を延長した１個のパルスを出力する。 【構成】縦続接続されたインバータ１０〜１３からなる
パルス遅延回路の入力端と出力端からの負パルスａ、ｅ
がナンドゲート１４で合成されて、入力パルスの幅を延
長した１つの正パルスｆが得られる。インバータ１１、
１３の出力端とグランド線ＶＳＳとの間にｎＭＯＳトラ
ンジスタＮ５、Ｎ６が接続され、トランジスタＮ５、Ｎ
６の両ゲートに負パルスａを反転した正パルス＊ａが供
給される。トランジスタＮ５、Ｎ６は、正パルス＊ａ供
給前にオフになり、正パルス＊ａでオンになって、パル
スａがインバータ１１、１３の出力端迄に伝播する前に
伝播時の電位の方に、インバータ１１、１３の出力端の
電位が変化する。これにより、パルスｅの始端変化が先
取りされる。一方、パルスｅの終端はトランジスタＮ
５、Ｎ６が無い場合と同一になる。
パルス幅を延長した１個のパルスを出力する。 【構成】縦続接続されたインバータ１０〜１３からなる
パルス遅延回路の入力端と出力端からの負パルスａ、ｅ
がナンドゲート１４で合成されて、入力パルスの幅を延
長した１つの正パルスｆが得られる。インバータ１１、
１３の出力端とグランド線ＶＳＳとの間にｎＭＯＳトラ
ンジスタＮ５、Ｎ６が接続され、トランジスタＮ５、Ｎ
６の両ゲートに負パルスａを反転した正パルス＊ａが供
給される。トランジスタＮ５、Ｎ６は、正パルス＊ａ供
給前にオフになり、正パルス＊ａでオンになって、パル
スａがインバータ１１、１３の出力端迄に伝播する前に
伝播時の電位の方に、インバータ１１、１３の出力端の
電位が変化する。これにより、パルスｅの始端変化が先
取りされる。一方、パルスｅの終端はトランジスタＮ
５、Ｎ６が無い場合と同一になる。
Description
【０００１】
【産業上の利用分野】本発明は、タイミングパルス発生
回路等に用いられ、入力パルスの幅を延長したパルスを
生成するパルス幅延長回路に関する。
回路等に用いられ、入力パルスの幅を延長したパルスを
生成するパルス幅延長回路に関する。
【０００２】
【従来の技術】例えばＳＲＡＭでは、アドレスの変化を
検出してタイミングパルスを発生させる回路（クロック
ジェネレータ）において、図６に示すようなパルス幅延
長回路を用いている。この回路では、パスルを遅延させ
るためのインバータ１０〜１３が縦続接続され、インバ
ータ１０の入力端及びインバータ１３の出力端がそれぞ
れ、ナンドゲート１４の一方及び他方の入力端に接続さ
れている。図中、Ｐ０〜Ｐ３、Ｐ４１及びＰ４２はｐＭ
ＯＳトランジスタであり、Ｎ０〜Ｎ３、Ｎ４１及びＮ４
２はｎＭＯＳトランジスタである。
検出してタイミングパルスを発生させる回路（クロック
ジェネレータ）において、図６に示すようなパルス幅延
長回路を用いている。この回路では、パスルを遅延させ
るためのインバータ１０〜１３が縦続接続され、インバ
ータ１０の入力端及びインバータ１３の出力端がそれぞ
れ、ナンドゲート１４の一方及び他方の入力端に接続さ
れている。図中、Ｐ０〜Ｐ３、Ｐ４１及びＰ４２はｐＭ
ＯＳトランジスタであり、Ｎ０〜Ｎ３、Ｎ４１及びＮ４
２はｎＭＯＳトランジスタである。
【０００３】インバータ１０の入力端、インバータ１０
〜１３の出力端及びナンドゲート１４の出力端の信号波
形をそれぞれａ〜ｆと表記すると、信号波形ａ〜ｆは、
図７に示す如くなる。図７（Ａ）は、入力パルスａの幅
が狭い場合を示しており、図７（Ｂ）は、入力パルスａ
の幅が広い場合を示している。図７（Ａ）及び（Ｂ）に
おいて、信号波形ｂは信号波形ａを少し遅延させ、かつ
上下反転（論理値を反転）させたものとなる。信号波形
ｃ、ｄ及びｅについてもこれと同様である。信号波形ｆ
は、ａとｅとの否定論理積となる。
〜１３の出力端及びナンドゲート１４の出力端の信号波
形をそれぞれａ〜ｆと表記すると、信号波形ａ〜ｆは、
図７に示す如くなる。図７（Ａ）は、入力パルスａの幅
が狭い場合を示しており、図７（Ｂ）は、入力パルスａ
の幅が広い場合を示している。図７（Ａ）及び（Ｂ）に
おいて、信号波形ｂは信号波形ａを少し遅延させ、かつ
上下反転（論理値を反転）させたものとなる。信号波形
ｃ、ｄ及びｅについてもこれと同様である。信号波形ｆ
は、ａとｅとの否定論理積となる。
【０００４】入力パルス幅が広い場合には、１個の負パ
ルスを入力すると、そのパルス幅を延長させた１個の正
パルスが出力されるので、問題ない。
ルスを入力すると、そのパルス幅を延長させた１個の正
パルスが出力されるので、問題ない。
【０００５】
【発明が解決しようとする課題】しかし、入力パルス幅
が狭い場合には、図７（Ａ）に示す如く、１個の負の入
力パルスに対し、これとパルス幅が同一の２個の正のパ
ルスが出力されるので、次段の回路において誤動作する
原因となる。本発明の目的は、このような問題点に鑑
み、入力パルス幅が狭くても、簡単な構成で、入力パル
ス幅を延長した１個のパルスを出力することができるパ
ルス幅延長回路を提供することにある。
が狭い場合には、図７（Ａ）に示す如く、１個の負の入
力パルスに対し、これとパルス幅が同一の２個の正のパ
ルスが出力されるので、次段の回路において誤動作する
原因となる。本発明の目的は、このような問題点に鑑
み、入力パルス幅が狭くても、簡単な構成で、入力パル
ス幅を延長した１個のパルスを出力することができるパ
ルス幅延長回路を提供することにある。
【０００６】
【課題を解決するための手段及びその作用】本発明に係
るパルス幅延長回路を、実施例図中の対応する構成要素
の符号を引用して説明する。本発明は、例えば図１に示
す如く、１つのインバータ又は縦続接続された複数のイ
ンバータ１０〜１３を有し、初段のインバータ１０の入
力端に第１パルスａが供給され、第１パルスａを伝播遅
延させた第２パルスｅを出力するパルス遅延回路と、該
パルス遅延回路の入力端と出力端とがそれぞれ第１入力
端と第２入力端とに接続され、該第１入力端の論理値と
該第２入力端の論理値との論理演算を行って、第１パル
スａの始端から第２パルスｅの終端までの幅のパルスを
出力する論理ゲート１４と、を有するパルス幅延長回路
において、該パルス遅延回路の任意の第１インバータ１
１、１３の出力端と電源配線ＶＳＳとの間に接続され、
第１パルスａ又は第１パルスａの論理を反転させた第１
反転パルス＊ａが制御入力端に供給され、該制御入力端
の論理値によりオン・オフされるスイッチ素子Ｎ５、Ｎ
６を有し、スイッチ素子Ｎ５、Ｎ６は、第１パルスａ供
給前にオフになり、第１パルスａでオンになり、該オン
により該電源配線の電位が該第１インバータ１１、１３
の該出力端に伝達されて、第１パルスａが該第１インバ
ータ１１、１３の出力端迄に伝播する前に伝播時の電位
の方に、該第１インバータ１１、１３の該出力端の電位
が変化するように構成している。
るパルス幅延長回路を、実施例図中の対応する構成要素
の符号を引用して説明する。本発明は、例えば図１に示
す如く、１つのインバータ又は縦続接続された複数のイ
ンバータ１０〜１３を有し、初段のインバータ１０の入
力端に第１パルスａが供給され、第１パルスａを伝播遅
延させた第２パルスｅを出力するパルス遅延回路と、該
パルス遅延回路の入力端と出力端とがそれぞれ第１入力
端と第２入力端とに接続され、該第１入力端の論理値と
該第２入力端の論理値との論理演算を行って、第１パル
スａの始端から第２パルスｅの終端までの幅のパルスを
出力する論理ゲート１４と、を有するパルス幅延長回路
において、該パルス遅延回路の任意の第１インバータ１
１、１３の出力端と電源配線ＶＳＳとの間に接続され、
第１パルスａ又は第１パルスａの論理を反転させた第１
反転パルス＊ａが制御入力端に供給され、該制御入力端
の論理値によりオン・オフされるスイッチ素子Ｎ５、Ｎ
６を有し、スイッチ素子Ｎ５、Ｎ６は、第１パルスａ供
給前にオフになり、第１パルスａでオンになり、該オン
により該電源配線の電位が該第１インバータ１１、１３
の該出力端に伝達されて、第１パルスａが該第１インバ
ータ１１、１３の出力端迄に伝播する前に伝播時の電位
の方に、該第１インバータ１１、１３の該出力端の電位
が変化するように構成している。
【０００７】例えば図２に示す如く、パルス幅延長回路
の出力パルスｆを決定する第１パルスａ及び第２パルス
ｅについて、スイッチ素子Ｎ５、Ｎ６が無い場合よりも
第２パルスｅの始端変化が先取りされ、一方、第２パル
スｅの終端はスイッチ素子Ｎ５、Ｎ６が無い場合と同一
になる。このため、入力パルスである第１パルスａのパ
ルス幅が図２（Ａ）に示す如く狭くても、出力パルスｆ
は１つとなり、かつ、出力パルスｆの幅が必要以上に延
長されることがない。また、本発明のパルス幅延長回路
は、従来構成にスイッチ素子を付加しているだけなの
で、構成が簡単である。
の出力パルスｆを決定する第１パルスａ及び第２パルス
ｅについて、スイッチ素子Ｎ５、Ｎ６が無い場合よりも
第２パルスｅの始端変化が先取りされ、一方、第２パル
スｅの終端はスイッチ素子Ｎ５、Ｎ６が無い場合と同一
になる。このため、入力パルスである第１パルスａのパ
ルス幅が図２（Ａ）に示す如く狭くても、出力パルスｆ
は１つとなり、かつ、出力パルスｆの幅が必要以上に延
長されることがない。また、本発明のパルス幅延長回路
は、従来構成にスイッチ素子を付加しているだけなの
で、構成が簡単である。
【０００８】本発明の第１態様では、例えば図１に示す
如く、インバータ１０〜１３はＣＭＯＳインバータであ
り、スイッチ素子はＭＯＳトランジスタＮ５、Ｎ６であ
る。本発明の第２態様では、例えば図１に示す如く、論
理ゲート１４はナンドゲートである。この構成の場合、
負の入力パルスに対し、パルス幅を延長した正のパルス
を生成することができる。
如く、インバータ１０〜１３はＣＭＯＳインバータであ
り、スイッチ素子はＭＯＳトランジスタＮ５、Ｎ６であ
る。本発明の第２態様では、例えば図１に示す如く、論
理ゲート１４はナンドゲートである。この構成の場合、
負の入力パルスに対し、パルス幅を延長した正のパルス
を生成することができる。
【０００９】なお、論理ゲートとして、ナンドゲートの
後段にインバータを付加したアンドゲートを用いれば、
負の入力パルスに対し、パルス幅を延長した負のパルス
を生成することができる。本発明の第３態様では、例え
ば図４に示す如く、論理ゲートは、ノアゲート２４であ
る。
後段にインバータを付加したアンドゲートを用いれば、
負の入力パルスに対し、パルス幅を延長した負のパルス
を生成することができる。本発明の第３態様では、例え
ば図４に示す如く、論理ゲートは、ノアゲート２４であ
る。
【００１０】この構成の場合、正の入力パルスに対し、
パルス幅を延長した負のパルスを生成することができ
る。なお、論理ゲートとして、ノアゲートの後段にイン
バータを付加したオアゲートを用いれば、正の入力パル
スに対し、パルス幅を延長した正のパルスを生成するこ
とができる。
パルス幅を延長した負のパルスを生成することができ
る。なお、論理ゲートとして、ノアゲートの後段にイン
バータを付加したオアゲートを用いれば、正の入力パル
スに対し、パルス幅を延長した正のパルスを生成するこ
とができる。
【００１１】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。 ［第１実施例］図１は、第１実施例のパルス幅延長回路
を示す。図６と構成要素には、同一符号を付してその説
明を省略する。
する。 ［第１実施例］図１は、第１実施例のパルス幅延長回路
を示す。図６と構成要素には、同一符号を付してその説
明を省略する。
【００１２】この回路では、ｎＭＯＳトランジスタＮ５
のソース及びドレインをそれぞれ低電位側電源配線（グ
ランド線）ＶＳＳ及びインバータ１１の出力端に接続
し、ｎＭＯＳトランジスタＮ６のソース及びドレインを
それぞれ低電位側電源配線ＶＳＳ及びインバータ１３の
出力端に接続し、ｎＭＯＳトランジスタＮ５及びＮ６の
ゲートを共通に接続してパルス幅延長回路の反転信号入
力端としている。他の点は、図６と同一構成である。
のソース及びドレインをそれぞれ低電位側電源配線（グ
ランド線）ＶＳＳ及びインバータ１１の出力端に接続
し、ｎＭＯＳトランジスタＮ６のソース及びドレインを
それぞれ低電位側電源配線ＶＳＳ及びインバータ１３の
出力端に接続し、ｎＭＯＳトランジスタＮ５及びＮ６の
ゲートを共通に接続してパルス幅延長回路の反転信号入
力端としている。他の点は、図６と同一構成である。
【００１３】次に、上記の如く構成された本第１実施例
の動作を、図２に基づいて説明する。図１中に示すよう
に、インバータ１０の入力端、インバータ１０〜１３の
出力端及びナンドゲート１４の出力端の信号波形をそれ
ぞれａ〜ｆと表記すると、信号波形ａ〜ｆは、図２に示
す如くなる。図２（Ａ）は、入力パルスａの幅が狭い場
合を示しており、図２（Ｂ）は、入力パルスａの幅が広
い場合を示している。図１中の、ｎＭＯＳトランジスタ
Ｎ５及びＮ６に供給される信号波形＊ａは、信号波形ａ
を上下反転（論理値を反転）したものである。
の動作を、図２に基づいて説明する。図１中に示すよう
に、インバータ１０の入力端、インバータ１０〜１３の
出力端及びナンドゲート１４の出力端の信号波形をそれ
ぞれａ〜ｆと表記すると、信号波形ａ〜ｆは、図２に示
す如くなる。図２（Ａ）は、入力パルスａの幅が狭い場
合を示しており、図２（Ｂ）は、入力パルスａの幅が広
い場合を示している。図１中の、ｎＭＯＳトランジスタ
Ｎ５及びＮ６に供給される信号波形＊ａは、信号波形ａ
を上下反転（論理値を反転）したものである。
【００１４】概説すれば、図７に示す、ｎＭＯＳトラン
ジスタＮ５及びＮ６が無い場合の動作に、ｎＭＯＳトラ
ンジスタＮ５及びＮ６を付加した動作が加えられる。最
初、信号波形ａ、ｃ及びｅが高レベル、信号波形＊ａ、
ｂ、ｄ及びｆが低レベルとなっている。すなわち、ｎＭ
ＯＳトランジスタＮ０、ｐＭＯＳトランジスタＰ１、ｎ
ＭＯＳトランジスタＮ２、ｐＭＯＳトランジスタＰ３、
ｎＭＯＳトランジスタＮ４１及びＮ４２がオン、ｐＭＯ
ＳトランジスタＰ０、ｎＭＯＳトランジスタＮ１及びＮ
５、ｐＭＯＳトランジスタＰ２、ｎＭＯＳトランジスタ
Ｎ３及びＮ６、ｐＭＯＳトランジスタＰ４１及びＰ４２
がオフになっている。
ジスタＮ５及びＮ６が無い場合の動作に、ｎＭＯＳトラ
ンジスタＮ５及びＮ６を付加した動作が加えられる。最
初、信号波形ａ、ｃ及びｅが高レベル、信号波形＊ａ、
ｂ、ｄ及びｆが低レベルとなっている。すなわち、ｎＭ
ＯＳトランジスタＮ０、ｐＭＯＳトランジスタＰ１、ｎ
ＭＯＳトランジスタＮ２、ｐＭＯＳトランジスタＰ３、
ｎＭＯＳトランジスタＮ４１及びＮ４２がオン、ｐＭＯ
ＳトランジスタＰ０、ｎＭＯＳトランジスタＮ１及びＮ
５、ｐＭＯＳトランジスタＰ２、ｎＭＯＳトランジスタ
Ｎ３及びＮ６、ｐＭＯＳトランジスタＰ４１及びＰ４２
がオフになっている。
【００１５】この状態で、ａが低レベルに遷移し、同時
に、＊ａが高レベルに遷移する。この際、ｎＭＯＳトラ
ンジスタＮ５及びＮ６が共にオンになろうとするが、ｐ
ＭＯＳトランジスタＰ１及びＰ３がオンになっているの
で、ｃ及びｅは途中まで低下する。ｃの早期立ち下がり
によりｄの立ち上がりが時点が、ｎＭＯＳトランジスタ
Ｎ５及びＮ６が無い場合よりも早められる。ｄの立ち上
がりが時点が早められることにより、ｅの立ち下がりが
早められる。すなわち、変化の先取り動作が行われる。
信号波形ａがインバータ１０〜１３を通って伝播すると
き、このような先取り動作により途中まで変化した状態
が、さらにその方向へ変化するので、ｃ、ｄ及びｅの安
定レベル到達時点が早くなる。
に、＊ａが高レベルに遷移する。この際、ｎＭＯＳトラ
ンジスタＮ５及びＮ６が共にオンになろうとするが、ｐ
ＭＯＳトランジスタＰ１及びＰ３がオンになっているの
で、ｃ及びｅは途中まで低下する。ｃの早期立ち下がり
によりｄの立ち上がりが時点が、ｎＭＯＳトランジスタ
Ｎ５及びＮ６が無い場合よりも早められる。ｄの立ち上
がりが時点が早められることにより、ｅの立ち下がりが
早められる。すなわち、変化の先取り動作が行われる。
信号波形ａがインバータ１０〜１３を通って伝播すると
き、このような先取り動作により途中まで変化した状態
が、さらにその方向へ変化するので、ｃ、ｄ及びｅの安
定レベル到達時点が早くなる。
【００１６】その後、ａが高レベルに遷移し同時に＊ａ
が低レベルに遷移する際には、ｎＭＯＳトランジスタＮ
５及びＮ６がオフになろうとするが、既にｎＭＯＳトラ
ンジスタＮ１及びＮ３がオフになっているので、ｎＭＯ
ＳトランジスタＮ５及びＮ６による変化の先取りは生じ
ない。信号波形ｆを決定する信号波形ａ及びｅについて
は、結果として、ｎＭＯＳトランジスタＮ５及びＮ６が
無い場合よりも信号波形ｅの立ち下がり時点のみが早め
られ、信号波形ｅの立ち上がり時点はｎＭＯＳトランジ
スタＮ５及びＮ６が無い場合と同一になる。このため、
図２（Ａ）に示すようにａのパルス幅が狭い場合でも、
ａとｅの否定論理積であるパルスｆは１つとなり、か
つ、ｆのパルス幅が必要以上に延長されることがない。
が低レベルに遷移する際には、ｎＭＯＳトランジスタＮ
５及びＮ６がオフになろうとするが、既にｎＭＯＳトラ
ンジスタＮ１及びＮ３がオフになっているので、ｎＭＯ
ＳトランジスタＮ５及びＮ６による変化の先取りは生じ
ない。信号波形ｆを決定する信号波形ａ及びｅについて
は、結果として、ｎＭＯＳトランジスタＮ５及びＮ６が
無い場合よりも信号波形ｅの立ち下がり時点のみが早め
られ、信号波形ｅの立ち上がり時点はｎＭＯＳトランジ
スタＮ５及びＮ６が無い場合と同一になる。このため、
図２（Ａ）に示すようにａのパルス幅が狭い場合でも、
ａとｅの否定論理積であるパルスｆは１つとなり、か
つ、ｆのパルス幅が必要以上に延長されることがない。
【００１７】［第２実施例］図３は、第２実施例のパル
ス幅延長回路を示す。図１と構成要素には、同一符号を
付してその説明を省略する。この回路では、図１の構成
にさらに、ｐＭＯＳトランジスタＰ７のソース及びドレ
インをそれぞれ高電位側電源配線ＶＣＣ及びインバータ
１２の出力端に接続し、ｐＭＯＳトランジスタＰ７のゲ
ートをインバータ１０の入力端に接続している。他の点
は、図１と同一構成である。
ス幅延長回路を示す。図１と構成要素には、同一符号を
付してその説明を省略する。この回路では、図１の構成
にさらに、ｐＭＯＳトランジスタＰ７のソース及びドレ
インをそれぞれ高電位側電源配線ＶＣＣ及びインバータ
１２の出力端に接続し、ｐＭＯＳトランジスタＰ７のゲ
ートをインバータ１０の入力端に接続している。他の点
は、図１と同一構成である。
【００１８】この第２実施例によれば、信号波形ｄの立
ち上がりが上記第１実施例よりも早められるので、上記
第１実施例の場合よりも幅が狭い入力パルスに対し、パ
ルス幅を延長した正常パルスを出力することができる。 ［第３実施例］図４は、第３実施例のパルス幅延長回路
を示す。図６と構成要素には、同一符号を付してその説
明を省略する。
ち上がりが上記第１実施例よりも早められるので、上記
第１実施例の場合よりも幅が狭い入力パルスに対し、パ
ルス幅を延長した正常パルスを出力することができる。 ［第３実施例］図４は、第３実施例のパルス幅延長回路
を示す。図６と構成要素には、同一符号を付してその説
明を省略する。
【００１９】この回路では、図１の場合と逆に、入力端
に正パルスを供給し、出力端からこのパルスの幅を延長
した負パルスを取り出すように構成している。上記第１
実施例のように入力パルスの始端に関し変化の先取りを
するために、ｐＭＯＳトランジスタＰ５のソース及びド
レインをそれぞれ高電位側電源配線ＶＣＣ及びインバー
タ１１の出力端に接続し、ｐＭＯＳトランジスタＰ６の
ソース及びドレインをそれぞれ高電位側電源配線ＶＣＣ
及びインバータ１３の出力端に接続し、ｐＭＯＳトラン
ジスタＰ５及びＰ６のゲートを共通に接続してこれを、
パルス幅延長回路の反転入力端としている。
に正パルスを供給し、出力端からこのパルスの幅を延長
した負パルスを取り出すように構成している。上記第１
実施例のように入力パルスの始端に関し変化の先取りを
するために、ｐＭＯＳトランジスタＰ５のソース及びド
レインをそれぞれ高電位側電源配線ＶＣＣ及びインバー
タ１１の出力端に接続し、ｐＭＯＳトランジスタＰ６の
ソース及びドレインをそれぞれ高電位側電源配線ＶＣＣ
及びインバータ１３の出力端に接続し、ｐＭＯＳトラン
ジスタＰ５及びＰ６のゲートを共通に接続してこれを、
パルス幅延長回路の反転入力端としている。
【００２０】また、出力端から負パルスを取り出すため
に、図１のナンドゲート１４の代わりに、ノアゲート２
４を用いている。他の点は、図６と同一構成である。イ
ンバータ１０の入力端、インバータ１０〜１３の出力端
及びノアゲート２４の出力端の信号波形ａ〜ｆは、上述
のことから容易に類推できるように、図２に示す波形を
上下反転したものとなる。
に、図１のナンドゲート１４の代わりに、ノアゲート２
４を用いている。他の点は、図６と同一構成である。イ
ンバータ１０の入力端、インバータ１０〜１３の出力端
及びノアゲート２４の出力端の信号波形ａ〜ｆは、上述
のことから容易に類推できるように、図２に示す波形を
上下反転したものとなる。
【００２１】［第４実施例］図５は、第４実施例のパル
ス幅延長回路を示す。図４と構成要素には、同一符号を
付してその説明を省略する。このパルス幅延長回路で
は、図４の構成にさらに、ｎＭＯＳトランジスタＮ７の
ソース及びドレインをそれぞれ低電位側電源配線ＶＳＳ
及びインバータ１２の出力端に接続し、ｎＭＯＳトラン
ジスタＮ５のゲートをインバータ１０の入力端に接続し
ている。他の点は、図４と同一構成である。
ス幅延長回路を示す。図４と構成要素には、同一符号を
付してその説明を省略する。このパルス幅延長回路で
は、図４の構成にさらに、ｎＭＯＳトランジスタＮ７の
ソース及びドレインをそれぞれ低電位側電源配線ＶＳＳ
及びインバータ１２の出力端に接続し、ｎＭＯＳトラン
ジスタＮ５のゲートをインバータ１０の入力端に接続し
ている。他の点は、図４と同一構成である。
【００２２】この第４実施例によれば、信号波形ｄの立
ち下がりが上記第３実施例よりも早められるので、上記
第３実施例の場合よりも幅が狭い入力パルスに対し、パ
ルス幅を延長した正常パルスを出力することができる。
なお、本発明には外にも種々の変形例が含まれる。例え
ば、信号伝播遅延用のインバータは、１段以上であれば
よい。また、スイッチ素子は、入力パルスの始端に関し
変化の先取りするように、インバータの出力端と電源配
線との間に接続すればよい。
ち下がりが上記第３実施例よりも早められるので、上記
第３実施例の場合よりも幅が狭い入力パルスに対し、パ
ルス幅を延長した正常パルスを出力することができる。
なお、本発明には外にも種々の変形例が含まれる。例え
ば、信号伝播遅延用のインバータは、１段以上であれば
よい。また、スイッチ素子は、入力パルスの始端に関し
変化の先取りするように、インバータの出力端と電源配
線との間に接続すればよい。
【００２３】
【発明の効果】以上説明した如く、本発明に係るパルス
幅延長回路によれば、出力パルスを決定する第１パルス
及び第２パルスについて、スイッチ素子が無い場合より
も第２パルスの始端変化が先取りされ、一方、第２パル
スの終端はスイッチ素子が無い場合と同一になるので、
入力パルスである第１パルスのパルス幅が狭くても、出
力パルスは１つとなり、かつ、出力パルスの幅が必要以
上に延長されることがなく、また、このような利点が、
従来構成にスイッチ素子を付加した簡単な構成で得られ
るという優れた効果を奏し、半導体集積回路の誤動作防
止に寄与するところが大きい。
幅延長回路によれば、出力パルスを決定する第１パルス
及び第２パルスについて、スイッチ素子が無い場合より
も第２パルスの始端変化が先取りされ、一方、第２パル
スの終端はスイッチ素子が無い場合と同一になるので、
入力パルスである第１パルスのパルス幅が狭くても、出
力パルスは１つとなり、かつ、出力パルスの幅が必要以
上に延長されることがなく、また、このような利点が、
従来構成にスイッチ素子を付加した簡単な構成で得られ
るという優れた効果を奏し、半導体集積回路の誤動作防
止に寄与するところが大きい。
【図１】本発明の第１実施例のパルス幅延長回路を示す
図である。
図である。
【図２】図１の回路の動作を示す信号波形図である。
【図３】本発明の第２実施例のパルス幅延長回路を示す
図である。
図である。
【図４】本発明の第３実施例のパルス幅延長回路を示す
図である。
図である。
【図５】本発明の第４実施例のパルス幅延長回路を示す
図である。
図である。
【図６】従来のパルス幅延長回路を示す図である。
【図７】図６の回路の動作を示す信号波形図である。
１０〜１３ インバータ １４ ナンドゲート ２４ ノアゲート Ｐ０〜Ｐ７、Ｐ４１、Ｐ４２ ｐＭＯＳトランジスタ Ｎ０〜Ｎ７、Ｎ４１、Ｎ４２ ｎＭＯＳトランジスタ
Claims (4)
- 【請求項１】 １つのインバータ又は縦続接続された複
数のインバータ（１０〜１３）を有し、初段の該インバ
ータの入力端に第１パルス（ａ）が供給され、該第１パ
ルスを伝播遅延させた第２パルス（ｅ）を出力するパル
ス遅延回路と、 該パルス遅延回路の入力端と出力端とがそれぞれ第１入
力端と第２入力端とに接続され、該第１入力端の論理値
と該第２入力端の論理値との論理演算を行って、該第１
パルスの始端から該第２パルスの終端までの幅のパルス
（ｆ）を出力する論理ゲート（１４）と、 を有するパルス幅延長回路において、 該パルス遅延回路の任意の第１インバータの出力端と電
源配線との間に接続され、該第１パルス又は該第１パル
スの論理を反転させた第１反転パルス（＊ａ）が制御入
力端に供給され、該制御入力端の論理値によりオン・オ
フされるスイッチ素子（Ｎ５、Ｎ６）を有し、 該スイッチ素子は、該第１パルス供給前にオフになり、
該第１パルスでオンになり、該オンにより該電源配線の
電位が該第１インバータの該出力端に伝達されて、該第
１パルスが該第１インバータの出力端迄に伝播する前に
伝播時の電位の方に、該第１インバータの該出力端の電
位が変化するようにしたことを特徴とするパルス幅延長
回路。 - 【請求項２】 前記インバータ（１０〜１３）はＣＭＯ
Ｓインバータであり、前記スイッチ素子（Ｎ５、Ｎ６）
はＭＯＳトランジスタであることを特徴とする請求項１
記載のパルス幅延長回路。 - 【請求項３】 前記論理ゲートは、ナンドゲート（１
４）であることを特徴とする請求項１又は２記載のパル
ス幅延長回路。 - 【請求項４】 前記論理ゲートは、ノアゲート（２４）
であることを特徴とする請求項１又は２記載のパルス幅
延長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233893A JPH0795018A (ja) | 1993-09-20 | 1993-09-20 | パルス幅延長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233893A JPH0795018A (ja) | 1993-09-20 | 1993-09-20 | パルス幅延長回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795018A true JPH0795018A (ja) | 1995-04-07 |
Family
ID=16962223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233893A Withdrawn JPH0795018A (ja) | 1993-09-20 | 1993-09-20 | パルス幅延長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795018A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190469A (ja) * | 1997-05-30 | 2006-07-20 | Micron Technology Inc | ２５６Ｍｅｇダイナミックランダムアクセスメモリ |
| US9130548B2 (en) | 2011-12-01 | 2015-09-08 | International Business Machines Corporation | Pulse stretching circuit and method |
| JP2017073492A (ja) * | 2015-10-08 | 2017-04-13 | ローム株式会社 | 発光素子駆動装置 |
-
1993
- 1993-09-20 JP JP5233893A patent/JPH0795018A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190469A (ja) * | 1997-05-30 | 2006-07-20 | Micron Technology Inc | ２５６Ｍｅｇダイナミックランダムアクセスメモリ |
| JP4495096B2 (ja) * | 1997-05-30 | 2010-06-30 | ミクロン テクノロジー，インコーポレイテッド | ２５６Ｍｅｇダイナミックランダムアクセスメモリ |
| US9130548B2 (en) | 2011-12-01 | 2015-09-08 | International Business Machines Corporation | Pulse stretching circuit and method |
| US9287854B2 (en) | 2011-12-01 | 2016-03-15 | International Business Machines Corporation | Pulse stretching circuit and method |
| JP2017073492A (ja) * | 2015-10-08 | 2017-04-13 | ローム株式会社 | 発光素子駆動装置 |
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