KR950012706B1 - 안정 펄스 발생기 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래 펄스 발생기의 회로도.
제 2 도는 본 발명에 따른 안정 펄스 발생기의 회로도.
제 3 도는 작은 펄스가 입력될 때 본 발명의 타이밍도.
제 4 도는 큰 펄스가 입력될 때 본 발명의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
I : 인버터 N, P : 트랜지스터
본 발명은 안정된 펄스를 요구하는 칩의 설계 시에 적용될 수 있는 안정 펄스 발생기에 관한 것이다.
종래 기술의 펄스 발생기는 제 1 도와 같이 구성되어 있고, 도면에서 N1 내지 N6은 NMOS 트랜지스터를, P1-P3은 PMOS 트랜지스터를, I1-I6은 인버터를 각각 나타낸다. 제 1 도의 펄스 발생기는 어드레스가 바뀔 때 발생되는 펄스를 모두 모아 칩 동작의 안정 및 속도 개선을 위해 구성된 것으로, 이를 참조로 종래 기술을 살펴본다.
도면에서, 입력 펄스 폭이 지연회로(I1 내지 I4)의 지연시간 보다 큰 경우, 일예로, 입력신호의 펄스 폭이 30ns이고, 지연회로의 지연시간이 20ns인 경우, 제 1 도 회로의 펄스 출력은 약 30ns의 폭을 가지게 될 것이다.
이러한 경우, 어드레스 버퍼에서 발생된 잡음이 제 1 도의 입력 펄스로 들어오게 되면, 지연회로의 지연시간 이후에 상기 잡음에 의해 발생된 펄스가 그대로 출력되게 되며, 이는 칩의 동작속도를 지연시킴은 물론 불안정한 칩동작을 유발시키는 문제점을 초래한다.
이러한 문제점을 메모리 소자에 적용시 데이타 읽기를 실패하기에 충분하다.
위와 같이 입력신호의 폭이 지연회로보다 큰 폭을 갖는 경우 지연회로의 효과를 무시하고 그대로 입력신호가 출력 펄스에 영향을 미침으로써 불안정한 상태를 발생시켰다.
본 발명은 상기 문제점을 해결하기 위해 지연부의 출력을 입력신호로 피드백 시켜 입력신호의 펄스 폭이 지연부의 지연시간 보다 큰 경우에도 일정한 펄스 폭을 발생시키도록 함으로써, 빠르고, 안정된 칩동작을 유지시킬 수 있는 안정 펄스 발생기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은 입력되는 신호를 소정 시간동안 지연시키는 지연수단 ; 입력데이타에 따라 상기 지연수단에 제 1논리값을 입력시키는 제 1스위칭수단 ; 상기 지연수단의 출력에 따라 상기 지연수단에 제 2논리값에 입력시키는 제 2스위칭수단 ; 및 상기 지연수단의 출력에 따라 상기 지연수단으로 인가되는 제 1논리값 입력을 차단하는 차단수단을 구비하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제 2 도는 본 발명의 일실시예도로서, 지연부(I1 내지 I4)와 지연부의 출력을 피드백 시키는 부분, 및 입력신호를 차단시킬 수 있는 트랜지스터(P1,N1)를 구비한다.
NMOS 트랜지스터(N2)는 입력데이타(IN)가 하이(high)인 경우 지연부(I1 내지 I4)에 로우(low)를 입력시키며, PMOS 트랜지스터(P2)는 지연부(I1 내지 I4)의 출력이 로우인 경우 지연부(I1 내지 I4)에 하이를 입력시킨다. 이때, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 지연부(I1 내지 I4)의 출력이 로우인 경우 지연부(I1 내지 I4)에 로우를 입력시키도록 구성되어 지연부(I1 내지 I4)의 지연시간을 초과하는 입력데이타가 지연부(I1 내지 I4)로 입력되는 것을 방지한다.
PMOS트랜지스터(P3)와 NMOS 트랜지스터(N3)는 칩 선택신호(/CS)에 따라 본 펄스 발생기를 인에이블 시키도록 구성되어 있어서, 직렬 연결된 인버터(I5,I6,I7)는 지연부(I1 내지 I4)의 입력단에 인가되는 데이타를 입력받아 최종 펄스를 출력하도록 구성된다.
실제, 상기 NMOS 트랜지스터(N2)는 입력데이타(IN)를 게이트신호로 하고, 드레인이 지연부의 입력단에 연결되도록 구성된다. 또한, 상기 PMOS 트랜지스터(P1)는 지연부의 출력을 게이트 신호로 하고, 소스단으로 하이를 인가 받고, 드레인이 NMOS 트랜지스터(N2)의 소스단에 연결되도록 구성되며, 상기 NMOS 트랜지스터(N1)는 지연부의 출력을 게이트 신호로 하고, 소스단이 접지 되어 있으며, 드레인이 NMOS 트랜지스터(N2)의 소스단에 연결되도록 구성된다.
본 실시예의 동작에 대해서 상세하게 살펴보면 다음과 같다.
제 3 도는 제 2 도의 동작 타이밍도이고, 이 도면을 참조하면, 입력신호(IN)가 작은 펄스 폭으로 들어 왔을 때 지연부에서 지연되어 일정 펄스로 늘려진 후 트랜지스터(P2) 입력이 하이에서 로우로 떨어지면 ③번노드가 하이 상태로 유지하여 출력이 로우로 떨어지게 된다. 즉 입력이 로우에서 하이로 들어오면 ③번 노드는 하이에서 로우로 떨어지고 출력은 로우에서 하이로 올라간다.
다음 입력이 하이에서 로우로 들어오면 지연부에서 지연된 후 ⑦번 노드는 하이에서 로우로 떨어져 ③번 노드는 로우에서 하이로 상승하여 지연부의 지연시간 만큼의 출력펄스를 갖게 된다.
제 4 도는 입력 펄스의 폭이 지연부의 지연 시간보다 큰 경우의 동작 타이밍도로서, 이때는 피드백 회로가 동작하게 되는데 입력신호가 트랜지스터(N2)에 들어오게 될 때 그 위상이 로우→하이→로우로 들어온다면 그 동작은 다음과 같다,
입력이 로우에서 하이로 갈 때 트랜지스터(N2)가 턴온 되어 ③번 노드가 로우로 떨어진다. 이때 떨어진 로우신호는 지연부에서 지연된 후 ⑦번 노드에 연결되어 있는 트랜지스터(P2,P1)를 턴온시켜 입력측의 트랜지스터(N2)의 Vag(Va-Vs)의 전압차를 ØV로 만들어 입력신호를 차단한다.
이때 ⑦번 노드가 로우이므로 ③번 노드는 하이로 되어 출력을 로우로 보내게 된다.
제 3 도와 제 4 도의 출력 파형의 펄스 폭을 보면 같은 것으로 시뮬레이션 결과가 나왔다.
어드레스 버퍼에서 잡음에 의해 펄스가 여러개 발생할 때 상당히 큰 펄스가 들어오게 되어 종래의 회로는 이를 그대로 출력하기 때문에 불안정한 면이 있었으나, 이에 반해 본 발명은 안정된 펄스를 만들어 칩동작에 안정을 기했다.
도면에서 N1,N2,N6은 NMOS 트랜지스터를, P1,P2,P3,P4는 PMOS 트랜지스터를,I1 내지 I7은 인버터를 각각 나타낸다.
본 발명은 상기와 같이 구성되어 지연회로의 지연시간보다 큰 입력신호(주로, 고전압, 저온 상태에서 발생된 버퍼잡음에 의해 발생된 큰 펄스)에 대해서, 지연시간 이후의 입력을 차단함으로써, 빠르고, 안정된 동작을 유지할 수 있는 특이한 효과를 기대할 수 있다
Claims (5)
- 입력되는 신호를 소정 시간동안 지연시키는 지연수단 ; 입력데이타에 따라 상기 지연수단에 제 1논리값을 입력시키는 제 1스위칭수단 ; 상기 지연수단의 출력에 따라 상기 지연수단에 제 2논리값에 입력시키는 제 2스위칭수단 ; 및 상기 지연수단의 출력에 따라 상기 지연수단으로 인가되는 제 1논리값 입력을 차단하는 차단수단을 구비하는 것을 특징으로 하는 안정 펄스 발생기.
- 제 1 항에 있어서, 외부 칩 선택 신호에 따라 상기 발생기 동작을 인에이블 또는 디스에이블시키는 인에이블수단을 더 구비하는 것을 특징으로 하는 안정 펄스 발생기.
- 제 2 항에 있어서, 상기 지연수단의 입력단에 인가되는 신호를 입력받아 최종 출력데이타로 출력하는 적어도 하나의 인버터를 더 구비하는 것을 특징으로 하는 안정 펄스 발생기.
- 제 1 항내지 제 3 항중 어느 한 항에 있어서, 상기 제 1스위칭수단은 상기 입력데이타에 따라 상기 제 1논리값 인가단과 상기 지연수단의 입력단 사이를 절체 시키도록 연결되며, 상기 차단수단은 상기 지연수단의 출력에 따라 상기 제 1논리값 인가단과 상기 지연수단의 입력단 사이를 오픈 시키고, 상기 지연수단에 상기 제 2논리값을 입력시키도록 연결되는 것을 특징으로 하는 안정 펄스 발생기.
- 제 4 항에 있어서, 상기 제 1스위칭수단은 상기 입력데이타를 게이트신호로 하고, 드레인이 상기 지연수단의 입력단에 연결된 제 1모스(MOS)트랜지스터이며, 상기 차단수단은 상기 지연수단의 출력을 게이트신호로 하고, 소스단으로 상기 제 2논리값을 인가받고, 드레인이 상기 제 1모스 트랜지스터의 소스단에 연결된 제 2모스 트랜지스터 ; 및 상기 지연수단의 출력을 게이트 신호로 하고, 소스단으로 상기 제 1논리값을 인가받고, 드레인이 상기 제 1모스 트랜지스터의 소스단에 연결된 제 3모스 트랜지스터를 구비하는 것을 특징으로 하는 안정 펄스 발생기.
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| KR1019920027347A KR950012706B1 (ko) | 1992-12-31 | 1992-12-31 | 안정 펄스 발생기 |
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| KR940017138A KR940017138A (ko) | 1994-07-25 |
| KR950012706B1 true KR950012706B1 (ko) | 1995-10-20 |
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1992
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