JP5818027B2

JP5818027B2 - クロックデータ再生回路及びそれを含む無線モジュール

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Description

本発明は、ベースバンド信号からクロックを再生するクロックデータ再生回路及びそれを含む無線モジュールに関する。

近年、情報通信分野における重要な技術としてセンサネットワークが注目されている。センサネットワークが社会に浸透するためには、システム化技術、ハードウェア技術に関する種々の課題を解決することが必要である。それらの課題のうち超低消費電力集積回路技術はセンサネットワーク実用化の鍵を握る技術の１つである。大量に敷設されたネットワーク等の通信環境あるいは構造物の監視センサの保守を行うことは莫大な労力を必要とする。そのため、メンテナンスフリーの監視センサを実現することが望まれ、センシング情報の処理と伝達機能を有する集積回路には、小型電池や自然エネルギーを利用して１０年以上動作するようなマイクロワット級の超低消費電力性が要求される（下記非特許文献１参照）。

図５には、従来のセンサ装置の構成例を示している。このセンサ装置は、センサからのアナログ信号をデジタル信号に変換するＡ／Ｄ変換器、デジタル信号を符号化する符号化器、符号化デジタル信号を変調する変調器と、変調信号を増幅してアンテナを介して送信する増幅器、及びアンテナを介して外部から信号を受信するウェークアップ受信器によって構成されており、データ収集装置等の外部装置からの指令信号の受信に応じて監視機能を起動する。センサ装置の構成要素のうちウェークアップ受信器のみが常時動作し、指令信号を監視している。センサ装置のその他の構成要素は通常オフ状態であり、ウェークアップ受信器からの信号によりオン状態となる。このようなセンサ装置によりある程度の低消費電力化が可能になる。

上述した従来のセンサ装置を構成するウェークアップ受信器として利用されるワイヤレス受信機の構成例を図６に示す。図６に示すコヒーレント方式のワイヤレス受信機９０１では、位相変調あるいは振幅変調された信号をアンテナ９０２で受信し、その信号を、低雑音増幅器９０３で増幅した後、搬送波と同一周波数で発振するように調整された電圧制御発振器９０４の出力とミキシングすることにより、ベースバンド信号に変換する。さらに、クロックデータ再生回路９０６で、増幅器９０５により増幅されたベースバンド信号からクロックを再生し、このクロックによりタイミングを調整しながらデジタルデータを再生する。

N. M. Pletcher, S. Gambini, and J. Rabaey, "A 52 μW wake-up receiver with -72 dBm sensitivity using an uncertain-IF architecture," IEEE J. Solid-State Circuits, vol. 44, no. 1, pp. 269-280, January 2009.

上述した従来のワイヤレス受信機９０１に使用されるクロックデータ再生回路９０６では、復調されたベースバンド信号からクロック信号を再生し、再生したクロック信号によりベースバンド信号のデジタル値“０”“１”の判定を行う。このクロックデータ再生回路９０６には抵抗及びキャパシタを含むフィルタや積分回路が必要となるので、クロックデータ再生回路の面積が大きくなる傾向にある。また、クロックデータ再生回路９０６は、外部装置からの指令信号を受信しない時でも常時動作する必要があるので、低消費電力化に限界が生じる傾向にある。

そこで、本発明は、かかる課題に鑑みて為されたものであり、回路規模を小さくでき、かつ、消費電力を低減することが可能なクロックデータ再生回路、及びそれを含む無線モジュールを提供することを目的とする。

上記課題を解決するため、本発明の一側面に係るクロックデータ再生回路は、入力されるＰＷＭ信号の周波数よりも高い周波数でパルス信号を発生させる発振器と、ＰＷＭ信号の入力有無に応じて発振器の動作を開始および停止させる第１の制御回路部と、パルス信号をカウントして、Ｎ個（Ｎは自然数）のビットカウンタにカウント値を保持するカウンタと、Ｍ個（ＭはＮより小さい自然数）のビットレジスタを有し、転送信号の入力に応じて、Ｎ個のビットカウンタによって保持されたカウント値のうちの上位Ｍビットを基準カウント値として転送可能に構成されたレジスタと、カウンタによって保持されたカウント値の下位Ｍビットと、レジスタによって保持された基準カウント値とを比較し、下位Ｍビットが基準カウント値に一致したタイミングでタイミングクロックを出力する比較器と、ＰＷＭ信号の立ち上がりのタイミングと同期して、カウンタからレジスタに基準カウント値を転送する転送信号、及びカウンタをリセットするリセット信号を順次生成する第２の制御回路部と、を備え、ビットカウンタの個数Ｎは、ＰＷＭ信号の一周期の期間で発生するパルス信号をカウント可能な個数に設定されており、レジスタは、転送信号が発生したタイミングで、ビットレジスタの個数Ｍ及びビットカウンタの個数Ｎに応じてカウント値から小さくされた基準カウント値を保持する。

このクロックデータ再生回路によれば、発振器によって発生したパルス信号のカウント値がカウンタに保持され、入力されるＰＷＭ信号の立ち上がり時に、カウンタからレジスタにカウント値の上位ビットが基準カウント値として転送されると同時に、カウンタのカウント値がリセットされる。さらに、カウンタのカウント値が基準カウント値を超えた場合にタイミングクロックが生成される。これにより、ＰＷＭ信号のデジタル値を判定するためのタイミングクロックが、１つ前のＰＷＭ信号の周期に基づいて生成されるので、高精度の発振器が不要となる。また、タイミングクロックの生成タイミングを決定するための構成としてカウンタに保持されたカウント値の上位ビットをレジスタに転送する構成を採用している。さらには、ＰＷＭ信号の入力が無い場合には発振器の動作が停止される。その結果、回路規模を小さくすることができ、消費電力を低減することもできる。

本発明の別の側面に係る発明は、上述したクロックデータ再生回路と、ＰＷＭ信号を受信するアンテナと、ＰＷＭ信号を増幅する増幅器と、を備える無線モジュールであることを特徴としている。この無線モジュールによれば、回路規模を小さくすることができ、消費電力を低減することもできる。

以上説明したように、本発明によれば、回路規模を小さくでき、かつ、消費電力を低減することができる。

本発明の好適な一実施形態にかかるワイヤレス受信機１の構成を示すブロック図である。図１のクロックデータ再生回路１１で処理されるＰＷＭ信号のベースバンド信号と、このベースバンド信号を対象にしてクロックデータ再生回路１１で生成されるタイミングクロックを示すタイミングチャートである。図１のクロックデータ再生回路１１の要部を示す回路ブロック図である。図３のクロックデータ再生回路１１で処理された信号のタイミングチャートである。従来のセンサ装置の構成例を示すブロック図である。図５の従来のセンサ装置を構成するワイヤレス受信機の構成例を示すブロック図である。本発明の比較例であるクロックデータ再生回路の構成を示すブロック図である。

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のクロックデータ再生回路及びそれを含む無線モジュールに係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

ＰＷＭ信号を受信してデジタルデータを再生可能な無線モジュールであるワイヤレス受信機を説明する。図１は、本発明の好適な一実施形態にかかるワイヤレス受信機１の構成を示すブロック図である。ワイヤレス受信機１は、ＰＷＭ信号をアンテナ３で受信し、受信したＰＷＭ信号を、低雑音増幅器５で増幅した後にＰＷＭ信号の搬送波と同一周波数で発振するように調整された電圧制御発振器７とミキシングすることにより、ベースバンド信号に変換する。また、ワイヤレス受信機１は、ベースバンド信号を、増幅器９で増幅した後にクロックデータ再生回路１１に入力することによってタイミングクロックを再生し、フリップフロップ１３で、再生したタイミングクロックを用いてベースバンド信号からデジタルデータを再生して出力する。すなわち、ワイヤレス受信機１に備えられるフリップフロップ１３は、ベースバンド信号から再生されたタイミングクロックによりベースバンド信号のデジタル値“０”“１”の判定を行うとともに、判定したデジタル値を示す信号の出力タイミングをタイミングクロックによって調整することによってデジタルデータを出力する。

図２は、クロックデータ再生回路１１で処理されるＰＷＭ信号のベースバンド信号と、このベースバンド信号を対象にしてクロックデータ再生回路１１で生成されるタイミングクロックを示すタイミングチャートである。

ＰＷＭ信号はデジタルデータ“０”“１”をパルスの持続時間で表現している（図２（ａ））。ＰＷＭ信号のパルス信号は同一周期で立ち上がり、例えば、時刻Ａと時刻Ｂとの間の期間ＡＢ、及び時刻Ｂと時刻Ｃとの間の期間ＢＣのそれぞれが、データ１ビットに対応し、期間ＡＢのように各周期での持続時間の長いパルスでデジタル値“１”を、期間ＢＣのように短いパルスでデジタル値“０”を表す。このようなＰＷＭ信号をデジタルデータに復調するために、クロックデータ再生回路１１が各周期の途中で立ち上がるタイミングクロック（図２（ｂ））を生成し、フリップフロップ１３がその立ち上がり（時刻Ａ１，Ｂ１，Ｃ１）に合わせてＰＷＭ信号の振幅値を読み取る。そして、フリップフロップ１３は、振幅が大であれば、すなわち、ＰＷＭ信号のパルスが立ち上がった状態であれば、デジタル“１”と判定し、振幅が小、すなわち、ＰＷＭ信号のパルスが立ち下がった状態であれば、デジタル値“０”と判定する。なお、クロックデータ再生回路１１及びフリップフロップ１３は、ＰＷＭ信号のパルスとタイミングクロックのいずれか、あるいは両方が逆極性の場合も同様に、タイミングクロックの再生、デジタルデータの生成を行うことができる。また、フリップフロップ１３は、長いパルスでデジタル値“０”、短いパルスでデジタル値“１”と判定してもよい。なお、一般的なＰＷＭ信号では、デジタル値“１”を表すときはＰＷＭ信号のパルス持続時間を周期の７０％〜９０％とし、デジタル値“１”を表すときは周期の１０％〜３０％として設定されている。このようなＰＷＭ信号を処理対象にしてデジタルデータを再生するためには、タイミングクロックを周期の４０％〜６０％の時点で立ち上がるように設定する必要がある。

図３は、図１に示したクロックデータ再生回路１１の要部を示す回路ブロック図である。同図に示すように、クロックデータ再生回路１１は、発振制御回路部１５、リング発振器１７、カウンタ回路部１９、レジスタ回路部２１、転送制御回路部２３、及び比較回路部（比較器）２５を備えて構成される。このクロックデータ再生回路１１は、例えば、０．３５μｍ−ＣＭＯＳデバイスが採用され、各トランジスタは、リング発振器１７以外はアスペクト比がゲート幅／ゲート長＝１μｍ／０．３５μｍのものが用いられ、リング発振器１７ではアスペクト比が１μｍ／５μｍのものが用いられる。

リング発振器１７は、９段のインバータを含み、入力されるＰＷＭ信号の周波数よりも高い周波数、例えば、ＰＷＭ信号の周波数が５０ｋＨｚの場合は２．６ＭＨｚで発振する発振パルス信号を発生させる。具体的には、リング発振器１７は、リング状に接続された９段のインバータ２７ａ，２７ｂ，…２７ｉと、それぞれのインバータ２７ａ，２７ｂ，…２７ｉに電源電圧Ｖｄｄを供給するトランジスタ２９ａ，２９ｂ，…２９ｉと、発振パルス信号を遅延させるインバータ３１ａ，３１ｂとから構成されている。これらのトランジスタ２９ａ，２９ｂ，…２９ｉは、発振制御回路部１５の出力に接続されており、発振制御回路部１５の出力する制御信号が“０”を示す場合に、インバータ２７ａ，２７ｂ，…２７ｉに電源電圧Ｖｄｄを供給することにより、発振動作を起こさせる一方で、発振制御回路部１５の出力する制御信号が“１”を示す場合に、インバータ２７ａ，２７ｂ，…２７ｉへの電源電圧Ｖｄｄの供給を止めることにより、発振動作を停止させる。

カウンタ回路部１９は、リング発振器１７から出力された発振パルス信号のパルス数をカウントする回路であり、Ｎ個（Ｎは自然数）のビットカウンタであるトグルフリップフロップ（以下、「Ｔフリップフロップ」と呼ぶ。）３３_１〜３３_Ｎが縦列接続されて構成されている。すなわち、１段目のＴフリップフロップ３３_１のＴ入力にリング発振器１７の出力が接続され、１段目のＴフリップフロップ３３_１のＱ出力（正転出力）が２段目のＴフリップフロップ３３_２のＴ入力に接続され、前段側のＴフリップフロップのＱ出力が後段側のＴフリップフロップのＴ入力に順次接続されている。また、最後段のＴフリップフロップのＱＢ出力（反転出力）は、後述する発振制御回路部１５に接続される。さらに、Ｔフリップフロップ３３_１〜３３_ＮのＲ入力（リセット入力）には、転送制御回路部２３の出力が接続されている。

このような構成のカウンタ回路部１９においては、Ｔフリップフロップ３３_１〜３３_Ｎによってリング発振器１７からの発振パルス信号の入力に応じて、発振パルス信号のパルスカウント値が保持され、Ｔフリップフロップ３３_１〜３３_Ｎの順に、下位ビット〜上位ビットのパルスカウント値がそれぞれ保持される。また、Ｔフリップフロップ３３_１〜３３_Ｎに保持されるパルスカウント値は転送制御回路部２３からのリセット信号によってリセット可能にされる。

レジスタ回路部２１は、Ｍ段（ＭはＮ未満の自然数）のビットレジスタとしてのディレイドフリップフロップ（以下、「Ｄフリップフロップ」と呼ぶ。）３５_１〜３５_Ｍを含んでおり、転送制御回路部２３からの転送信号に応じて、カウンタ回路部１９に保持されたパルスカウント値の上位Ｍビットを、基準カウント値としてカウンタ回路部１９から転送可能に構成されている。すなわち、最後段のＤフリップフロップ３５_ＭのＤ入力には、最後段のＴフリップフロップ３３_ＮのＱ出力が接続されており、最後段から１段前のＤフリップフロップ３５_Ｍ−１のＤ入力には、最後段から１段前のＴフリップフロップ３３_Ｎ−１のＱ出力が接続され、同様に、他のＤフリップフロップ３５_Ｍ−２〜３５_１のＤ入力には、それぞれ、最後段から数えた段数が互いに等しいＴフリップフロップのＱ出力が接続される。図３には、Ｍ＝Ｎ−１の場合を例示しており、第１段目のＤフリップフロップ３５_１のＤ入力には、最後段から数えてＮ−１段目のＴフリップフロップ３３_２のＱ出力が接続される。また、Ｄフリップフロップ３５_１〜３５_ＭのＣＫ入力（クロック入力）には、転送制御回路部２３の出力がそれぞれ接続されている。

このようなレジスタ回路部２１では、転送制御回路部２３から転送信号を受けると、Ｔフリップフロップ３３_１〜３３_Ｎに保持されるパルスカウント値の各ビットのうちの上位Ｍビットが、Ｄフリップフロップ３５_１〜３５_Ｍに転送され保持される。このとき、Ｄフリップフロップ３５_１〜３５_Ｍの順で、基準カウント値の下位〜上位ビットが保持される。例えば、Ｍ＝Ｎ−１の場合には、Ｎビットのパルスカウント値のうちの上位Ｎ−１ビットが転送されるので、レジスタ回路部２１には、パルスカウント値がほぼ０．５倍された基準カウント値が保持されることになる。

比較回路部２５は、Ｄフリップフロップ３５_１〜３５_Ｍの個数と同数のＭ個の比較器３７_１〜３７_Ｍによって構成されており、カウンタ回路部１９によって保持されたパルスカウント値とレジスタ回路部２１によって保持された基準カウント値を比較し、パルスカウント値が基準カウント値を超えたタイミングで、パルス状のタイミングクロックを出力する。これらの比較器３７_１〜３７_Ｍは、例えば、ＣＭＯＳ比較器である。具体的には、比較器３７_１の入力には、１段目のＴフリップフロップ３３_１のＱ出力、及び１段目のＤフリップフロップ３５_１のＱ出力が接続され、両方のＱ出力を比較して一致する場合にオン状態の比較結果信号を出力する。また、比較器３７_２の入力には、２段目のＴフリップフロップ３３_２のＱ出力、２段目のＤフリップフロップ３５_２のＱ出力、及び比較器３７_１の出力が接続され、比較器３７_１の出力がオン状態であって、かつ、両方のＱ出力が一致する場合にオン状態の比較結果信号を出力する。以下同様に、比較器３７_ｋの入力（ｋは３以上Ｍ以下の自然数）には、ｋ段目のＴフリップフロップ３３_ｋのＱ出力、ｋ段目のＤフリップフロップ３５_ｋのＱ出力、及び比較器３７_ｋ−１の出力が接続され、比較器３７_ｋ−１の出力がオン状態であって、かつ、両方のＱ出力が一致する場合にオン状態の比較結果信号を出力する。さらに、比較器３７_Ｍは、比較結果信号をパルス状のタイミングクロックとして出力する。これにより、比較回路部２５は、Ｔフリップフロップ３３_１〜３３_Ｍによって保持されたパルスカウント値の下位Ｍビットが、Ｄフリップフロップ３５_１〜３５_Ｍによって保持された基準カウント値のＭビットに一致したタイミングごとに、タイミングクロックを発生させることになる。

転送制御回路部２３は、カウンタ回路部１９からレジスタ回路部２１への基準カウント値の転送タイミング、及びカウンタ回路部１９のリセットタイミングを制御し、レジスタ回路部２１に対してリセット信号を出力し、レジスタ回路部２１に対して転送信号を出力する。この転送制御回路部２３は、３段のインバータをそれぞれ含む３個の遅延回路３９ａ，３９ｂ，３９ｃと、２個のＮＡＮＤ回路４１ａ，４１ｂと、インバータ４３とを有する。

転送制御回路部２３のＮＡＮＤ回路４１ａには、一方の入力に外部からベースバンド信号が入力され、他方の入力には遅延回路３９ａを経由して遅延および反転されたベースバンド信号が入力される。また、ＮＡＮＤ回路４１ａの出力は、インバータ４３を介してレジスタ回路部２１の各Ｄフリップフロップ３５_１〜３５_ＭのＣＫ入力に接続されている。このようなＮＡＮＤ回路４１ａは、ベースバンド信号のパルス波の立ち上がりのタイミングで、基準カウント値を転送するためのオン状態の転送信号を出力するように動作する。

転送制御回路部２３のＮＡＮＤ回路４１ｂには、一方の入力に遅延回路３９ａ，３９ｂを経由して遅延したベースバンド信号が入力され、他方の入力には遅延回路３９ａ，３９ｂ，３９ｃを経由してさらに遅延し、反転されたベースバンド信号が入力される。また、ＮＡＮＤ回路４１ｂの出力は、カウンタ回路部１９の各Ｔフリップフロップ３３_１〜３３_ＮのＲ入力に接続されている。このようなＮＡＮＤ回路４１ａは、ベースバンド信号のパルス波の立ち上がりのタイミングであって、転送信号の出力タイミングから遅延したタイミングで、カウンタ回路部１９をリセットするためのオン状態のリセット信号を出力するように動作する。

発振制御回路部１５は、外部からのＰＷＭ信号のベースバンド信号の入力有無に応じてリング発振器１７の動作を開始および停止させる。詳細には、発振制御回路部１５は、ＯＲ回路４５、ＮＡＮＤ回路４７、及びインバータ４９を含んでいる。ＯＲ回路４５には、その一方の入力にベースバンド信号が、他方の入力にインバータ４９の出力が入力されている。また、ＮＡＮＤ回路４７には、その一方の入力にカウンタ回路部１９の最後段のＴフリップフロップ３３_ＮのＱＢ出力が入力され、他方の入力にＯＲ回路４５の出力が入力され、その出力はリング発振器１７のトランジスタ２９ａ，２９ｂ，…，２９ｉのゲート端子（制御端子）に反転されて入力されている。さらに、インバータ４９には、その入力にＮＡＮＤ回路４７の出力が与えられ、その出力がＯＲ回路４５の入力に戻されている。上記構成の発振制御回路部１５における入出力の真理値表を表１に示す。

上記表１に示すように、初期状態ではＰＷＭ信号が入力されず信号レベルは“０”であり、カウンタ回路部１９のＱＢ出力も“０”を示している。このとき、ＮＡＮＤ回路４７の出力が“１”を示すので、リング発振器１７のトランジスタ２９ａ，２９ｂ，…，２９ｉがオフ状態にされてリング発振器１７は発振しない。また、ＰＷＭ信号のパルスが“１”に立ち上がると、転送制御回路部２３のリセット信号によりＴフリップフロップ３３_ＮのＱＢ出力が“１”になり、その結果、ＮＡＮＤ回路４７の出力が“０”を示し、トランジスタ２９ａ，２９ｂ，…，２９ｉがオン状態にされてリング発振器１７の発振動作が開始される。これに対して、ＰＷＭ信号のパルスが立ち下がった当初は、ＮＡＮＤ回路４７とインバータ４９の働きによりＮＡＮＤ回路４７の出力が維持されリング発振器１７の発振動作が維持される。さらに、ＰＷＭ信号のパルスが立ち下がってＰＷＭ信号が無くなった場合、カウンタ回路部１９のカウント数が最大になってＴフリップフロップ３３_ＮのＱＢ出力が“０”になり、その結果、トランジスタ２９ａ，２９ｂ，…，２９ｉがオフ状態にされてリング発振器１７の発振動作が停止される。

次に、図２を参照しながら、クロックデータ再生回路１１におけるタイミングクロックの生成手順を説明する。

まず、ＰＷＭ信号が入力されてそのＰＷＭ信号の最初のパルスが立ち上がると同時に、リング発振器１７がＰＷＭ信号の周期より十分小さい周期で発振パルス信号が発生する。次に、ＰＷＭ信号のある一周期の期間ＡＢにおけるパルスの立ち上がり時刻Ａから、カウンタ回路部１９によるパルスカウント値のカウントが開始される。その後、時刻Ｂまでパルスカウント値がカウントアップされ、そのパルスカウント値の一定割合（０．４〜０．６、代表値は０．５）を乗じた値が基準カウント値としてレジスタ回路部２１に記憶される。それと同時に、時刻Ｂでカウンタ回路部１９がリセットされ、あらためてカウンタ回路部１９によるカウントが開始される。さらに、比較回路部２５によって、レジスタ回路部２１で保持された基準カウント値とカウンタ回路部１９でカウントされたパルスカウント値が比較され、パルスカウント値が基準カウント値を超えたタイミングである時刻Ｂ１で、タイミングクロックを立ち上がらせる。このタイミングクロックは、次の期間ＣＤのＰＷＭ信号に対する処理に影響を及ぼさないように、適切な時刻で立ち下げさせる。以降は、このような処理を繰り返し、次のＰＷＭ信号の立ち上がり時刻である時刻Ｃまで、パルスカウント値をカウントした後に、期間ＣＤにおけるタイミングクロックを生成する。

また、図４には、クロックデータ再生回路１１で処理された信号のタイミングチャートを示している。図４（ａ）に示すような周波数５０ｋＨｚのＰＷＭ信号がクロックデータ再生回路１１に入力された場合、図４（ｃ）に示すように、ＰＷＭ信号の入力に応じて発振パルス信号が発生する。それと同時に、図４（ｂ）に示すように、ＰＷＭ信号の各周期でデジタル値を読み取るためのタイミングクロックが発生する。この結果から、クロックデータ再生回路１１では、ＰＷＭ信号の二つ目のビットから正しいタイミングクロックが発生することがわかる。また、ＰＷＭ信号の入力が無くなると、所定時間の後にリング発振器１７が停止して回路の動作も停止することもわかった。このクロックデータ再生回路１１は、ＰＷＭ信号の周波数が１ｋＨｚ〜５００ｋＨｚの範囲で正しく動作した。また、消費電力は１．５μＷ、待機電力は１０ｎＷ以下であった。なお、上記の正常動作の周波数範囲は回路用途に応じて自由に設定できる。

以上説明したクロックデータ再生回路１１によれば、リング発振器１７によって発生した発振パルス信号のパルスカウント値がカウンタ回路部１９に保持され、入力されるＰＷＭ信号の立ち上がり時に、カウンタ回路部１９からレジスタ回路部２１にパルスカウント値の上位ビットが基準カウント値として転送されると同時に、カウンタ回路部１９のパルスカウント値がリセットされる。さらに、カウンタ回路部１９のパルスカウント値が基準カウント値を超えた場合にタイミングクロックが生成される。これにより、ＰＷＭ信号のデジタル値を判定するためのタイミングクロックが、１つ前のＰＷＭ信号の周期に基づいて生成されるので、高精度の発振器が不要となる。これにより、構成が簡単で回路規模の小さいリング発振器を採用できる。また、タイミングクロックの生成タイミングを決定するための構成としてカウンタ回路部１９に保持されたカウント値の上位ビットをレジスタ回路部２１に転送する構成を採用している。このような構成も回路規模を小さくするためには有利である。さらには、ＰＷＭ信号の入力が無い場合にはリング発振器１７の動作が停止され、ＰＷＭ信号の入力が立ち上がった際には２周期以内にタイミングパルスを立ち上げることができるので、待機電力を効果的に低減しながら動作の立ち上げも迅速に行うことができる。以上の結果、本実施形態では、回路規模を小さくすることができ、消費電力を低減することもできる。

さらには、カウンタ回路部１９とレジスタ回路部２１のビット数を大きくすれば、ＰＷＭ信号の周波数を広範囲に変えても正常にタイミングクロックの生成動作を実現できる。また、そのようにしても、消費電力の増大を抑えることができる。

図７には、本発明の比較例であるクロックデータ再生回路の構成を示している。図７（ａ）に示す位相同期方式のクロックデータ再生回路９１１は、位相比較器９１３、低域通過フィルタ９１５、電圧制御発振器９１７を含むフィードバック回路によりＰＷＭ信号の立ち上がりと位相同期した倍周波の発振信号を生成し、その倍周波信号からタイミングクロックを生成してフリップフロップ９１９に入力する。また、図７（ｂ）に示すアナログ積分方式のクロックデータ再生回路９２１は、ＰＷＭ信号の立ち上がりタイミングを立ち上がり検出回路９２３で検出し、そのタイミングで積分回路９２５を動作させ、その出力が所定の閾値を超えたか否かを比較器９２７で判定し、その判定結果をタイミングクロックとして発生させる。これらの比較例では、回路規模が大きくなる傾向にあり、消費電力も大きい。まず、位相同期方式は、フィルタに含まれる抵抗及びキャパシタに大面積が必要であり、ＰＷＭ信号の周波数が低いほど面積が大きくなる。また、アナログ積分方式でも、積分回路に含まれる抵抗及びキャパシタに大面積が必要であり、それに加えて積分回路とコンパレータはＰＷＭ信号が無くても電力を消費する。さらに、両方の方式とも、ＰＷＭ信号の周波数範囲は回路設計の段階でほとんど固定されるので、ＰＷＭ信号の周波数の広い範囲で使用することができない。これに対して、本実施形態のクロックデータ再生回路１１は、回路規模を小さくして消費電力を低減することができるとともに、広い周波数範囲で正常に動作させることができる。

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。

カウンタは、ビットカウンタとしてＮ個のフリップフロップが縦列接続されて構成されており、レジスタは、ビットレジスタとしてＭ個のフリップフロップを有しており、カウンタのＮ個のフリップフロップのうちの上位Ｍビットに対応するフリップフロップの出力が、それぞれ、レジスタのＭ個のフリップフロップの入力に接続されている、ことでもよい。この場合、タイミングクロックの生成タイミングを決定するための回路を容易に小型化することできる。

また、比較器は、カウンタの下位Ｍビットに対応するフリップフロップの出力と、レジスタのＭ個のフリップフロップの出力とのそれぞれを比較する、ことでもよい。かかる構成を採れば、タイミングクロックの生成タイミングを決定するための回路を容易に小型化することできる。

本発明は、クロックデータ再生回路、及びそれを含む無線モジュールを使用用途とし、回路規模を小さくでき、かつ、消費電力を低減することができるものである。

１…ワイヤレス受信機（無線モジュール）、３…アンテナ、９…増幅器、１１…クロックデータ再生回路、１５…発振制御回路部（第１の制御回路部）、１７…リング発振器、１９…カウンタ回路部、２１…レジスタ回路部、２３…転送制御回路部（第２の制御回路部）、２５…比較回路部（比較器）、３３_１〜３３_Ｎ…Ｔフリップフロップ、３５_１〜３５_Ｍ…Ｄフリップフロップ、３７_１〜３７_Ｍ…比較器。

Claims

入力されるＰＷＭ信号の周波数よりも高い周波数でパルス信号を発生させる発振器と、
前記ＰＷＭ信号の入力有無に応じて前記発振器の動作を開始および停止させる第１の制御回路部と、
前記パルス信号をカウントして、Ｎ個（Ｎは自然数）のビットカウンタにカウント値を保持するカウンタと、
Ｍ個（ＭはＮより小さい自然数）のビットレジスタを有し、転送信号の入力に応じて、前記Ｎ個のビットカウンタによって保持された前記カウント値のうちの上位Ｍビットを基準カウント値として転送可能に構成されたレジスタと、
前記カウンタによって保持された前記カウント値の下位Ｍビットと、前記レジスタによって保持された前記基準カウント値とを比較し、前記下位Ｍビットが前記基準カウント値に一致したタイミングでタイミングクロックを出力する比較器と、
前記ＰＷＭ信号の立ち上がりのタイミングと同期して、前記カウンタから前記レジスタに前記基準カウント値を転送する前記転送信号、及び前記カウンタをリセットするリセット信号を順次生成する第２の制御回路部と、
を備え、
前記ビットカウンタの個数Ｎは、前記ＰＷＭ信号の一周期の期間で発生する前記パルス信号をカウント可能な個数に設定されており、
前記レジスタは、前記転送信号が発生したタイミングで、前記ビットレジスタの個数Ｍ及び前記ビットカウンタの個数Ｎに応じた割合で前記カウント値から小さくされた前記基準カウント値を保持する、
ことを特徴とするクロックデータ再生回路。
前記カウンタは、前記ビットカウンタとしてＮ個のフリップフロップが縦列接続されて構成されており、
前記レジスタは、前記ビットレジスタとしてＭ個のフリップフロップを有しており、
前記カウンタの前記Ｎ個のフリップフロップのうちの前記上位Ｍビットに対応する前記フリップフロップの出力が、それぞれ、前記レジスタの前記Ｍ個のフリップフロップの入力に接続されている、
ことを特徴とする請求項１記載のクロックデータ再生回路。
前記比較器は、前記カウンタの前記下位Ｍビットに対応する前記フリップフロップの出力と、前記レジスタの前記Ｍ個のフリップフロップの出力とのそれぞれを比較する、
ことを特徴とする請求項２記載のクロックデータ再生回路。
請求項１〜３のいずれか１項に記載のクロックデータ再生回路と、
前記ＰＷＭ信号を受信するアンテナと、
前記ＰＷＭ信号を増幅する増幅器と、
を備えることを特徴とする無線モジュール。