KR101712237B1

KR101712237B1 - 클락 데이터 재생 회로 및 그것을 포함하는 무선 모듈

Info

Publication number: KR101712237B1
Application number: KR1020137024389A
Authority: KR
Inventors: 에이이치 사노; 요시히토 아메미야
Original assignee: 국립대학법인 홋가이도 다이가쿠
Priority date: 2011-02-17
Filing date: 2011-02-17
Publication date: 2017-03-03
Also published as: US20140003566A1; KR20140024856A; US8917804B2; WO2012111133A1; JPWO2012111133A1; JP5818027B2

Abstract

이 클락 데이터 재생 회로(11)는 링 발진기(17)와, PWM 신호의 입력 유무에 따라 링 발진기(17)의 동작을 개시 및 정지시키는 발진 제어 회로부(15)와, 펄스 신호를 카운트하여 N비트의 카운트값을 유지하는 카운터 회로부(19)와, M비트 레지스터를 가지고, 전송 신호의 입력에 응답하여 N비트의 카운트값 가운데 상위 M비트를 기준 카운트값으로서 전송 가능하게 구성된 레지스터 회로부(21)와, 카운터 회로부(19)에 의하여 유지된 카운트수가 레지스터 회로부(21)에 의하여 유지된 기준 카운트값을 초과한 경우에 타이밍 클락을 출력하는 비교 회로부(25)와, PWM 신호의 상승 타이밍과 동기하여 카운터 회로부(19)에서 레지스터 회로부(21)로 기준 카운트값을 전송하는 전송 신호, 및 카운터 회로부(19)를 리셋하는 리셋 신호를 생성하는 전송 제어 회로부(23)를 구비한다.

Description

클락 데이터 재생 회로 및 그것을 포함하는 무선 모듈{CLOCK DATA RECOVERY CIRCUIT AND WIRELESS MODULE INCLUDING SAME}

본 발명은 베이스 밴드 신호로부터 클락을 재생하는 클락 데이터 재생 회로 및 그것을 포함한 무선 모듈에 관한 것이다.

최근, 정보 통신 분야에 있어서의 중요한 기술로서 센서 네트워크가 주목받고 있다. 센서 네트워크가 사회에 침투하기 위하여는 시스템화 기술, 하드웨어 기술에 관한 다양한 과제를 해결하는 것이 필요하다. 이러한 과제 가운데 초 저소비 전력 집적 회로 기술은 센서 네트워크 실용화의 열쇠를 쥐고 있는 기술 중 하나이다. 대량으로 부설된 네트워크 등의 통신 환경 혹은 구조물의 감시 센서의 보수를 실시하는 것은 막대한 노력을 필요로 한다. 이 때문에, 관리가 불필요한 감시 센서를 실현하는 것이 요망되고, 센싱 정보의 처리와 전달 기능을 가지는 집적 회로에는 소형 전지나 자연 에너지를 이용하여 10년 이상 동작하는 것과 같은 마이크로 와트급의 초 저소비 전력성이 요구된다(하기 비특허문헌 1 참조).

도 5에는 종래의 센서 장치의 구성례를 나타내고 있다. 이 센서 장치는 센서로부터의 아날로그 신호를 디지털 신호로 변환하는 A／D 변환기, 디지털 신호를 부호화는 부호화기, 부호화 디지털 신호를 변조하는 변조기와, 변조 신호를 증폭하여 안테나를 통하여 송신하는 증폭기, 및 안테나를 통하여 외부로부터 신호를 수신하는 웨이크 업 수신기로 구성되어 있으며, 데이터 수집 장치 등의 외부 장치로부터의 지령 신호의 수신에 응답하여 감시 기능을 기동한다. 센서 장치의 구성 요소 가운데 웨이크 업 수신기만이 상시 동작하여 지령 신호를 감시하고 있다. 센서 장치의 그 외의 구성 요소는 통상 오프 상태이며, 웨이크 업 수신기로부터의 신호에 의하여 온 상태가 된다. 이와 같은 센서 장치에 의하여 어느 정도의 저소비 전력화가 가능하게 된다.

상술한 종래의 센서 장치를 구성하는 웨이크 업 수신기로서 이용되는 무선 수신기의 구성례를 도 6에 나타낸다. 도 6에 나타낸 코히어런트(coherent) 방식의 무선 수신기(901)에서는 위상 변조 혹은 진폭 변조된 신호를 안테나(902))로 수신하고, 그 신호를 저잡음 증폭기(903)로 증폭한 후, 반송파와 동일 주파수로 발진하도록 조정된 전압 제어 발진기(904)의 출력과 믹스(mix)함으로써, 베이스 밴드 신호로 변환한다. 게다가, 클락 데이터 재생 회로(906)에서 증폭기(905)에 의하여 증폭된 베이스 밴드 신호로부터 클락을 재생하고, 이 클락으로 타이밍을 조정하면서 디지털 데이터를 재생한다.

[비특허문헌 1] N. M. Pletcher, S. Gambini,and J. Rabaey, “A 52μW wake-up receiver with -72dBm sensitivity using an uncertain-IF architecture,” IEEE J. Solid-State Circuits, vol. 44, no. 1, pp. 269-280, January 2009.

상술한 종래의 무선 수신기(901)에 사용되는 클락 데이터 재생 회로(906)에서는 복조된 베이스 밴드 신호로부터 클락 신호를 재생하고, 재생한 클락 신호에 의하여 베이스 밴드 신호의 디지털값 “0” “1”의 판정을 실시한다. 이 클락 데이터 재생 회로(906)에는 저항 및 커패시터를 포함하는 필터나 적분 회로가 필요해지므로, 클락 데이터 재생 회로의 면적이 커지는 경향이 있다. 또, 클락 데이터 재생 회로(906)는 외부 장치로부터의 지령 신호를 수신하지 않을 때에도 상시 동작할 필요가 있으므로 저소비 전력화에 한계가 발생하는 경향이 있다.

여기서, 본 발명은, 이러한 과제를 감안하여 이루어진 것으로서, 회로 규모를 작게 할 수 있고, 또한, 소비 전력을 저감하는 것이 가능한 클락 데이터 재생 회로, 및 그것을 포함한 무선 모듈을 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위하여, 본 발명의 일 측면에 관한 클락 데이터 재생 회로는, 펄스 신호를 생성하는 발진기와, PWM 신호의 입력 유무에 따라 발진기의 동작을 개시 및 정지시키는 제1 제어 회로부와, 펄스 신호를 카운트하여 N개(N은 자연수)의 비트 카운터에 카운트값을 유지하는 카운터와, M개(M은 N보다 작은 자연수)의 비트 레지스터를 가지고, 전송 신호의 입력에 응답하여 N개의 비트 카운터에 의하여 유지된 카운트값 가운데 상위 M비트를 기준 카운트값으로서 전송 가능하게 구성된 레지스터와, 카운터에 의하여 유지된 카운트수와 레지스터에 의하여 유지된 기준 카운트값을 비교하여, 카운트수가 기준 카운트값을 초과한 경우에 타이밍 클락을 출력하는 비교기와, PWM 신호의 상승 타이밍과 동기하여 카운터에서 레지스터로 기준 카운트값을 전송하는 전송 신호, 및 카운터를 리셋하는 리셋 신호를 생성하는 제2 제어 회로부를 구비한다.

이 클락 데이터 재생 회로에 의하면, 발진기에 의하여 발생한 펄스 신호의 카운트값이 카운터에 유지되고, 입력되는 PWM 신호의 상승시에 카운터에서 레지스터로 카운트값의 상위 비트가 기준 카운트값으로서 전송됨과 동시에, 카운터의 카운트값이 리셋된다. 게다가 카운터의 카운트값이 기준 카운트값을 초과한 경우에 타이밍 클락이 생성된다. 이것에 의하여, PWM 신호의 디지털값을 판정하기 위한 타이밍 클락이 1개 전의 PWM 신호의 주기에 기초하여 생성되므로, 고정밀도의 발진기가 불필요해진다. 또, 타이밍 클락의 생성 타이밍을 결정하기 위한 구성으로서, 카운터에 유지된 카운트값의 상위 비트를 레지스터에 전송하는 구성을 채용하고 있다. 나아가서는, PWM 신호의 입력이 없는 경우에는 발진기의 동작이 정지된다. 그 결과, 회로 규모를 작게 할 수 있고, 소비 전력을 저감할 수도 있다.

본 발명의 다른 측면에 관한 발명은, 상술한 클락 데이터 재생 회로와, PWM 신호를 수신하는 안테나와, PWM 신호를 증폭하는 증폭기를 구비하는 무선 모듈인 것을 특징으로 하고 있다. 이 무선 모듈에 의하면, 회로 규모를 작게 할 수 있고, 소비 전력을 저감 할 수도 있다.

이상 설명한 바와 같이, 본 발명에 의하면 회로 규모를 작게 할 수 있고, 또한 소비 전력을 저감할 수 있다.

도 1은, 본 발명의 바람직한 일 실시형태에 관한 무선 수신기(1)의 구성을 나타낸 블록도이다.
도 2는, 도 1의 클락 데이터 재생 회로(11)에서 처리되는 PWM 신호의 베이스 밴드 신호와, 이 베이스 밴드 신호를 대상으로 하여 클락 데이터 재생 회로(11)에서 생성되는 타이밍 클락을 나타낸 타이밍 차트이다.
도 3은, 도 1의 클락 데이터 재생 회로(11)의 주요부를 나타낸 회로 블록도이다.
도 4는, 도 3의 클락 데이터 재생 회로(11)에서 처리된 신호의 타이밍 차트이다.
도 5는, 종래의 센서 장치의 구성례를 나타낸 블록도이다.
도 6은, 도 5의 종래의 센서 장치를 구성하는 무선 수신기의 구성례를 나타낸 블록도이다.
도 7은, 본 발명의 비교례인 클락 데이터 재생 회로의 구성을 나타낸 블록도이다.

본 발명의 지견(知見)은 예시로서 나타낸 첨부 도면을 참조하여 이하의 상세한 기술을 고려함으로써 용이하게 이해할 수 있다. 이어서, 첨부 도면을 참조하면서, 본 발명의 클락 데이터 재생 회로 및 그것을 포함하는 무선 모듈에 관한 실시형태를 설명한다. 가능한 경우에는, 동일한 부분에는 동일한 부호를 부여한다.

PWM 신호를 수신하여 디지털 데이터를 재생 가능한 무선 모듈인 무선 수신기를 설명한다. 도 1은 본 발명의 바람직한 일 실시형태에 관한 무선 수신기(1)의 구성을 나타낸 블록도이다. 무선 수신기(1)는 PWM 신호를 안테나(3)에서 수신하고, 수신한 PWM 신호를 저잡음 증폭기(5)로 증폭한 후에, PWM 신호의 반송파와 동일한 주파수로 발진하도록 조정된 전압 제어 발진기(7)와 믹싱함으로써, 베이스 밴드 신호로 변환한다. 또, 무선 수신기(1)는 베이스 밴드 신호를 증폭기(9)로 증폭한 후에 클락 데이터 재생 회로(11)에 입력함으로써 타이밍 클락을 재생하고, 플립 플롭(13)에서, 재생한 타이밍 클락을 이용하여 베이스 밴드 신호로부터 디지털 데이터를 재생하여 출력한다. 즉, 무선 수신기(1)에 구비되어 있는 플립 플롭(13)은 베이스 밴드 신호로부터 재생된 타이밍 클락에 의하여 베이스 밴드 신호의 디지털값 “0” “1”의 판정을 실시함과 아울러, 판정한 디지털값을 나타내는 신호의 출력 타이밍을 타이밍 클락에 의하여 조정함으로써 디지털 데이터를 출력한다.

도 2는 클락 데이터 재생 회로(11)에서 처리되는 PWM 신호의 베이스 밴드 신호와, 이 베이스 밴드 신호를 대상으로 하여 클락 데이터 재생 회로(11)에서 생성되는 타이밍 클락을 나타낸 타이밍 차트이다.

PWM 신호는 디지털 데이터 “0” “1”을 펄스의 지속 시간으로 표현하고 있다(도 2(a)). PWM 신호의 펄스 신호는 동일한 주기로 상승하고, 예를 들면, 시각 A와 시각 B 사이의 기간 AB, 및 시각 B와 시각 C 사이의 기간 BC의 각각이 데이터 1비트에 대응하고, 기간 AB와 같이 각 주기에서의 지속 시간이 긴 펄스로 디지털값 “1”을, 기간 BC와 같이 짧은 펄스로 디지털값 “0”을 나타낸다. 이와 같은 PWM 신호를 디지털 데이터로 복조하기 위하여, 클락 데이터 재생 회로(11)가 각 주기의 도중에 상승하는 타이밍 클락(도 2(b))을 생성하고, 플립 플롭(13)이 그 상승(시각 A1, B1, C1)에 맞추어 PWM 신호의 진폭값을 판독한다. 그리고, 플립 플롭(13)은 진폭이 대이면, 즉, PWM 신호의 펄스가 상승한 상태이면 디지털 “1”이라고 판정하고, 진폭이 소, 즉, PWM 신호의 펄스가 하강한 상태이면 디지털값 “0”이라고 판정한다. 또한, 클락 데이터 재생 회로(11) 및 플립 플롭(13)은 PWM 신호의 펄스와 타이밍 클락 중 어느 하나, 혹은 양방이 반대 극성인 경우에도 마찬가지로 타이밍 클락의 재생, 디지털 데이터의 생성을 실시할 수 있다. 또한, 플립 플롭(13)은 긴 펄스로 디지털값 “0”, 짧은 펄스로 디지털값 “1”이라 판정하여도 좋다. 또한, 일반적인 PWM 신호에서는 디지털값 “1”을 나타낼 때는 PWM 신호의 펄스 지속 시간을 주기의 70％~90％로 하고, 디지털값 “1”을 나타낼 때는 주기의 10％~30％로 하여 설정되어 있다. 이와 같은 PWM 신호를 처리 대상으로 하여 디지털 데이터를 재생하기 위하여는 타이밍 클락을 주기의 40％~60％인 시점에서 상승하도록 설정할 필요가 있다.

도 3은 도 1에 나타낸 클락 데이터 재생 회로(11)의 주요부를 나타낸 회로 블록도이다. 동 도면에 나타낸 바와 같이, 클락 데이터 재생 회로(11)는 발진 제어 회로부(15), 링 발진기(17), 카운터 회로부(19), 레지스터 회로부(21), 전송 제어 회로부(23), 및 비교 회로부(비교기)(25)를 구비하여 구성된다. 이 클락 데이터 재생 회로(11)는 예를 들면, 0.35μm－CMOS 디바이스가 채용되고, 각 트랜지스터는, 링 발진기(17) 이외에는 애스펙트 비율(aspect ratio)이 게이트 폭／게이트 길이=1μm／0.35μm인 것이 이용되며, 링 발진기(17)에는 애스펙트 비율이 1μm／5μm인 것이 이용된다.

링 발진기(17)는 9단의 인버터를 포함하고, 입력되는 PWM 신호의 주파수보다 높은 주파수, 예를 들어, PWM 신호의 주파수가 50 kHz인 경우는 2.6 MHz로 발진하는 발진 펄스 신호를 생성한다. 구체적으로는 링 발진기(17)는 링 형상으로 접속된 9단의 인버터(27a, 27b,…27i)와, 각각의 인버터(27a, 27b,…27i)에 전원 전압 Vdd를 공급하는 트랜지스터(29a, 29b,…29i)와, 발진 펄스 신호를 지연시키는 인버터(31a, 31b)로 구성되어 있다. 이러한 트랜지스터(29a, 29b,…, 29i)는 발진 제어 회로부(15)의 출력에 접속되어 있으며, 발진 제어 회로부(15)가 출력하는 제어 신호가 “0”을 나타내는 경우에, 인버터(27a, 27b,…, 27i)에 전원 전압 Vdd를 공급함으로써 발진 동작을 일으키게 하는 한편, 발진 제어 회로부(15)가 출력하는 제어 신호가 “1”을 나타내는 경우에, 인버터(27a, 27b,…, 27i)에의 전원 전압 Vdd의 공급을 중지함으로써 발진 동작을 정지시킨다.

카운터 회로부(19)는 링 발진기(17)로부터 출력된 발진 펄스 신호의 펄스 수를 카운트하는 회로이며, N개(N은 자연수)의 비트 카운터인 토글 플립 플롭(이하, ‘T 플립 플롭’이라 한다.)(33₁~33_N)이 종렬 접속되어서 구성되어 있다. 즉, 1단째의 T 플립 플롭(33₁)의 T입력에 링 발진기(17)의 출력이 접속되고, 1단째의 T 플립 플롭(33₁)의 Q출력(정전(正轉) 출력)이 2단째의 T 플립 플롭(33₂)의 T입력에 접속되며, 전단측의 T 플립 플롭의 Q출력이 후단측의 T 플립 플롭의 T입력에 순차로 접속되어 있다. 또, 최후단의 T 플립 플롭의 QB출력(반전 출력)은 후술하는 발진 제어 회로부(15)에 접속된다. 게다가 T 플립 플롭(33₁~33_N)의 R입력(리셋 입력)에는 전송 제어 회로부(23)의 출력이 접속되어 있다.

이와 같은 구성의 카운터 회로부(19)에 있어서는, T 플립 플롭(33₁~33_N)에 의하여 링 발진기(17)로부터의 발진 펄스 신호의 입력에 응답하여 발진 펄스 신호의 펄스 카운트값이 유지되고, T 플립 플롭 33₁~33_N의 순서로, 하위 비트~상위 비트의 펄스 카운트값이 각각 유지된다. 또한, T 플립 플롭(33₁~33_N)에 유지되는 펄스 카운트값은 전송 제어 회로부(23)로부터의 리셋 신호에 의하여 리셋 가능하게 이루어진다.

레지스터 회로부(21)는, M단(M은 N미만의 자연수)의 비트 레지스터로서의 딜레이 플립 플롭(Delay flip flop)(이하, ‘D 플립 플롭’이라 한다.)(35₁~35_M)을 포함하고 있으며, 전송 제어 회로부(23)로부터의 전송 신호에 응답하여, 카운터 회로부(19)에 유지된 펄스 카운트값의 상위 M비트를 기준 카운트값으로서 카운터 회로부(19)로부터 전송 가능하게 구성되어 있다. 즉, 최후단의 D 플립 플롭(35_M)의 D입력에는 최후단의 T 플립 플롭(33_N)의 Q출력이 접속되어 있고, 최후단에서 1단 이전의 D 플립 플롭(35_M－1)의 D입력에는 최후단에서 1단 이전의 T 플립 플롭(33_N－1)의 Q출력이 접속되며, 마찬가지로 다른 D 플립 플롭(35_M－2~35₁)의 D입력에는 각각, 최후단에서부터 세어온 단수가 상호 동일한 T 플립 플롭의 Q출력이 접속된다. 도 3에는 M=N－1인 경우를 예시하고 있으며, 제1 단째의 D 플립 플롭(35₁)의 D입력에는 최후단에서부터 세어서 N－1단째의 T 플립 플롭(33₂)의 Q출력이 접속된다. 또, D 플립 플롭(35₁~35_M)의 CK입력(클락 입력)에는 전송 제어 회로부(23)의 출력이 각각 접속되어 있다.

이와 같은 레지스터 회로부(21)에서는 전송 제어 회로부(23)로부터 전송 신호를 수신하면, T 플립 플롭(33₁~33_N)에 유지되는 펄스 카운트값의 각 비트 가운데 상위 M비트가 D 플립 플롭(35₁~35_M)으로 전송되어 유지된다. 이때, D 플립 플롭 35₁~35_M의 순서로, 기준 카운트값의 하위~상위 비트가 유지된다. 예를 들어, M=N－1인 경우에는, N비트의 펄스 카운트값 가운데 상위 N－1비트가 전송되므로, 레지스터 회로부(21)에는 펄스 카운트값이 대략 0.5배 된 기준 카운트값이 유지되게 된다.

비교 회로부(25)는 D 플립 플롭(35₁~35_M)의 개수와 동일한 수의 M개의 비교기(37₁~37_M)로 구성되어 있으며, 카운터 회로부(19)에 의하여 유지된 펄스 카운트값과 레지스터 회로부(21)에 의하여 유지된 기준 카운트값을 비교하고, 펄스 카운트값이 기준 카운트값을 초과한 타이밍에, 펄스 형상의 타이밍 클락을 출력한다. 이러한 비교기(37₁~37_M)는 예를 들면, CMOS 비교기이다. 구체적으로는 비교기(37₁)의 입력에는 1단째의 T 플립 플롭(33₁)의 Q출력, 및 1단째의 D 플립 플롭(35₁)의 Q출력이 접속되고, 양방의 Q출력을 비교하여 일치하는 경우에 온 상태의 비교 결과 신호를 출력한다. 또, 비교기(37₂)의 입력에는 2단째의 T 플립 플롭(33₂)의 Q출력, 2단째의 D 플립 플롭(35₂)의 Q출력, 및 비교기(37₁)의 출력이 접속되며, 비교기(37₁)의 출력이 온 상태이고, 또한 양방의 Q출력이 일치하는 경우에 온 상태의 비교 결과 신호를 출력한다. 이하 마찬가지로 비교기(37_k)의 입력(k는 3이상 M 이하의 자연수)에는 k단째 T 플립 플롭(33_k)의 Q출력, k단째 D 플립 플롭(35_k)의 Q출력, 및 비교기(37_k－1)의 출력이 접속되며, 비교기(37_k－1)의 출력이 온 상태이고, 또한 양방의 Q출력이 일치하는 경우에 온 상태의 비교 결과 신호를 출력한다. 게다가, 비교기(37_M)는 비교 결과 신호를 펄스 형상의 타이밍 클락으로서 출력한다. 이것에 의하여, 비교 회로부(25)는 T 플립 플롭(33₁~33_M)에 의하여 유지된 펄스 카운트값의 하위 M비트가 D 플립 플롭(35₁~35_M)에 의하여 유지된 기준 카운트값의 M비트와 일치한 타이밍마다, 타이밍 클락을 생성하게 된다.

전송 제어 회로부(23)는 카운터 회로부(19)에서 레지스터 회로부(21)로의 기준 카운트값의 전송 타이밍, 및 카운터 회로부(19)의 리셋 타이밍을 제어하며, 레지스터 회로부(21)에 대하여 리셋 신호를 출력하고, 레지스터 회로부(21)에 대하여 전송 신호를 출력한다. 이 전송 제어 회로부(23)는 3단의 인버터를 각각 포함하는 3개의 지연 회로(39a, 39b, 39c)와, 2개의 NAND 회로(41a, 41b)와 인버터(43)를 가진다.

전송 제어 회로부(23)의 NAND 회로(41a)에는 일방의 입력에 외부로부터 베이스 밴드 신호가 입력되고, 타방의 입력에는 지연 회로(39a)를 경유하여 지연 및 반전된 베이스 밴드 신호가 입력된다. 또한, NAND 회로(41a)의 출력은 인버터(43)를 통하여 레지스터 회로부(21)의 각 D 플립 플롭(35₁~35_M)의 CK입력에 접속되어 있다. 이와 같은 NAND 회로(41a)는 베이스 밴드 신호의 펄스파의 상승 타이밍에, 기준 카운트값을 전송하기 위한 온 상태의 전송 신호를 출력하도록 동작한다.

전송 제어 회로부(23)의 NAND 회로(41b)에는 일방의 입력에 지연 회로(39a, 39b)를 경유하여 지연된 베이스 밴드 신호가 입력되고, 타방의 입력에는 지연 회로(39a, 39b, 39c)를 경유하여 더욱 지연되고, 반전된 베이스 밴드 신호가 입력된다. 또, NAND 회로(41b)의 출력은 카운터 회로부(19)의 각 T 플립 플롭(33₁~33_N)의 R입력에 접속되어 있다. 이와 같은 NAND 회로(41a)는 베이스 밴드 신호의 펄스파의 상승 타이밍으로서, 전송 신호의 출력 타이밍에서부터 지연된 타이밍에, 카운터 회로부(19)를 리셋하기 위한 온 상태의 리셋 신호를 출력하도록 동작한다.

발진 제어 회로부(15)는 외부로부터의 PWM 신호의 베이스 밴드 신호의 입력 유무에 응답하여 링 발진기(17)의 동작을 개시 및 정지시킨다. 상세히는, 발진 제어 회로부(15)는 OR 회로(45), NAND 회로(47), 및 인버터(49)를 포함하고 있다. OR 회로(45)에는 그 일방의 입력에 베이스 밴드 신호가, 타방의 입력에 인버터(49)의 출력이 입력되고 있다. 또, NAND 회로(47)에는 그 일방의 입력에 카운터 회로부(19)의 최후단의 T 플립 플롭(33_N)의 QB출력이 입력되고, 타방의 입력에 OR 회로(45)의 출력이 입력되며, 그 출력은 링 발진기(17)의 트랜지스터(29a, 29b,…, 29i)의 게이트 단자(제어 단자)에 반전되어서 입력되고 있다. 게다가, 인버터(49)에는 그 입력에 NAND 회로(47)의 출력이 부여되고, 그 출력이 OR 회로(45)의 입력에 되돌려져 있다. 상기 구성의 발진 제어 회로부(15)에 있어서의 입출력의 진리표를 표 1에 나타낸다.

상기 표 1에 나타낸 바와 같이, 초기 상태에서는 PWM 신호가 입력되지 않고 신호 레벨은 “0”이며, 카운터 회로부(19)의 QB출력도“0”을 나타내고 있다. 이때, NAND 회로(47)의 출력이 “1”을 나타내므로, 링 발진기(17)의 트랜지스터(29a, 29b,…, 29i)가 오프 상태가 되어, 링 발진기(17)는 발진하지 않는다. 또, PWM 신호의 펄스가 “1”로 상승하면, 전송 제어 회로부(23)의 리셋 신호에 의하여 T 플립 플롭(33_N)의 QB출력이 “1”이 되고, 그 결과, NAND 회로(47)의 출력이 “0”을 나타내며, 트랜지스터(29a, 29b,…, 29i)가 온 상태가 되어 링 발진기(17)의 발진 동작이 개시된다. 이것에 대하여, PWM 신호의 펄스가 하강한 직후에는 NAND 회로(47)와 인버터(49)의 동작에 의하여 NAND 회로(47)의 출력이 유지되고, 링 발진기(17)의 발진 동작이 유지된다. 게다가, PWM 신호의 펄스가 하강하여 PWM 신호가 사라진 경우, 카운터 회로부(19)의 카운트수가 최대가 되어 T 플립 플롭(33_N)의 QB출력이 “0”이 되며, 그 결과, 트랜지스터(29a, 29b,…, 29i)가 오프 상태가 되어 링 발진기(17)의 발진 동작이 정지된다.

다음으로, 도 2를 참조하면서, 클락 데이터 재생 회로(11)에 있어서의 타이밍 클락의 생성 순서를 설명한다.

먼저, PWM 신호가 입력되어 그 PWM 신호의 최초의 펄스가 상승함과 동시에, 링 발진기(17)가 PWM 신호의 주기보다 충분히 작은 주기로 발진 펄스 신호를 생성한다. 다음으로, PWM 신호의 어느 한 주기의 기간 AB에 있어서의 펄스의 상승 시각 A부터 카운터 회로부(19)에 의한 펄스 카운트값의 카운트가 개시된다. 그 후, 시각 B까지 펄스 카운트값이 카운트 업되고, 그 펄스 카운트값의 일정 비율(0.4~0.6, 대표값은 0.5)을 곱한 값이 기준 카운트값으로서 레지스터 회로부(21)에 기억된다. 그것과 동시에, 시각 B에 카운터 회로부(19)가 리셋되고, 새로이 카운터 회로부(19)에 의한 카운트가 개시된다. 게다가, 비교 회로부(25)에 의하여, 레지스터 회로부(21)에 유지된 기준 카운트값과, 카운터 회로부(19)에서 카운트된 펄스 카운트값이 비교되고, 펄스 카운트값이 기준 카운트값을 초과한 타이밍인 시각 B1에 타이밍 클락을 상승시킨다. 이 타이밍 클락은 다음의 기간 CD의 PWM 신호에 대한 처리에 영향을 미치지 않도록, 적절한 시각에 하강시킨다. 이후는 이와 같은 처리를 반복하여, 다음의 PWM 신호의 상승 시각인 시각 C까지 펄스 카운트값을 카운트 한 후에, 기간 CD에 있어서의 타이밍 클락을 생성한다.

또, 도 4에는 클락 데이터 재생 회로(11)에서 처리된 신호의 타이밍 차트를 나타내고 있다. 도 4(a)에 나타낸 바와 같은 주파수 50 kHz인 PWM 신호가 클락 데이터 재생 회로(11)에 입력된 경우, 도 4(c)에 나타낸 바와 같이 PWM 신호의 입력에 응답하여 발진 펄스 신호가 발생한다. 그것과 동시에, 도 4(b)에 나타낸 바와 같이, PWM 신호의 각 주기에서 디지털값을 판독하기 위한 타이밍 클락이 발생한다. 이 결과로부터, 클락 데이터 재생 회로(11)에서는 PWM 신호의 두 번째 비트부터 올바른 타이밍 클락이 발생하는 것을 알 수 있다. 또, PWM 신호의 입력이 사라지면, 소정의 시간 뒤에 링 발진기(17)가 정지하여 회로의 동작도 정지하는 것도 알아내었다. 이 클락 데이터 재생 회로(11)는 PWM 신호의 주파수가 1 kHz~500 kHz의 범위에서 올바르게 동작하였다. 또, 소비 전력은 1.5μW, 대기 전력은 10 nW이하였다. 또한, 상기의 정상 동작의 주파수 범위는 회로 용도에 따라 자유롭게 설정할 수 있다.

이상 설명한 클락 데이터 재생 회로(11)에 의하면, 링 발진기(17)에 의하여 발생한 발진 펄스 신호의 펄스 카운트값이 카운터 회로부(19)에 유지되고, 입력되는 PWM 신호의 상승시에, 카운터 회로부(19)에서 레지스터 회로부(21)로 펄스 카운트값의 상위 비트가 기준 카운트값으로서 전송되는 것과 동시에, 카운터 회로부(19)의 펄스 카운트값이 리셋된다. 게다가 카운터 회로부(19)의 펄스 카운트값이 기준 카운트값을 초과한 경우에 타이밍 클락이 생성된다. 이것에 의하여, PWM 신호의 디지털값을 판정하기 위한 타이밍 클락이 1개 전의 PWM 신호의 주기에 기초하여 생성되므로, 고정밀도의 발진기가 불필요해진다. 이것에 의하여, 구성이 간단하고 회로 규모가 작은 링 발진기를 채용할 수 있다. 또한, 타이밍 클락의 생성 타이밍을 결정하기 위한 구성으로서, 카운터 회로부(19)에 유지된 카운트값의 상위 비트를 레지스터 회로부(21)로 전송하는 구성을 채용하고 있다. 이와 같은 구성도 회로 규모를 작게 하기 위하여는 유리하다. 나아가서는, PWM 신호의 입력이 없는 경우에는 링 발진기(17)의 동작이 정지되고, PWM 신호의 입력이 상승하였을 때에는 2 주기 이내에 타이밍 펄스를 상승시킬 수 있으므로, 대기 전력을 효과적으로 저감하면서 동작의 기동도 신속히 실시할 수 있다. 이상의 결과, 본 실시형태에서는 회로 규모를 작게 할 수 있고, 소비 전력을 저감할 수도 있다.

나아가서는, 카운터 회로부(19)와 레지스터 회로부(21)의 비트수를 크게 하면, PWM 신호의 주파수를 광범위하게 변경하여도 정상적으로 타이밍 클락의 생성 동작을 실현할 수 있다. 또, 그렇게 하여도, 소비 전력의 증대를 억제할 수 있다

도 7에는 본 발명의 비교례인 클락 데이터 재생 회로의 구성을 나타내고 있다. 도 7(a)에 나타낸 위상 동기 방식의 클락 데이터 재생 회로(911)는 위상 비교기(913), 저역 통과 필터(915), 전압 제어 발진기(917)를 포함하는 피드백 회로에 의하여, PWM 신호의 상승과 위상 동기한 배주파(倍周波)의 발진 신호를 생성하고, 그 배주파 신호로부터 타이밍 클락을 생성하여 플립 플롭(919)에 입력한다. 또, 도 7(b)에 나타낸 아날로그 적분 방식의 클락 데이터 재생 회로(921)는 PWM 신호의 상승 타이밍을 상승 검출 회로(923)로 검출하고, 그 타이밍에 적분 회로(925)를 동작시켜 그 출력이 소정의 문턱값을 넘었는지 여부를 비교기(927)에서 판정하고, 그 판정 결과를 타이밍 클락으로서 발생시킨다. 이러한 비교례에서는 회로 규모가 커지는 경향이 있고, 소비 전력도 크다. 먼저, 위상 동기 방식은 필터에 포함되는 저항 및 커패시터에 대면적이 필요하고, PWM 신호의 주파수가 낮은 만큼 면적이 커진다. 또, 아날로그 적분 방식에서도, 적분 회로에 포함되는 저항 및 커패시터에 대면적이 필요하며, 이에 더하여 적분 회로와 비교기(comparator)는 PWM 신호가 없어도 전력을 소비한다. 게다가, 양방의 방식 모두, PWM 신호의 주파수 범위는 회로 설계의 단계에서 거의 고정되므로, PWM 신호의 주파수가 넓은 범위에서 사용할 수 없다. 이것에 대하여, 본 실시형태의 클락 데이터 재생 회로(11)는 회로 규모를 작게 하여 소비 전력을 저감할 수 있는 것과 아울러, 넓은 주파수 범위에서 정상적으로 동작시킬 수 있다.

바람직한 실시형태에 있어서 본 발명의 원리를 도시하여 설명해왔으나 본 발명은 본 실시형태에 개시된 특정의 구성으로 한정되는 것은 아니다.

카운터는 비트 카운터로서 N개의 플립 플롭이 종렬 접속되어 구성되어 있으며, 레지스터는 비트 레지스터로서 M개의 플립 플롭을 가지고 있고, 카운터의 N개의 플립 플롭 가운데 상위 M비트에 대응하는 플립 플롭의 출력이 각각 레지스터의 M개의 플립 플롭의 입력에 접속되어 있는 것이어도 좋다. 이 경우, 타이밍 클락의 생성 타이밍을 결정하기 위한 회로를 용이하게 소형화하는 것도 가능하다.

또, 비교기는 카운터의 하위 M비트에 대응하는 플립 플롭의 출력과 레지스터의 M개의 플립 플롭의 출력의 각각을 비교하는 것이어도 좋다. 이러한 구성을 채용하면, 타이밍 클락의 생성 타이밍을 결정하기 위한 회로를 용이하게 소형화하는 것도 가능하다.

본 발명은 클락 데이터 재생 회로, 및 그것을 포함한 무선 모듈을 사용 용도로 하며, 회로 규모를 작게 할 수 있고, 또한 소비 전력을 저감할 수 있는 것이다.

1…무선 수신기(무선 모듈)
3…안테나
9…증폭기
11…클락 데이터 재생 회로
15…발진 제어 회로부( 제1 제어 회로부)
17…링 발진기
19…카운터 회로부
21…레지스터 회로부
23…전송 제어 회로부( 제2 제어 회로부)
25…비교 회로부(비교기)
33₁~33_N…T 플립 플롭
35₁~35_M…D 플립 플롭
37₁~37_M…비교기.

Claims

펄스 신호를 생성하는 발진기와,
PWM 신호의 입력 유무에 따라 상기 발진기의 동작을 개시 및 정지시키는 제1 제어 회로부와,
상기 펄스 신호를 카운트 하여 N개(N은 자연수)의 비트 카운터에 카운트값을 유지하는 카운터와,
M개(M은 N보다 작은 자연수)의 비트 레지스터를 가지고, 전송 신호의 입력에 응답하여 상기 N개의 비트 카운터에 의하여 유지된 상기 카운트값 가운데 상위 M비트를 기준 카운트값으로서 전송 가능하게 구성된 레지스터와,
상기 카운터에 의하여 유지된 상기 카운트값과 상기 레지스터에 의하여 유지된 상기 기준 카운트값을 비교하여, 상기 카운트값이 상기 기준 카운트값을 초과한 경우에 타이밍 클락을 출력하는 비교기와,
상기 PWM 신호의 상승 타이밍과 동기하여 상기 카운터에서 상기 레지스터로 상기 기준 카운트값을 전송하는 상기 전송 신호, 및 상기 카운터를 리셋하는 리셋 신호를 생성하는 제2 제어 회로부
를 구비하는 것을 특징으로 하는 클락 데이터 재생 회로.
청구항 1에 있어서,
상기 카운터는, 상기 비트 카운터로서 N개의 플립 플롭이 종렬 접속되어 구성되어 있고,
상기 레지스터는, 상기 비트 레지스터로서 M개의 플립 플롭을 가지고 있고,
상기 카운터의 상기 N개의 플립 플롭 가운데 상기 상위 M비트에 대응하는 상기 플립 플롭의 출력이 각각 상기 레지스터의 상기 M개의 플립 플롭의 입력에 접속되어 있는
것을 특징으로 하는 클락 데이터 재생 회로.
청구항 2에 있어서,
상기 비교기는, 상기 카운터에 의하여 유지된 상기 카운트값의 하위 M비트에 대응하는 상기 플립 플롭의 출력과, 상기 레지스터의 상기 M개의 플립 플롭의 출력의 각각을 비교하는
것을 특징으로 하는 클락 데이터 재생 회로.
청구항 1 내지 청구항 3의 중 어느 한 항에 기재된 클락 데이터 재생 회로와,
상기 PWM 신호를 수신하는 안테나와,
상기 PWM 신호를 증폭하는 증폭기
를 구비하는 것을 특징으로 하는 무선 모듈.