JPS6172454A - 光モデムの復調回路 - Google Patents
光モデムの復調回路Info
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- JPS6172454A JPS6172454A JP59195571A JP19557184A JPS6172454A JP S6172454 A JPS6172454 A JP S6172454A JP 59195571 A JP59195571 A JP 59195571A JP 19557184 A JP19557184 A JP 19557184A JP S6172454 A JPS6172454 A JP S6172454A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- sampling
- time
- clock
- received signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、光通信に用いて好適な光モデムの復調回路
に関する。
に関する。
高速、大容量のデータ通信を行うために、元ファイバー
を使用し九光通信が実用化され、普及しつつある。第φ
図は、光通信に用いられる一般的な光モデムの基本構成
を示すブロック図である。
を使用し九光通信が実用化され、普及しつつある。第φ
図は、光通信に用いられる一般的な光モデムの基本構成
を示すブロック図である。
図において変調部１はインターフェイス２を介して供給
されるコンピュータ等の信号をシリアルデータに変換し
、その後に変調を施してＥ１０変換器３に供給する Ｉ
１０変換器３は、電気信号を光信号に変換して光ファイ
バに供給する。また、０／Ｅ変換器４は光信号を電気信
号に変換して復調部５に供給し、復調部５はＯ／Ｅ変換
器４から供給されるシリアル信号を所定の方式に従って
復調して所定の信号に変換し、その後にインターフェイ
ス２を介してコンピュータ等へ供給する。タイミング作
成回路６は、変調部１と復調部５とにクロックパルスや
各種の制御パルスを供給する回路であ勺、クロック、フ
レーム抽出回路７は受信信号の中からクロック信号とフ
レーム信号を抽出する回路でおる。この場合、データと
タイミング信号をノ本の光ファイバで伝送する方式とし
ては、サンプリング方式とパルス幅変調方式とが一般に
用いられている。ここで、パルス幅変調方式とは第！図
に示すように、タイミング信号に基づく周期で、データ
を大小、２種のパルス幅に変調する方式であシ、復調す
る場合は、伝送信号の立上刃から所定時間Ｔｄ経過しｔ
時点で伝送信号をサンプリングし、このサンプリング結
果からデータを復調するようにしている。
されるコンピュータ等の信号をシリアルデータに変換し
、その後に変調を施してＥ１０変換器３に供給する Ｉ
１０変換器３は、電気信号を光信号に変換して光ファイ
バに供給する。また、０／Ｅ変換器４は光信号を電気信
号に変換して復調部５に供給し、復調部５はＯ／Ｅ変換
器４から供給されるシリアル信号を所定の方式に従って
復調して所定の信号に変換し、その後にインターフェイ
ス２を介してコンピュータ等へ供給する。タイミング作
成回路６は、変調部１と復調部５とにクロックパルスや
各種の制御パルスを供給する回路であ勺、クロック、フ
レーム抽出回路７は受信信号の中からクロック信号とフ
レーム信号を抽出する回路でおる。この場合、データと
タイミング信号をノ本の光ファイバで伝送する方式とし
ては、サンプリング方式とパルス幅変調方式とが一般に
用いられている。ここで、パルス幅変調方式とは第！図
に示すように、タイミング信号に基づく周期で、データ
を大小、２種のパルス幅に変調する方式であシ、復調す
る場合は、伝送信号の立上刃から所定時間Ｔｄ経過しｔ
時点で伝送信号をサンプリングし、このサンプリング結
果からデータを復調するようにしている。
第２図はパルス幅変調方式による従来の復調回路の構成
を示すブロック図である。図に示すノＯ〜ノ３は各々リ
トリガブルワンショットマルチバ、４ イ
ブレータＣ以下単にワンショットという）であり、各々
抵抗ＲおよびコンデンサＣによって発生パルスの遅延時
間が決定される。この場合、ワンジョン）１０の遅延時
間は前述した所定時間ｔｄに設定されておシ、これによ
シ、受信信号は立上シから時間ｔｄか経過する毎にシフ
トレジスタ１４に読み込まれてゆく。この図に示す回路
で扱う受信信号は第７図に示すよう罠、スタートビット
（Ｙ）と、３個のタイミング信号と、データと、′θル
ベルのストップビットとでｌフレームか構成され【おシ
、それぞれパルス幅変調されている。なお、図において
斜線を付した部分は、′ｏＩもしくは′１′のどちらに
もなシ得る部分を示している。次に、ワンショット１３
は、シフトレジスタ１４から′ＩＮ信号か供給されると
（この″′Ｉ′信号はスタートビットに対応）、所定時
間経過後にランチ１５ヘパルス信号を供給するっこの結
果、ランチ１５は入力端ＩＤ〜４Ｄに供給されている信
号をラッチして出力端ＩＱ〜４Ｑから出力する。ＲＤ、
Ｃ８，ＤＲ，ＲＴは各々受信データ、送信可信号。
を示すブロック図である。図に示すノＯ〜ノ３は各々リ
トリガブルワンショットマルチバ、４ イ
ブレータＣ以下単にワンショットという）であり、各々
抵抗ＲおよびコンデンサＣによって発生パルスの遅延時
間が決定される。この場合、ワンジョン）１０の遅延時
間は前述した所定時間ｔｄに設定されておシ、これによ
シ、受信信号は立上シから時間ｔｄか経過する毎にシフ
トレジスタ１４に読み込まれてゆく。この図に示す回路
で扱う受信信号は第７図に示すよう罠、スタートビット
（Ｙ）と、３個のタイミング信号と、データと、′θル
ベルのストップビットとでｌフレームか構成され【おシ
、それぞれパルス幅変調されている。なお、図において
斜線を付した部分は、′ｏＩもしくは′１′のどちらに
もなシ得る部分を示している。次に、ワンショット１３
は、シフトレジスタ１４から′ＩＮ信号か供給されると
（この″′Ｉ′信号はスタートビットに対応）、所定時
間経過後にランチ１５ヘパルス信号を供給するっこの結
果、ランチ１５は入力端ＩＤ〜４Ｄに供給されている信
号をラッチして出力端ＩＱ〜４Ｑから出力する。ＲＤ、
Ｃ８，ＤＲ，ＲＴは各々受信データ、送信可信号。
データセットレディ信号、受信信号エレメントタイミン
グの各出力端子であシ、ラッチ１５の出力端ＩＱ〜４Ｑ
に各々接続されている。次に、ワンショット１１はパル
ス発生の遅延時間がストップピントの検出に対応して設
定されておシ、ストップピントが検出されると、シフト
レジスタ１４をクリアする。また、ワンショット１２は
フレームを検出するなめのものであフ、フレームが検出
されると、キャリアディテクト信号をバンファを介して
出力し、まな、フレームが検出されない場合はランチ１
５をクリアする。
グの各出力端子であシ、ラッチ１５の出力端ＩＱ〜４Ｑ
に各々接続されている。次に、ワンショット１１はパル
ス発生の遅延時間がストップピントの検出に対応して設
定されておシ、ストップピントが検出されると、シフト
レジスタ１４をクリアする。また、ワンショット１２は
フレームを検出するなめのものであフ、フレームが検出
されると、キャリアディテクト信号をバンファを介して
出力し、まな、フレームが検出されない場合はランチ１
５をクリアする。
ところで、第６図に示す従来の復調回路においては、サ
ンプリング時間ＴｄがコンデンサＣおよび抵抗Ｒで決ま
るなめ、温度変化等にょシＣ，Ｈの定数が変化し、時間
Ｔｄの安定度が悪く、信頼性が低いという欠点があった
。
ンプリング時間ＴｄがコンデンサＣおよび抵抗Ｒで決ま
るなめ、温度変化等にょシＣ，Ｈの定数が変化し、時間
Ｔｄの安定度が悪く、信頼性が低いという欠点があった
。
この発明は上述した事備に鑑みてなされ念もので、温度
変化しても受信信号のサンプリングタイミングが変化せ
ず、信頼性を著しく向上させることができる元モデムの
復調回路を提供することを特徴としている。
変化しても受信信号のサンプリングタイミングが変化せ
ず、信頼性を著しく向上させることができる元モデムの
復調回路を提供することを特徴としている。
パルス幅変調され光受信信号を、その立上シ時から所定
のサンプリング時間経過後にサンプリングし、このサン
プリング結果に基づいて前記受信信号の復調を行う光モ
デムの復調回路において、前記受信信号の周波数よシ高
い周波数のクロックを発生するクロック発生部と１．前
記クロックのノ周期毎に前記受信信号をサンプリンクす
るとともにこのサンプリンググの変化を検出して立上シ
検出信号を出力する立上フ検出回路と、前記立上力検出
信号が出力され念時点から前記りｐツクをカウントし、
カウント値が所定値に達した時にサンプリング指示信号
を出力するサンプリング指示手段とを具備し、かつ前記
サンプリング指示手段のカウント時間を前記サンプリン
グ時間に設定している。
のサンプリング時間経過後にサンプリングし、このサン
プリング結果に基づいて前記受信信号の復調を行う光モ
デムの復調回路において、前記受信信号の周波数よシ高
い周波数のクロックを発生するクロック発生部と１．前
記クロックのノ周期毎に前記受信信号をサンプリンクす
るとともにこのサンプリンググの変化を検出して立上シ
検出信号を出力する立上フ検出回路と、前記立上力検出
信号が出力され念時点から前記りｐツクをカウントし、
カウント値が所定値に達した時にサンプリング指示信号
を出力するサンプリング指示手段とを具備し、かつ前記
サンプリング指示手段のカウント時間を前記サンプリン
グ時間に設定している。
前記立上シ検出回路により、受信信号の立上）時刻が前
記クロックのノ周期以内の精度で検出され、また、前記
サンプリング時間がクロックのカウント数によって設定
されるので、サンプリング時間が温度尋によって変化す
ることがなく、極めて安定した信頼性の高い復調を行う
ことができる。
記クロックのノ周期以内の精度で検出され、また、前記
サンプリング時間がクロックのカウント数によって設定
されるので、サンプリング時間が温度尋によって変化す
ることがなく、極めて安定した信頼性の高い復調を行う
ことができる。
以下、図面を参照してこの発明の実施例について説明す
る。
る。
第２図は、この発明の実施例の構成を示すブロック図で
ある。
ある。
始めに、第１図に示す回路において扱う受信信号につい
て説明する。第２図は受信信号のフォーマントを示す波
形図でオシ、第７図に示す受信信号が、スタートピント
とストップピントとの間に弘チャンネル分挿入された信
号となっている。すなわち、７チヤンネルψビツトの信
号（タイミング信号３ビツト、データノビット）が、ス
タート→ストップビット間に連続して≠チャンネル分挿
入されている。次に、１９はクロンク発生器であり、水
晶１９ａを励振してクロック信号φを発生する。このク
ロック信号φの周波数は受信信号の１ 周波数
帯域より充分に高く設定されている。２０は受信信号の
立上シな検出する立上り検出回路でうち、ディレィフリ
ップフロップ（以下ＤＦＦと略称する）２１，２２、ア
ンドゲート２３およびインバータ２４から成っている。
て説明する。第２図は受信信号のフォーマントを示す波
形図でオシ、第７図に示す受信信号が、スタートピント
とストップピントとの間に弘チャンネル分挿入された信
号となっている。すなわち、７チヤンネルψビツトの信
号（タイミング信号３ビツト、データノビット）が、ス
タート→ストップビット間に連続して≠チャンネル分挿
入されている。次に、１９はクロンク発生器であり、水
晶１９ａを励振してクロック信号φを発生する。このク
ロック信号φの周波数は受信信号の１ 周波数
帯域より充分に高く設定されている。２０は受信信号の
立上シな検出する立上り検出回路でうち、ディレィフリ
ップフロップ（以下ＤＦＦと略称する）２１，２２、ア
ンドゲート２３およびインバータ２４から成っている。
立上り検出回路２０の検出原理は、以下の通シである。
すなわち、ＤＦＦ２１はクロック信号φに基づいて動作
し、ＤＦＦ２２はインバータ２４によって反転されたク
ロック信号優に基づいて動作するから、受信信号が第３
図（ハ）に示す時刻ｔ１において立上つｔとすれば、Ｄ
ＦＦ２１．２２の各出力信号は各々に）。
し、ＤＦＦ２２はインバータ２４によって反転されたク
ロック信号優に基づいて動作するから、受信信号が第３
図（ハ）に示す時刻ｔ１において立上つｔとすれば、Ｄ
ＦＦ２１．２２の各出力信号は各々に）。
（ホ）に示すようになシ、この結果、アンドゲート茨の
出力信号（立上シ検出信号Ｓｌ）は同図（へ）に示すよ
うに時刻ｔ２で立上る。この場合、実際の受信信号の立
上〕時刻ｔｌに対する立上り検出信号Ｓ１の発生時刻ｔ
２の遅れ時間Ｔａは、図から明らかなように、クロック
信号グの７周期以下となる。すなわち、クロック信号φ
と受信信号とは非同期であるが、立上シ検出回路２０は
受信信号の立上りを、クロック信号ρの７周期以内の精
度で検出する。
出力信号（立上シ検出信号Ｓｌ）は同図（へ）に示すよ
うに時刻ｔ２で立上る。この場合、実際の受信信号の立
上〕時刻ｔｌに対する立上り検出信号Ｓ１の発生時刻ｔ
２の遅れ時間Ｔａは、図から明らかなように、クロック
信号グの７周期以下となる。すなわち、クロック信号φ
と受信信号とは非同期であるが、立上シ検出回路２０は
受信信号の立上りを、クロック信号ρの７周期以内の精
度で検出する。
そして、検出信号Ｓ１はカウンタ２５，２６のクリア端
子に供給されるとともに、インバータｎを介してＤＦＦ
２８，２９．３０のブリセント端子に供給される。カウ
ンタ２５はクロック信号〆をカウントし、また、最上位
ピント出力端がカウンタ２６のクロック入力端に接続さ
れている。すなわち、カウンタ２５，２６は直列接続さ
れている。また、ＤＦＦ２８，２９．３０の各データ入
力端は接地されてお如、この結果、ＤＦＦ２Ｂはプリセ
ット後にクロック信号が供給されると、互端子からＪｌ
信号を出力し、また、ＤＦＦ２９゜３０はプリセット後
にクロック信号が供給されると、Ｑ出力端から加′信号
を出方する。この場合、カウンタ２５のＱＡ、ＱＣ出力
信号を一入力とするアンドゲート３１からＤＦＦ２８に
クロック信号が供給され、また、カウンタ２６の９人、
ＱＤ出力端から各々ＤＦＦ２９．３０にクロック信号が
供給される。しなかって、カウンタ２５，２６゛ がク
リアされた後にクロック信号必がｊパルス出力されると
ＤＦＦ２８が１１′信号を出力する。また、カウンタ２
５，２６が再びクリアされない状態において、クロック
信号Ｚが／４パルス出力されるとＤＦＦ２９が加′信号
を出力し、ノコｒパルス出力されるとＤＦＦ３０が加′
信号を出力する。そして、上述した！パルスのカウント
時間が受信信号のサンプリング時間Ｔｄ（第！図参照）
に対応し、１６パルスのカウント時間がストップビット
の検出判定時間に対応し、まｆ、／２！パルスのカウン
ト時間がフレームの検出判定時間に対応している（ノコ
？パルスがカウントされたらフレームなしと判定）。次
［３３は受信信号を入力とするシフトレジスタ、３４は
シフトレジスタ３３の最上位ビットを入力とするシフト
レジスタであシ、３５はシフトレジスタ３４の最上位ビ
ットを入力とするＤＦＦである。そして、シフトレジス
タ３３．３４およびＤＦＦ３５のクロック入力端には、
ＤＦＦ２８のＱ出力信号が供給される。
子に供給されるとともに、インバータｎを介してＤＦＦ
２８，２９．３０のブリセント端子に供給される。カウ
ンタ２５はクロック信号〆をカウントし、また、最上位
ピント出力端がカウンタ２６のクロック入力端に接続さ
れている。すなわち、カウンタ２５，２６は直列接続さ
れている。また、ＤＦＦ２８，２９．３０の各データ入
力端は接地されてお如、この結果、ＤＦＦ２Ｂはプリセ
ット後にクロック信号が供給されると、互端子からＪｌ
信号を出力し、また、ＤＦＦ２９゜３０はプリセット後
にクロック信号が供給されると、Ｑ出力端から加′信号
を出方する。この場合、カウンタ２５のＱＡ、ＱＣ出力
信号を一入力とするアンドゲート３１からＤＦＦ２８に
クロック信号が供給され、また、カウンタ２６の９人、
ＱＤ出力端から各々ＤＦＦ２９．３０にクロック信号が
供給される。しなかって、カウンタ２５，２６゛ がク
リアされた後にクロック信号必がｊパルス出力されると
ＤＦＦ２８が１１′信号を出力する。また、カウンタ２
５，２６が再びクリアされない状態において、クロック
信号Ｚが／４パルス出力されるとＤＦＦ２９が加′信号
を出力し、ノコｒパルス出力されるとＤＦＦ３０が加′
信号を出力する。そして、上述した！パルスのカウント
時間が受信信号のサンプリング時間Ｔｄ（第！図参照）
に対応し、１６パルスのカウント時間がストップビット
の検出判定時間に対応し、まｆ、／２！パルスのカウン
ト時間がフレームの検出判定時間に対応している（ノコ
？パルスがカウントされたらフレームなしと判定）。次
［３３は受信信号を入力とするシフトレジスタ、３４は
シフトレジスタ３３の最上位ビットを入力とするシフト
レジスタであシ、３５はシフトレジスタ３４の最上位ビ
ットを入力とするＤＦＦである。そして、シフトレジス
タ３３．３４およびＤＦＦ３５のクロック入力端には、
ＤＦＦ２８のＱ出力信号が供給される。
この結果、シフトレジスタ３３は、受信信号の立上シか
ら時間Ｔｄが経過しｔ後に受信信号をサンプリングし、
このサンプリンググがシフトレジスタ３３，３４．ＤＦ
Ｆ３５なる順でシフトされてゆく。次に、３７．３８は
各々ｒピントのディレイであシ、各々シフトレジスタ３
３．３４に接続されている。このディレィ３７．３８の
クロック入力端には、カウンタ２５のＱＤ出力信号とＤ
ＦＦ３５のＱ出力信号とをコ入力とするアンドゲート３
９の出力信号が、各々クロック信号として供給される。
ら時間Ｔｄが経過しｔ後に受信信号をサンプリングし、
このサンプリンググがシフトレジスタ３３，３４．ＤＦ
Ｆ３５なる順でシフトされてゆく。次に、３７．３８は
各々ｒピントのディレイであシ、各々シフトレジスタ３
３．３４に接続されている。このディレィ３７．３８の
クロック入力端には、カウンタ２５のＱＤ出力信号とＤ
ＦＦ３５のＱ出力信号とをコ入力とするアンドゲート３
９の出力信号が、各々クロック信号として供給される。
次に、上述した構成によるこの実施例の動作を説明する
。
。
まず、第２図に示すような受信信号か供給されると、シ
フトレジスタ３３は立上シ検出信号Ｓ１が出力されて時
間Ｔｄが経過する毎に、受信信号をサンプリングして取
り込んでゆく。この場合時間Ｔｄはクロック信号φのカ
ウントに基づいて設定されている九め極めて正確である
が、前述のように立上シ検出信号Ｓ１の発生時刻は、実
際の受信信号の立上り時刻に対して最大クロック信号φ
のノ周期分の誤差を有する。しかしながら、クロツク信
号φの周波数は受信信号の周波数帯域に較べて充分に高
く設定されているから、上記誤差はサンプリンググには
まつ九く影響がない。そして、第２図に示すスタートピ
ントおよび各チャンネルの信号が順次サンプリングされ
るとともに１シフトレジスタ３３，３４．ＤＦＦ３５な
る順でシフトされてゆく。そして、スタートビットを含
めて７７個の信号が順次サンプリングかつシフトされる
と、シフトレジスフ３３，３４には各々−チャンネル分
のサンプリンググか格納され、また、ＤＦＦ３５にはス
タートビット （’１’信号）が取シ込まれる。
フトレジスタ３３は立上シ検出信号Ｓ１が出力されて時
間Ｔｄが経過する毎に、受信信号をサンプリングして取
り込んでゆく。この場合時間Ｔｄはクロック信号φのカ
ウントに基づいて設定されている九め極めて正確である
が、前述のように立上シ検出信号Ｓ１の発生時刻は、実
際の受信信号の立上り時刻に対して最大クロック信号φ
のノ周期分の誤差を有する。しかしながら、クロツク信
号φの周波数は受信信号の周波数帯域に較べて充分に高
く設定されているから、上記誤差はサンプリンググには
まつ九く影響がない。そして、第２図に示すスタートピ
ントおよび各チャンネルの信号が順次サンプリングされ
るとともに１シフトレジスタ３３，３４．ＤＦＦ３５な
る順でシフトされてゆく。そして、スタートビットを含
めて７７個の信号が順次サンプリングかつシフトされる
と、シフトレジスフ３３，３４には各々−チャンネル分
のサンプリンググか格納され、また、ＤＦＦ３５にはス
タートビット （’１’信号）が取シ込まれる。
次いで、ストップビットが供給されると、立上フ検出信
号Ｓ１が出力されなくなるから、カウンタ２５．２６か
経続してカウント値をインクリメントしてゆく。そして
、カウンタ２５のＱＤ出力端が′１′信号になると、ア
ンドゲート３９の両入力端に′ｌ′信号が供給され、こ
の結果、アンドゲート３９からディレィ３７．３８のク
ロック端子に′１信号が供給される。これにより、シフ
トレジスタ３３．３４に各々格納されているコチャンネ
ル分のサンプリンググが、各々ディレィ３７．３８を介
して出力され、受信信号か復調される、そして、カウン
タ２５，２６のカウントかさらに進んでカウンタ２６の
ＱＡ出力端から′ｌ′信号か出力されると（すなわち、
ストップピッドが検出されると）、ＤＦＦ２９のＱ出力
信号ｆｉｉ’０’に、７に！＋、シフトレジスタ３３．
３４およびＤＦＦ３５がクリアされる。以上が、ノフレ
ームの復調動作であシ、さらにフレームか続く場合は上
述した動作がくシ返される。そして受信信号が終了する
と、立上〕検出信号Ｓ１が出力されなくなるから、カウ
ンタ２５，２６のカウントが継続して行なわれ、これに
よシ、カウンタ２６のＱＤ出力端子から′１′信号が出
力される。この結果、ＤＦＦ３０のＱ出力端から′０信
号が出力され、ディレィ３７．３８がクリアされるとと
もに、キャリアディテクト信号ＣＤがオフとなる。以上
のよう圧して一連の受信動作か完了するっ
４゜〔発明の効果〕 以上説明したように、この発明によれば、パルス幅変調
された受信信号を、その立上シ時から所定のサンプリン
グ時間経過後にサンプリングし、このサンプリング結果
に基づいてＡｉｌ記受信信号の復調を行う光モデムの復
調回路において、前記受信信号の周波数よシ高い周波数
のクロックを発生するクロック発生部と、前記クロック
の７周期毎忙前記受信信号をサンプリングするとともに
このサンプリンググの変化を検出して立上シ検出信号を
出力する立上シ検出回路と、前記立上シ検出信号か出力
され走時点から前記クロックをカウントし、このカウン
ト値が所定値に達した時にサンプリング指示信号を出力
するサンプリング指示手段とを具備し、かつ前記サンプ
リング指示手段のカウント時間を前記サンプリング時間
に設定したので、温度等によってサンプリングタイミン
グがずれることがなく、信頼性を著しく向上させること
ができる。
号Ｓ１が出力されなくなるから、カウンタ２５．２６か
経続してカウント値をインクリメントしてゆく。そして
、カウンタ２５のＱＤ出力端が′１′信号になると、ア
ンドゲート３９の両入力端に′ｌ′信号が供給され、こ
の結果、アンドゲート３９からディレィ３７．３８のク
ロック端子に′１信号が供給される。これにより、シフ
トレジスタ３３．３４に各々格納されているコチャンネ
ル分のサンプリンググが、各々ディレィ３７．３８を介
して出力され、受信信号か復調される、そして、カウン
タ２５，２６のカウントかさらに進んでカウンタ２６の
ＱＡ出力端から′ｌ′信号か出力されると（すなわち、
ストップピッドが検出されると）、ＤＦＦ２９のＱ出力
信号ｆｉｉ’０’に、７に！＋、シフトレジスタ３３．
３４およびＤＦＦ３５がクリアされる。以上が、ノフレ
ームの復調動作であシ、さらにフレームか続く場合は上
述した動作がくシ返される。そして受信信号が終了する
と、立上〕検出信号Ｓ１が出力されなくなるから、カウ
ンタ２５，２６のカウントが継続して行なわれ、これに
よシ、カウンタ２６のＱＤ出力端子から′１′信号が出
力される。この結果、ＤＦＦ３０のＱ出力端から′０信
号が出力され、ディレィ３７．３８がクリアされるとと
もに、キャリアディテクト信号ＣＤがオフとなる。以上
のよう圧して一連の受信動作か完了するっ
４゜〔発明の効果〕 以上説明したように、この発明によれば、パルス幅変調
された受信信号を、その立上シ時から所定のサンプリン
グ時間経過後にサンプリングし、このサンプリング結果
に基づいてＡｉｌ記受信信号の復調を行う光モデムの復
調回路において、前記受信信号の周波数よシ高い周波数
のクロックを発生するクロック発生部と、前記クロック
の７周期毎忙前記受信信号をサンプリングするとともに
このサンプリンググの変化を検出して立上シ検出信号を
出力する立上シ検出回路と、前記立上シ検出信号か出力
され走時点から前記クロックをカウントし、このカウン
ト値が所定値に達した時にサンプリング指示信号を出力
するサンプリング指示手段とを具備し、かつ前記サンプ
リング指示手段のカウント時間を前記サンプリング時間
に設定したので、温度等によってサンプリングタイミン
グがずれることがなく、信頼性を著しく向上させること
ができる。
第２図はこの発明の一実施例の構成を示すブロック図、
２ｇλ図は第２図に示す回路に用いられる受信信号のフ
ォーマットを示す波形図、第３図は立上シ検出回路２０
の検出原理を説明するｔめの波形図、第１図は一般的な
光モデムの基本的構成を示すブロック図、第５図はパル
ス幅変調の受信信号と、サンプリング時間Ｔｄを示す波
形図、第６図は従来の復調回路の構成を示すブロック図
、第７図は第６図に示す回路において用いられる受信信
号のフォーマットを示す波形図でおる。 １９・・・・・・クロック発生器（クロック発生部）、
２０・・・・・・立上シ検出回路、２５・・・・・・カ
ウンタ（サンプリング指示手段）、３１・・・・・・ア
ンドゲート（サンプリング指示手段）。
２ｇλ図は第２図に示す回路に用いられる受信信号のフ
ォーマットを示す波形図、第３図は立上シ検出回路２０
の検出原理を説明するｔめの波形図、第１図は一般的な
光モデムの基本的構成を示すブロック図、第５図はパル
ス幅変調の受信信号と、サンプリング時間Ｔｄを示す波
形図、第６図は従来の復調回路の構成を示すブロック図
、第７図は第６図に示す回路において用いられる受信信
号のフォーマットを示す波形図でおる。 １９・・・・・・クロック発生器（クロック発生部）、
２０・・・・・・立上シ検出回路、２５・・・・・・カ
ウンタ（サンプリング指示手段）、３１・・・・・・ア
ンドゲート（サンプリング指示手段）。
Claims (1)
- パルス幅変調された受信信号を、その立上り時から所定
のサンプリング時間経過後にサンプリンググし、このサ
ンプリング結果に基づいて前記受信信号の復調を行う光
モデムの復調回路において、前記受信信号の周波数より
高い周波数のクロックを発生するクロック発生部と、前
記クロックの１周期毎に前記受信信号をサンプリングす
るとともにこのサンプリング値の変化を検出して立上り
検出信号を出力する立上り検出回路と、前記立上り検出
信号が出力された時点から前記クロックをカウントし、
このカウント値が所定値に達した時にサンプリング指示
信号を出力するサンプリング指示手段とを具備し、かつ
前記サンプリング指示手段のカウント時間が前記サンプ
リング時間に設定されていることを特徴とする光モデム
の復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195571A JPS6172454A (ja) | 1984-09-18 | 1984-09-18 | 光モデムの復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195571A JPS6172454A (ja) | 1984-09-18 | 1984-09-18 | 光モデムの復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6172454A true JPS6172454A (ja) | 1986-04-14 |
Family
ID=16343336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59195571A Pending JPS6172454A (ja) | 1984-09-18 | 1984-09-18 | 光モデムの復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6172454A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190457A (ja) * | 1986-10-02 | 1988-08-08 | Yazaki Corp | シリアルデ−タ伝送装置 |
| WO2012111133A1 (ja) * | 2011-02-17 | 2012-08-23 | 国立大学法人北海道大学 | クロックデータ再生回路及びそれを含む無線モジュール |
-
1984
- 1984-09-18 JP JP59195571A patent/JPS6172454A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63190457A (ja) * | 1986-10-02 | 1988-08-08 | Yazaki Corp | シリアルデ−タ伝送装置 |
| JPH0551215B2 (ja) * | 1986-10-02 | 1993-08-02 | Yazaki Corp | |
| WO2012111133A1 (ja) * | 2011-02-17 | 2012-08-23 | 国立大学法人北海道大学 | クロックデータ再生回路及びそれを含む無線モジュール |
| US8917804B2 (en) | 2011-02-17 | 2014-12-23 | National University Corporation Hokkaido University | Clock data recovery circuit and wireless module including same |
| JP5818027B2 (ja) * | 2011-02-17 | 2015-11-18 | 国立大学法人北海道大学 | クロックデータ再生回路及びそれを含む無線モジュール |
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