WO2012111133A1 - クロックデータ再生回路及びそれを含む無線モジュール - Google Patents

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flip
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栄一 佐野
好仁 雨宮
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国立大学法人北海道大学
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    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Definitions

  • the present invention relates to a clock data recovery circuit for recovering a clock from a baseband signal and a wireless module including the same.
  • FIG. 5 shows a configuration example of a conventional sensor device.
  • This sensor device includes an A / D converter that converts an analog signal from a sensor into a digital signal, an encoder that encodes the digital signal, a modulator that modulates the encoded digital signal, and an antenna that amplifies the modulated signal And a wake-up receiver that receives a signal from the outside via an antenna, and activates a monitoring function in response to reception of a command signal from an external device such as a data collection device.
  • the wake-up receiver only the wake-up receiver always operates and monitors the command signal.
  • the other components of the sensor device are normally off and are turned on by signals from the wake-up receiver. Such a sensor device can reduce power consumption to some extent.
  • FIG. 6 shows a configuration example of a wireless receiver used as a wake-up receiver constituting the conventional sensor device described above.
  • the coherent wireless receiver 901 shown in FIG. 6 receives a phase-modulated or amplitude-modulated signal by an antenna 902, amplifies the signal by a low-noise amplifier 903, and then oscillates at the same frequency as the carrier wave. By mixing with the output of the adjusted voltage controlled oscillator 904, it is converted into a baseband signal. Further, a clock data reproduction circuit 906 reproduces a clock from the baseband signal amplified by the amplifier 905, and reproduces digital data while adjusting the timing with this clock.
  • the clock signal is recovered from the demodulated baseband signal, and the digital value “0” “1” of the baseband signal is generated by the recovered clock signal. Make a decision. Since the clock data recovery circuit 906 requires a filter and an integration circuit including resistors and capacitors, the area of the clock data recovery circuit tends to increase. Further, since the clock data recovery circuit 906 needs to operate constantly even when it does not receive a command signal from an external device, there is a tendency that there is a limit in reducing power consumption.
  • the present invention has been made in view of such problems, and provides a clock data recovery circuit capable of reducing the circuit scale and reducing power consumption, and a wireless module including the clock data recovery circuit. With the goal.
  • a clock data recovery circuit includes an oscillator that generates a pulse signal, and a first control circuit unit that starts and stops the operation of the oscillator according to whether or not a PWM signal is input. And a counter that holds a count value in an N-bit counter (N is a natural number) and an M-bit register (M is a natural number smaller than N).
  • a register configured to be able to transfer the upper M bits of the count values held by the N bit counters as a reference count value, the count number held by the counter, and the reference count held by the register
  • a comparator that outputs a timing clock when the count number exceeds the reference count value and the rise of the PWM signal In synchronism with the rising timing, comprising the transfer signal for transferring the reference count value from the counter to the register, and a second control circuit section for generating a reset signal for resetting the counter, the.
  • the count value of the pulse signal generated by the oscillator is held in the counter, and at the rising edge of the input PWM signal, the upper bits of the count value are transferred from the counter to the register as the reference count value.
  • the count value of the counter is reset.
  • a timing clock is generated when the count value of the counter exceeds the reference count value.
  • the timing clock for determining the digital value of the PWM signal is generated based on the period of the previous PWM signal, so that a highly accurate oscillator is not required.
  • a configuration for determining timing clock generation timing a configuration is adopted in which the upper bits of the count value held in the counter are transferred to the register. Further, when there is no PWM signal input, the operation of the oscillator is stopped. As a result, the circuit scale can be reduced and power consumption can be reduced.
  • An invention according to another aspect of the present invention is a wireless module including the above-described clock data recovery circuit, an antenna that receives a PWM signal, and an amplifier that amplifies the PWM signal. According to this wireless module, the circuit scale can be reduced and the power consumption can be reduced.
  • the circuit scale can be reduced and the power consumption can be reduced.
  • FIG. 1 is a block diagram showing a configuration of a wireless receiver 1 according to a preferred embodiment of the present invention.
  • 2 is a timing chart showing a baseband signal of a PWM signal processed by the clock data recovery circuit 11 of FIG. 1 and a timing clock generated by the clock data recovery circuit 11 for the baseband signal.
  • FIG. 2 is a circuit block diagram showing a main part of a clock data recovery circuit 11 of FIG. 4 is a timing chart of signals processed by the clock data recovery circuit 11 of FIG. 3.
  • It is a block diagram which shows the structural example of the conventional sensor apparatus.
  • It is a block diagram which shows the structural example of the wireless receiver which comprises the conventional sensor apparatus of FIG.
  • It is a block diagram which shows the structure of the clock data reproduction circuit which is a comparative example of this invention.
  • FIG. 1 is a block diagram showing a configuration of a wireless receiver 1 according to a preferred embodiment of the present invention.
  • the wireless receiver 1 receives the PWM signal with the antenna 3 and amplifies the received PWM signal with the low noise amplifier 5 and then mixes with the voltage controlled oscillator 7 adjusted so as to oscillate at the same frequency as the carrier wave of the PWM signal. By doing so, it is converted into a baseband signal.
  • the wireless receiver 1 amplifies the baseband signal by the amplifier 9 and then inputs the baseband signal to the clock data recovery circuit 11 to recover the timing clock, and the flip-flop 13 uses the recovered timing clock to generate the baseband signal.
  • the flip-flop 13 provided in the wireless receiver 1 determines the digital value “0” or “1” of the baseband signal based on the timing clock reproduced from the baseband signal, and the signal indicating the determined digital value.
  • Digital data is output by adjusting the output timing according to the timing clock.
  • FIG. 2 is a timing chart showing the baseband signal of the PWM signal processed by the clock data recovery circuit 11 and the timing clock generated by the clock data recovery circuit 11 for this baseband signal.
  • the PWM signal expresses digital data “0” and “1” with pulse durations (FIG. 2A).
  • the pulse signal of the PWM signal rises in the same cycle.
  • a period AB between time A and time B and a period BC between time B and time C correspond to 1 bit of data
  • period AB As described above, a digital value “1” is represented by a pulse having a long duration in each period, and a digital value “0” is represented by a short pulse as in a period BC.
  • the clock data recovery circuit 11 In order to demodulate such a PWM signal into digital data, the clock data recovery circuit 11 generates a timing clock (FIG. 2B) that rises in the middle of each period, and the flip-flop 13 rises (time A1, B1).
  • the amplitude value of the PWM signal is read. If the amplitude is large, that is, if the pulse of the PWM signal has risen, the flip-flop 13 determines that the digital signal is “1”, and the amplitude is small, that is, the pulse of the PWM signal has fallen. If it is in the state, it is determined that the digital value is “0”. Note that the clock data reproduction circuit 11 and the flip-flop 13 can perform reproduction of the timing clock and generation of digital data in the same manner when either or both of the pulse of the PWM signal and the timing clock have opposite polarities. The flip-flop 13 may determine that the digital value is “0” with a long pulse and the digital value “1” with a short pulse.
  • the pulse duration of the PWM signal is set to 70% to 90% of the period when representing a digital value “1”, and 10% to 30% of the period when representing a digital value “1”.
  • the timing clock it is necessary to set the timing clock so that it rises at a point of 40% to 60% of the period.
  • FIG. 3 is a circuit block diagram showing the main part of the clock data recovery circuit 11 shown in FIG.
  • the clock data recovery circuit 11 includes an oscillation control circuit unit 15, a ring oscillator 17, a counter circuit unit 19, a register circuit unit 21, a transfer control circuit unit 23, and a comparison circuit unit (comparator) 25. It is prepared for.
  • the oscillator 17 having an aspect ratio of 1 ⁇ m / 5 ⁇ m is used.
  • the ring oscillator 17 includes a nine-stage inverter, and generates an oscillation pulse signal that oscillates at a frequency higher than the frequency of the input PWM signal, for example, 2.6 MHz when the frequency of the PWM signal is 50 kHz.
  • the ring oscillator 17 includes nine stages of inverters 27a, 27b,... 27i connected in a ring shape, and transistors 29a, 29b,... That supply the power supply voltage Vdd to the inverters 27a, 27b,. 29i and inverters 31a and 31b for delaying the oscillation pulse signal.
  • 29i are connected to the output of the oscillation control circuit unit 15, and when the control signal output from the oscillation control circuit unit 15 indicates “0”, the inverters 27a, 27b,.
  • the control signal output from the oscillation control circuit unit 15 indicates “1” while supplying the power supply voltage Vdd to the power supply voltage Vdd, the power supply voltage Vdd to the inverters 27a, 27b,.
  • the oscillation operation is stopped by stopping the supply.
  • the counter circuit unit 19 is a circuit that counts the number of pulses of the oscillation pulse signal output from the ring oscillator 17, and is a toggle flip-flop (hereinafter referred to as “T flip-flop”) that is an N-bit counter (N is a natural number). 33 1 to 33 N are connected in cascade. That is, the output of the ring oscillator 17 is connected to one T input T flip-flop 33 of the first stage, the first stage of the T flip-flop 33 1 of the Q output (normal output) is the second-stage T flip-flop 33 is connected to the second T input, Q output of the preceding stage of the T flip-flop is successively connected to the T input of the subsequent stage of the T flip-flop.
  • T flip-flop toggle flip-flop
  • the QB output (inverted output) of the last T flip-flop is connected to an oscillation control circuit unit 15 described later. Further, the output of the transfer control circuit unit 23 is connected to the R inputs (reset inputs) of the T flip-flops 33 1 to 33 N.
  • the pulse count value of the oscillation pulse signal is held by the T flip-flops 33 1 to 33 N in accordance with the input of the oscillation pulse signal from the ring oscillator 17. In the order of 1 to 33 N , the pulse count values of the lower bits to the upper bits are held. The pulse count values held in the T flip-flops 33 1 to 33 N can be reset by a reset signal from the transfer control circuit unit 23.
  • the register circuit unit 21 includes delayed flip-flops (hereinafter referred to as “D flip-flops”) 35 1 to 35 M as bit registers of M stages (M is a natural number less than N), and the transfer control circuit unit 23, the upper M bits of the pulse count value held in the counter circuit unit 19 can be transferred from the counter circuit unit 19 as a reference count value. That is, the Q input of the last stage T flip-flop 33 N is connected to the D input of the last stage D flip-flop 35 M, and the D input of the D flip-flop 35 M-1 one stage before the last stage is connected. Is connected to the Q output of the T flip-flop 33 N ⁇ 1 one stage before the last stage.
  • the outputs of the transfer control circuit unit 23 are connected to the CK inputs (clock inputs) of the D flip-flops 35 1 to 35 M , respectively.
  • the comparison circuit unit 25 includes M comparators 37 1 to 37 M , which is the same number as the number of D flip-flops 35 1 to 35 M , and the pulse count value held by the counter circuit unit 19 and the register circuit unit The reference count value held by the control unit 21 is compared, and a pulsed timing clock is output at a timing when the pulse count value exceeds the reference count value.
  • These comparators 37 1 to 37 M are, for example, CMOS comparators. Specifically, the input of the comparator 37 1, the first stage of the T flip-flop 33 1 of the Q output, and D Q output of the flip-flop 35 1 of the first stage are connected, comparing both Q output If they match, an ON comparison result signal is output.
  • a comparator 37 a first output is in the oN state, and outputs a comparison result signal in the oN state when both Q outputs match.
  • the input of the comparator 37 k (k is a natural number between 3 and M) includes the Q output of the k-th stage T flip-flop 33 k , the Q output of the k-th stage D flip-flop 35 k , and
  • the comparator 37 M outputs a comparison result signal as a pulsed timing clock.
  • the comparison circuit unit 25 matches the lower M bits of the pulse count value held by the T flip-flops 33 1 to 33 M with the M bit of the reference count value held by the D flip-flops 35 1 to 35 M. At each timing, a timing clock is generated.
  • the transfer control circuit unit 23 controls the transfer timing of the reference count value from the counter circuit unit 19 to the register circuit unit 21 and the reset timing of the counter circuit unit 19, and outputs a reset signal to the register circuit unit 21. A transfer signal is output to the register circuit unit 21.
  • the transfer control circuit unit 23 includes three delay circuits 39a, 39b, and 39c each including three stages of inverters, two NAND circuits 41a and 41b, and an inverter 43.
  • a baseband signal is input from the outside to one input, and a baseband signal that is delayed and inverted via the delay circuit 39a is input to the other input.
  • the output of the NAND circuit 41 a is connected to the CK inputs of the D flip-flops 35 1 to 35 M of the register circuit unit 21 through the inverter 43.
  • Such a NAND circuit 41a operates to output an on-state transfer signal for transferring the reference count value at the rising timing of the pulse wave of the baseband signal.
  • a baseband signal delayed through the delay circuits 39a and 39b is input to one input, and the other input is input through the delay circuits 39a, 39b, and 39c. Further, a delayed and inverted baseband signal is input.
  • the output of the NAND circuit 41 b is connected to the R inputs of the T flip-flops 33 1 to 33 N of the counter circuit unit 19.
  • Such a NAND circuit 41a outputs an on-state reset signal for resetting the counter circuit unit 19 at a timing at which the pulse wave of the baseband signal rises and is delayed from the output timing of the transfer signal.
  • the oscillation control circuit unit 15 starts and stops the operation of the ring oscillator 17 according to the presence / absence of the input of the baseband signal of the PWM signal from the outside.
  • the oscillation control circuit unit 15 includes an OR circuit 45, a NAND circuit 47, and an inverter 49.
  • the OR circuit 45 receives a baseband signal at one input and an output of the inverter 49 at the other input.
  • the NAND circuit 47, QB output of the last stage of the T flip-flop 33 N of the counter circuit section 19 to one input thereof is inputted an output of the OR circuit 45 is input to the other input, the output of the ring Inverted and input to the gate terminals (control terminals) of the transistors 29a, 29b,.
  • the output of the NAND circuit 47 is given to the input of the inverter 49, and the output is returned to the input of the OR circuit 45.
  • Table 1 shows an input / output truth table in the oscillation control circuit section 15 having the above-described configuration.
  • the PWM signal is not input in the initial state, the signal level is “0”, and the QB output of the counter circuit unit 19 also indicates “0”.
  • the transistors 29a, 29b,..., 29i of the ring oscillator 17 are turned off and the ring oscillator 17 does not oscillate.
  • the pulse of the PWM signal rises to “1”
  • the QB output of the T flip-flop 33 N becomes “1” by the reset signal of the transfer control circuit unit 23, and as a result, the output of the NAND circuit 47 becomes “0”.
  • the transistors 29a, 29b,..., 29i are turned on, and the oscillation operation of the ring oscillator 17 is started.
  • the ring oscillator 17 when the PWM signal is input and the first pulse of the PWM signal rises, the ring oscillator 17 generates an oscillation pulse signal with a period sufficiently smaller than the period of the PWM signal.
  • counting of the pulse count value by the counter circuit unit 19 is started from the rising time A of the pulse in the period AB of one cycle of the PWM signal. Thereafter, the pulse count value is counted up until time B, and a value obtained by multiplying a certain ratio (0.4 to 0.6, the representative value is 0.5) of the pulse count value is input to the register circuit unit 21 as a reference count value.
  • the counter circuit unit 19 is reset at time B, and counting by the counter circuit unit 19 is started again.
  • the comparison circuit unit 25 compares the reference count value held by the register circuit unit 21 with the pulse count value counted by the counter circuit unit 19, and time B ⁇ b> 1 is a timing when the pulse count value exceeds the reference count value. Then, raise the timing clock. This timing clock is caused to fall at an appropriate time so as not to affect the processing for the PWM signal of the next period CD. Thereafter, such processing is repeated, and after counting the pulse count value until time C, which is the rise time of the next PWM signal, a timing clock in the period CD is generated.
  • FIG. 4 shows a timing chart of signals processed by the clock data recovery circuit 11.
  • a PWM signal having a frequency of 50 kHz as shown in FIG. 4A is input to the clock data recovery circuit 11, an oscillation pulse signal is generated in accordance with the input of the PWM signal as shown in FIG. 4C.
  • a timing clock for reading a digital value is generated in each cycle of the PWM signal. From this result, it can be seen that the clock data recovery circuit 11 generates a correct timing clock from the second bit of the PWM signal. It was also found that when there was no PWM signal input, the ring oscillator 17 stopped after a predetermined time and the circuit operation also stopped.
  • This clock data reproduction circuit 11 operated correctly when the frequency of the PWM signal was in the range of 1 kHz to 500 kHz.
  • the power consumption was 1.5 ⁇ W, and the standby power was 10 nW or less.
  • the frequency range of the normal operation can be freely set according to the circuit application.
  • the pulse count value of the oscillation pulse signal generated by the ring oscillator 17 is held in the counter circuit unit 19, and when the input PWM signal rises, from the counter circuit unit 19 to the register circuit. At the same time as the upper bits of the pulse count value are transferred to the unit 21 as the reference count value, the pulse count value of the counter circuit unit 19 is reset. Furthermore, a timing clock is generated when the pulse count value of the counter circuit unit 19 exceeds the reference count value. As a result, the timing clock for determining the digital value of the PWM signal is generated based on the period of the previous PWM signal, so that a highly accurate oscillator is not required.
  • a ring oscillator with a simple configuration and a small circuit scale can be employed.
  • a configuration for determining the generation timing of the timing clock a configuration is adopted in which the upper bits of the count value held in the counter circuit unit 19 are transferred to the register circuit unit 21.
  • Such a configuration is also advantageous for reducing the circuit scale.
  • the circuit scale can be reduced and the power consumption can be reduced.
  • the timing clock can be normally generated even if the frequency of the PWM signal is changed over a wide range. Even in such a case, an increase in power consumption can be suppressed.
  • FIG. 7 shows a configuration of a clock data recovery circuit which is a comparative example of the present invention.
  • the phase-synchronized clock data recovery circuit 911 shown in FIG. 7A is a double-frequency oscillation that is phase-synchronized with the rising edge of the PWM signal by a feedback circuit including a phase comparator 913, a low-pass filter 915, and a voltage-controlled oscillator 917. A signal is generated, a timing clock is generated from the double frequency signal, and input to the flip-flop 919.
  • the analog integration type clock data recovery circuit 921 shown in FIG. 7B detects the rising timing of the PWM signal by the rising detection circuit 923, operates the integration circuit 925 at that timing, and the output is a predetermined threshold value.
  • the circuit scale tends to be large and the power consumption is large.
  • a resistor and a capacitor included in the filter require a large area, and the area increases as the frequency of the PWM signal decreases.
  • a resistor and a capacitor included in the integration circuit require a large area.
  • the integration circuit and the comparator consume power even if there is no PWM signal.
  • the frequency range of the PWM signal is almost fixed at the stage of circuit design, and therefore cannot be used in a wide range of the frequency of the PWM signal.
  • the clock data recovery circuit 11 of the present embodiment can reduce the power consumption by reducing the circuit scale, and can operate normally in a wide frequency range.
  • the counter is configured by cascading N flip-flops as a bit counter, and the register has M flip-flops as a bit register, and the upper M of the N flip-flops of the counter.
  • the outputs of the flip-flops corresponding to the bits may be respectively connected to the inputs of the M flip-flops of the register. In this case, a circuit for determining timing clock generation timing can be easily reduced in size.
  • the comparator may compare the output of the flip-flop corresponding to the lower M bits of the counter with the output of the M flip-flops of the register.
  • the present invention uses a clock data recovery circuit and a wireless module including the clock data recovery circuit, can reduce the circuit scale, and can reduce power consumption.

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Abstract

　このクロックデータ再生回路１１は、リング発振器１７と、ＰＷＭ信号の入力有無に応じてリング発振器１７の動作を開始および停止させる発振制御回路部１５と、パルス信号をカウントして、Ｎビットのカウント値を保持するカウンタ回路部１９と、Ｍビットレジスタを有し、転送信号の入力に応じて、Ｎビットのカウント値のうちの上位Ｍビットを基準カウント値として転送可能に構成されたレジスタ回路部２１と、カウンタ回路部１９によって保持されたカウント数が、レジスタ回路部２１によって保持された基準カウント値を超えた場合にタイミングクロックを出力する比較回路部２５と、ＰＷＭ信号の立ち上がりのタイミングと同期して、カウンタ回路部１９からレジスタ回路部２１に基準カウント値を転送する転送信号、及びカウンタ回路部１９をリセットするリセット信号を生成する転送制御回路部２３と、を備える。

Description

クロックデータ再生回路及びそれを含む無線モジュール
　本発明は、ベースバンド信号からクロックを再生するクロックデータ再生回路及びそれを含む無線モジュールに関する。
　近年、情報通信分野における重要な技術としてセンサネットワークが注目されている。センサネットワークが社会に浸透するためには、システム化技術、ハードウェア技術に関する種々の課題を解決することが必要である。それらの課題のうち超低消費電力集積回路技術はセンサネットワーク実用化の鍵を握る技術の１つである。大量に敷設されたネットワーク等の通信環境あるいは構造物の監視センサの保守を行うことは莫大な労力を必要とする。そのため、メンテナンスフリーの監視センサを実現することが望まれ、センシング情報の処理と伝達機能を有する集積回路には、小型電池や自然エネルギーを利用して１０年以上動作するようなマイクロワット級の超低消費電力性が要求される（下記非特許文献１参照）。
　図５には、従来のセンサ装置の構成例を示している。このセンサ装置は、センサからのアナログ信号をデジタル信号に変換するＡ／Ｄ変換器、デジタル信号を符号化する符号化器、符号化デジタル信号を変調する変調器と、変調信号を増幅してアンテナを介して送信する増幅器、及びアンテナを介して外部から信号を受信するウェークアップ受信器によって構成されており、データ収集装置等の外部装置からの指令信号の受信に応じて監視機能を起動する。センサ装置の構成要素のうちウェークアップ受信器のみが常時動作し、指令信号を監視している。センサ装置のその他の構成要素は通常オフ状態であり、ウェークアップ受信器からの信号によりオン状態となる。このようなセンサ装置によりある程度の低消費電力化が可能になる。
　上述した従来のセンサ装置を構成するウェークアップ受信器として利用されるワイヤレス受信機の構成例を図６に示す。図６に示すコヒーレント方式のワイヤレス受信機９０１では、位相変調あるいは振幅変調された信号をアンテナ９０２で受信し、その信号を、低雑音増幅器９０３で増幅した後、搬送波と同一周波数で発振するように調整された電圧制御発振器９０４の出力とミキシングすることにより、ベースバンド信号に変換する。さらに、クロックデータ再生回路９０６で、増幅器９０５により増幅されたベースバンド信号からクロックを再生し、このクロックによりタイミングを調整しながらデジタルデータを再生する。
N. M. Pletcher, S. Gambini, and J. Rabaey, "A 52 μW wake-up receiver with -72 dBm sensitivity using an uncertain-IF architecture," IEEE J. Solid-State Circuits, vol. 44, no. 1, pp. 269-280, January 2009.
　上述した従来のワイヤレス受信機９０１に使用されるクロックデータ再生回路９０６では、復調されたベースバンド信号からクロック信号を再生し、再生したクロック信号によりベースバンド信号のデジタル値“０”“１”の判定を行う。このクロックデータ再生回路９０６には抵抗及びキャパシタを含むフィルタや積分回路が必要となるので、クロックデータ再生回路の面積が大きくなる傾向にある。また、クロックデータ再生回路９０６は、外部装置からの指令信号を受信しない時でも常時動作する必要があるので、低消費電力化に限界が生じる傾向にある。
　そこで、本発明は、かかる課題に鑑みて為されたものであり、回路規模を小さくでき、かつ、消費電力を低減することが可能なクロックデータ再生回路、及びそれを含む無線モジュールを提供することを目的とする。
　上記課題を解決するため、本発明の一側面に係るクロックデータ再生回路は、パルス信号を発生させる発振器と、ＰＷＭ信号の入力有無に応じて発振器の動作を開始および停止させる第１の制御回路部と、パルス信号をカウントして、Ｎ個（Ｎは自然数）のビットカウンタにカウント値を保持するカウンタと、Ｍ個（ＭはＮより小さい自然数）のビットレジスタを有し、転送信号の入力に応じて、Ｎ個のビットカウンタによって保持されたカウント値のうちの上位Ｍビットを基準カウント値として転送可能に構成されたレジスタと、カウンタによって保持されたカウント数と、レジスタによって保持された基準カウント値とを比較し、カウント数が基準カウント値を超えた場合にタイミングクロックを出力する比較器と、ＰＷＭ信号の立ち上がりのタイミングと同期して、カウンタからレジスタに基準カウント値を転送する転送信号、及びカウンタをリセットするリセット信号を生成する第２の制御回路部と、を備える。
　このクロックデータ再生回路によれば、発振器によって発生したパルス信号のカウント値がカウンタに保持され、入力されるＰＷＭ信号の立ち上がり時に、カウンタからレジスタにカウント値の上位ビットが基準カウント値として転送されると同時に、カウンタのカウント値がリセットされる。さらに、カウンタのカウント値が基準カウント値を超えた場合にタイミングクロックが生成される。これにより、ＰＷＭ信号のデジタル値を判定するためのタイミングクロックが、１つ前のＰＷＭ信号の周期に基づいて生成されるので、高精度の発振器が不要となる。また、タイミングクロックの生成タイミングを決定するための構成としてカウンタに保持されたカウント値の上位ビットをレジスタに転送する構成を採用している。さらには、ＰＷＭ信号の入力が無い場合には発振器の動作が停止される。その結果、回路規模を小さくすることができ、消費電力を低減することもできる。
　本発明の別の側面に係る発明は、上述したクロックデータ再生回路と、ＰＷＭ信号を受信するアンテナと、ＰＷＭ信号を増幅する増幅器と、を備える無線モジュールであることを特徴としている。この無線モジュールによれば、回路規模を小さくすることができ、消費電力を低減することもできる。
　以上説明したように、本発明によれば、回路規模を小さくでき、かつ、消費電力を低減することができる。
本発明の好適な一実施形態にかかるワイヤレス受信機１の構成を示すブロック図である。 図１のクロックデータ再生回路１１で処理されるＰＷＭ信号のベースバンド信号と、このベースバンド信号を対象にしてクロックデータ再生回路１１で生成されるタイミングクロックを示すタイミングチャートである。 図１のクロックデータ再生回路１１の要部を示す回路ブロック図である。 図３のクロックデータ再生回路１１で処理された信号のタイミングチャートである。 従来のセンサ装置の構成例を示すブロック図である。 図５の従来のセンサ装置を構成するワイヤレス受信機の構成例を示すブロック図である。 本発明の比較例であるクロックデータ再生回路の構成を示すブロック図である。
　本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のクロックデータ再生回路及びそれを含む無線モジュールに係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
　ＰＷＭ信号を受信してデジタルデータを再生可能な無線モジュールであるワイヤレス受信機を説明する。図１は、本発明の好適な一実施形態にかかるワイヤレス受信機１の構成を示すブロック図である。ワイヤレス受信機１は、ＰＷＭ信号をアンテナ３で受信し、受信したＰＷＭ信号を、低雑音増幅器５で増幅した後にＰＷＭ信号の搬送波と同一周波数で発振するように調整された電圧制御発振器７とミキシングすることにより、ベースバンド信号に変換する。また、ワイヤレス受信機１は、ベースバンド信号を、増幅器９で増幅した後にクロックデータ再生回路１１に入力することによってタイミングクロックを再生し、フリップフロップ１３で、再生したタイミングクロックを用いてベースバンド信号からデジタルデータを再生して出力する。すなわち、ワイヤレス受信機１に備えられるフリップフロップ１３は、ベースバンド信号から再生されたタイミングクロックによりベースバンド信号のデジタル値“０”“１”の判定を行うとともに、判定したデジタル値を示す信号の出力タイミングをタイミングクロックによって調整することによってデジタルデータを出力する。
　図２は、クロックデータ再生回路１１で処理されるＰＷＭ信号のベースバンド信号と、このベースバンド信号を対象にしてクロックデータ再生回路１１で生成されるタイミングクロックを示すタイミングチャートである。
　ＰＷＭ信号はデジタルデータ“０”“１”をパルスの持続時間で表現している（図２（ａ））。ＰＷＭ信号のパルス信号は同一周期で立ち上がり、例えば、時刻Ａと時刻Ｂとの間の期間ＡＢ、及び時刻Ｂと時刻Ｃとの間の期間ＢＣのそれぞれが、データ１ビットに対応し、期間ＡＢのように各周期での持続時間の長いパルスでデジタル値“１”を、期間ＢＣのように短いパルスでデジタル値“０”を表す。このようなＰＷＭ信号をデジタルデータに復調するために、クロックデータ再生回路１１が各周期の途中で立ち上がるタイミングクロック（図２（ｂ））を生成し、フリップフロップ１３がその立ち上がり（時刻Ａ１，Ｂ１，Ｃ１）に合わせてＰＷＭ信号の振幅値を読み取る。そして、フリップフロップ１３は、振幅が大であれば、すなわち、ＰＷＭ信号のパルスが立ち上がった状態であれば、デジタル“１”と判定し、振幅が小、すなわち、ＰＷＭ信号のパルスが立ち下がった状態であれば、デジタル値“０”と判定する。なお、クロックデータ再生回路１１及びフリップフロップ１３は、ＰＷＭ信号のパルスとタイミングクロックのいずれか、あるいは両方が逆極性の場合も同様に、タイミングクロックの再生、デジタルデータの生成を行うことができる。また、フリップフロップ１３は、長いパルスでデジタル値“０”、短いパルスでデジタル値“１”と判定してもよい。なお、一般的なＰＷＭ信号では、デジタル値“１”を表すときはＰＷＭ信号のパルス持続時間を周期の７０％～９０％とし、デジタル値“１”を表すときは周期の１０％～３０％として設定されている。このようなＰＷＭ信号を処理対象にしてデジタルデータを再生するためには、タイミングクロックを周期の４０％～６０％の時点で立ち上がるように設定する必要がある。
　図３は、図１に示したクロックデータ再生回路１１の要部を示す回路ブロック図である。同図に示すように、クロックデータ再生回路１１は、発振制御回路部１５、リング発振器１７、カウンタ回路部１９、レジスタ回路部２１、転送制御回路部２３、及び比較回路部（比較器）２５を備えて構成される。このクロックデータ再生回路１１は、例えば、０．３５μｍ－ＣＭＯＳデバイスが採用され、各トランジスタは、リング発振器１７以外はアスペクト比がゲート幅／ゲート長＝１μｍ／０．３５μｍのものが用いられ、リング発振器１７ではアスペクト比が１μｍ／５μｍのものが用いられる。
　リング発振器１７は、９段のインバータを含み、入力されるＰＷＭ信号の周波数よりも高い周波数、例えば、ＰＷＭ信号の周波数が５０ｋＨｚの場合は２．６ＭＨｚで発振する発振パルス信号を発生させる。具体的には、リング発振器１７は、リング状に接続された９段のインバータ２７ａ，２７ｂ，…２７ｉと、それぞれのインバータ２７ａ，２７ｂ，…２７ｉに電源電圧Ｖｄｄを供給するトランジスタ２９ａ，２９ｂ，…２９ｉと、発振パルス信号を遅延させるインバータ３１ａ，３１ｂとから構成されている。これらのトランジスタ２９ａ，２９ｂ，…２９ｉは、発振制御回路部１５の出力に接続されており、発振制御回路部１５の出力する制御信号が“０”を示す場合に、インバータ２７ａ，２７ｂ，…２７ｉに電源電圧Ｖｄｄを供給することにより、発振動作を起こさせる一方で、発振制御回路部１５の出力する制御信号が“１”を示す場合に、インバータ２７ａ，２７ｂ，…２７ｉへの電源電圧Ｖｄｄの供給を止めることにより、発振動作を停止させる。
　カウンタ回路部１９は、リング発振器１７から出力された発振パルス信号のパルス数をカウントする回路であり、Ｎ個（Ｎは自然数）のビットカウンタであるトグルフリップフロップ（以下、「Ｔフリップフロップ」と呼ぶ。）３３１～３３Ｎが縦列接続されて構成されている。すなわち、１段目のＴフリップフロップ３３１のＴ入力にリング発振器１７の出力が接続され、１段目のＴフリップフロップ３３１のＱ出力（正転出力）が２段目のＴフリップフロップ３３２のＴ入力に接続され、前段側のＴフリップフロップのＱ出力が後段側のＴフリップフロップのＴ入力に順次接続されている。また、最後段のＴフリップフロップのＱＢ出力（反転出力）は、後述する発振制御回路部１５に接続される。さらに、Ｔフリップフロップ３３１～３３ＮのＲ入力（リセット入力）には、転送制御回路部２３の出力が接続されている。
　このような構成のカウンタ回路部１９においては、Ｔフリップフロップ３３１～３３Ｎによってリング発振器１７からの発振パルス信号の入力に応じて、発振パルス信号のパルスカウント値が保持され、Ｔフリップフロップ３３１～３３Ｎの順に、下位ビット～上位ビットのパルスカウント値がそれぞれ保持される。また、Ｔフリップフロップ３３１～３３Ｎに保持されるパルスカウント値は転送制御回路部２３からのリセット信号によってリセット可能にされる。
　レジスタ回路部２１は、Ｍ段（ＭはＮ未満の自然数）のビットレジスタとしてのディレイドフリップフロップ（以下、「Ｄフリップフロップ」と呼ぶ。）３５１～３５Ｍを含んでおり、転送制御回路部２３からの転送信号に応じて、カウンタ回路部１９に保持されたパルスカウント値の上位Ｍビットを、基準カウント値としてカウンタ回路部１９から転送可能に構成されている。すなわち、最後段のＤフリップフロップ３５ＭのＤ入力には、最後段のＴフリップフロップ３３ＮのＱ出力が接続されており、最後段から１段前のＤフリップフロップ３５Ｍ－１のＤ入力には、最後段から１段前のＴフリップフロップ３３Ｎ－１のＱ出力が接続され、同様に、他のＤフリップフロップ３５Ｍ－２～３５１のＤ入力には、それぞれ、最後段から数えた段数が互いに等しいＴフリップフロップのＱ出力が接続される。図３には、Ｍ＝Ｎ－１の場合を例示しており、第１段目のＤフリップフロップ３５１のＤ入力には、最後段から数えてＮ－１段目のＴフリップフロップ３３２のＱ出力が接続される。また、Ｄフリップフロップ３５１～３５ＭのＣＫ入力（クロック入力）には、転送制御回路部２３の出力がそれぞれ接続されている。
　このようなレジスタ回路部２１では、転送制御回路部２３から転送信号を受けると、Ｔフリップフロップ３３１～３３Ｎに保持されるパルスカウント値の各ビットのうちの上位Ｍビットが、Ｄフリップフロップ３５１～３５Ｍに転送され保持される。このとき、Ｄフリップフロップ３５１～３５Ｍの順で、基準カウント値の下位～上位ビットが保持される。例えば、Ｍ＝Ｎ－１の場合には、Ｎビットのパルスカウント値のうちの上位Ｎ－１ビットが転送されるので、レジスタ回路部２１には、パルスカウント値がほぼ０．５倍された基準カウント値が保持されることになる。
　比較回路部２５は、Ｄフリップフロップ３５１～３５Ｍの個数と同数のＭ個の比較器３７１～３７Ｍによって構成されており、カウンタ回路部１９によって保持されたパルスカウント値とレジスタ回路部２１によって保持された基準カウント値を比較し、パルスカウント値が基準カウント値を超えたタイミングで、パルス状のタイミングクロックを出力する。これらの比較器３７１～３７Ｍは、例えば、ＣＭＯＳ比較器である。具体的には、比較器３７１の入力には、１段目のＴフリップフロップ３３１のＱ出力、及び１段目のＤフリップフロップ３５１のＱ出力が接続され、両方のＱ出力を比較して一致する場合にオン状態の比較結果信号を出力する。また、比較器３７２の入力には、２段目のＴフリップフロップ３３２のＱ出力、２段目のＤフリップフロップ３５２のＱ出力、及び比較器３７１の出力が接続され、比較器３７１の出力がオン状態であって、かつ、両方のＱ出力が一致する場合にオン状態の比較結果信号を出力する。以下同様に、比較器３７ｋの入力（ｋは３以上Ｍ以下の自然数）には、ｋ段目のＴフリップフロップ３３ｋのＱ出力、ｋ段目のＤフリップフロップ３５ｋのＱ出力、及び比較器３７ｋ－１の出力が接続され、比較器３７ｋ－１の出力がオン状態であって、かつ、両方のＱ出力が一致する場合にオン状態の比較結果信号を出力する。さらに、比較器３７Ｍは、比較結果信号をパルス状のタイミングクロックとして出力する。これにより、比較回路部２５は、Ｔフリップフロップ３３１～３３Ｍによって保持されたパルスカウント値の下位Ｍビットが、Ｄフリップフロップ３５１～３５Ｍによって保持された基準カウント値のＭビットに一致したタイミングごとに、タイミングクロックを発生させることになる。
　転送制御回路部２３は、カウンタ回路部１９からレジスタ回路部２１への基準カウント値の転送タイミング、及びカウンタ回路部１９のリセットタイミングを制御し、レジスタ回路部２１に対してリセット信号を出力し、レジスタ回路部２１に対して転送信号を出力する。この転送制御回路部２３は、３段のインバータをそれぞれ含む３個の遅延回路３９ａ，３９ｂ，３９ｃと、２個のＮＡＮＤ回路４１ａ，４１ｂと、インバータ４３とを有する。
　転送制御回路部２３のＮＡＮＤ回路４１ａには、一方の入力に外部からベースバンド信号が入力され、他方の入力には遅延回路３９ａを経由して遅延および反転されたベースバンド信号が入力される。また、ＮＡＮＤ回路４１ａの出力は、インバータ４３を介してレジスタ回路部２１の各Ｄフリップフロップ３５１～３５ＭのＣＫ入力に接続されている。このようなＮＡＮＤ回路４１ａは、ベースバンド信号のパルス波の立ち上がりのタイミングで、基準カウント値を転送するためのオン状態の転送信号を出力するように動作する。
　転送制御回路部２３のＮＡＮＤ回路４１ｂには、一方の入力に遅延回路３９ａ，３９ｂを経由して遅延したベースバンド信号が入力され、他方の入力には遅延回路３９ａ，３９ｂ，３９ｃを経由してさらに遅延し、反転されたベースバンド信号が入力される。また、ＮＡＮＤ回路４１ｂの出力は、カウンタ回路部１９の各Ｔフリップフロップ３３１～３３ＮのＲ入力に接続されている。このようなＮＡＮＤ回路４１ａは、ベースバンド信号のパルス波の立ち上がりのタイミングであって、転送信号の出力タイミングから遅延したタイミングで、カウンタ回路部１９をリセットするためのオン状態のリセット信号を出力するように動作する。
　発振制御回路部１５は、外部からのＰＷＭ信号のベースバンド信号の入力有無に応じてリング発振器１７の動作を開始および停止させる。詳細には、発振制御回路部１５は、ＯＲ回路４５、ＮＡＮＤ回路４７、及びインバータ４９を含んでいる。ＯＲ回路４５には、その一方の入力にベースバンド信号が、他方の入力にインバータ４９の出力が入力されている。また、ＮＡＮＤ回路４７には、その一方の入力にカウンタ回路部１９の最後段のＴフリップフロップ３３ＮのＱＢ出力が入力され、他方の入力にＯＲ回路４５の出力が入力され、その出力はリング発振器１７のトランジスタ２９ａ，２９ｂ，…，２９ｉのゲート端子（制御端子）に反転されて入力されている。さらに、インバータ４９には、その入力にＮＡＮＤ回路４７の出力が与えられ、その出力がＯＲ回路４５の入力に戻されている。上記構成の発振制御回路部１５における入出力の真理値表を表１に示す。
Figure JPOXMLDOC01-appb-T000001
  
　上記表１に示すように、初期状態ではＰＷＭ信号が入力されず信号レベルは“０”であり、カウンタ回路部１９のＱＢ出力も“０”を示している。このとき、ＮＡＮＤ回路４７の出力が“１”を示すので、リング発振器１７のトランジスタ２９ａ，２９ｂ，…，２９ｉがオフ状態にされてリング発振器１７は発振しない。また、ＰＷＭ信号のパルスが“１”に立ち上がると、転送制御回路部２３のリセット信号によりＴフリップフロップ３３ＮのＱＢ出力が“１”になり、その結果、ＮＡＮＤ回路４７の出力が“０”を示し、トランジスタ２９ａ，２９ｂ，…，２９ｉがオン状態にされてリング発振器１７の発振動作が開始される。これに対して、ＰＷＭ信号のパルスが立ち下がった当初は、ＮＡＮＤ回路４７とインバータ４９の働きによりＮＡＮＤ回路４７の出力が維持されリング発振器１７の発振動作が維持される。さらに、ＰＷＭ信号のパルスが立ち下がってＰＷＭ信号が無くなった場合、カウンタ回路部１９のカウント数が最大になってＴフリップフロップ３３ＮのＱＢ出力が“０”になり、その結果、トランジスタ２９ａ，２９ｂ，…，２９ｉがオフ状態にされてリング発振器１７の発振動作が停止される。
　次に、図２を参照しながら、クロックデータ再生回路１１におけるタイミングクロックの生成手順を説明する。
　まず、ＰＷＭ信号が入力されてそのＰＷＭ信号の最初のパルスが立ち上がると同時に、リング発振器１７がＰＷＭ信号の周期より十分小さい周期で発振パルス信号が発生する。次に、ＰＷＭ信号のある一周期の期間ＡＢにおけるパルスの立ち上がり時刻Ａから、カウンタ回路部１９によるパルスカウント値のカウントが開始される。その後、時刻Ｂまでパルスカウント値がカウントアップされ、そのパルスカウント値の一定割合（０．４～０．６、代表値は０．５）を乗じた値が基準カウント値としてレジスタ回路部２１に記憶される。それと同時に、時刻Ｂでカウンタ回路部１９がリセットされ、あらためてカウンタ回路部１９によるカウントが開始される。さらに、比較回路部２５によって、レジスタ回路部２１で保持された基準カウント値とカウンタ回路部１９でカウントされたパルスカウント値が比較され、パルスカウント値が基準カウント値を超えたタイミングである時刻Ｂ１で、タイミングクロックを立ち上がらせる。このタイミングクロックは、次の期間ＣＤのＰＷＭ信号に対する処理に影響を及ぼさないように、適切な時刻で立ち下げさせる。以降は、このような処理を繰り返し、次のＰＷＭ信号の立ち上がり時刻である時刻Ｃまで、パルスカウント値をカウントした後に、期間ＣＤにおけるタイミングクロックを生成する。
　また、図４には、クロックデータ再生回路１１で処理された信号のタイミングチャートを示している。図４（ａ）に示すような周波数５０ｋＨｚのＰＷＭ信号がクロックデータ再生回路１１に入力された場合、図４（ｃ）に示すように、ＰＷＭ信号の入力に応じて発振パルス信号が発生する。それと同時に、図４（ｂ）に示すように、ＰＷＭ信号の各周期でデジタル値を読み取るためのタイミングクロックが発生する。この結果から、クロックデータ再生回路１１では、ＰＷＭ信号の二つ目のビットから正しいタイミングクロックが発生することがわかる。また、ＰＷＭ信号の入力が無くなると、所定時間の後にリング発振器１７が停止して回路の動作も停止することもわかった。このクロックデータ再生回路１１は、ＰＷＭ信号の周波数が１ｋＨｚ～５００ｋＨｚの範囲で正しく動作した。また、消費電力は１．５μＷ、待機電力は１０ｎＷ以下であった。なお、上記の正常動作の周波数範囲は回路用途に応じて自由に設定できる。
　以上説明したクロックデータ再生回路１１によれば、リング発振器１７によって発生した発振パルス信号のパルスカウント値がカウンタ回路部１９に保持され、入力されるＰＷＭ信号の立ち上がり時に、カウンタ回路部１９からレジスタ回路部２１にパルスカウント値の上位ビットが基準カウント値として転送されると同時に、カウンタ回路部１９のパルスカウント値がリセットされる。さらに、カウンタ回路部１９のパルスカウント値が基準カウント値を超えた場合にタイミングクロックが生成される。これにより、ＰＷＭ信号のデジタル値を判定するためのタイミングクロックが、１つ前のＰＷＭ信号の周期に基づいて生成されるので、高精度の発振器が不要となる。これにより、構成が簡単で回路規模の小さいリング発振器を採用できる。また、タイミングクロックの生成タイミングを決定するための構成としてカウンタ回路部１９に保持されたカウント値の上位ビットをレジスタ回路部２１に転送する構成を採用している。このような構成も回路規模を小さくするためには有利である。さらには、ＰＷＭ信号の入力が無い場合にはリング発振器１７の動作が停止され、ＰＷＭ信号の入力が立ち上がった際には２周期以内にタイミングパルスを立ち上げることができるので、待機電力を効果的に低減しながら動作の立ち上げも迅速に行うことができる。以上の結果、本実施形態では、回路規模を小さくすることができ、消費電力を低減することもできる。
　さらには、カウンタ回路部１９とレジスタ回路部２１のビット数を大きくすれば、ＰＷＭ信号の周波数を広範囲に変えても正常にタイミングクロックの生成動作を実現できる。また、そのようにしても、消費電力の増大を抑えることができる。
　図７には、本発明の比較例であるクロックデータ再生回路の構成を示している。図７（ａ）に示す位相同期方式のクロックデータ再生回路９１１は、位相比較器９１３、低域通過フィルタ９１５、電圧制御発振器９１７を含むフィードバック回路によりＰＷＭ信号の立ち上がりと位相同期した倍周波の発振信号を生成し、その倍周波信号からタイミングクロックを生成してフリップフロップ９１９に入力する。また、図７（ｂ）に示すアナログ積分方式のクロックデータ再生回路９２１は、ＰＷＭ信号の立ち上がりタイミングを立ち上がり検出回路９２３で検出し、そのタイミングで積分回路９２５を動作させ、その出力が所定の閾値を超えたか否かを比較器９２７で判定し、その判定結果をタイミングクロックとして発生させる。これらの比較例では、回路規模が大きくなる傾向にあり、消費電力も大きい。まず、位相同期方式は、フィルタに含まれる抵抗及びキャパシタに大面積が必要であり、ＰＷＭ信号の周波数が低いほど面積が大きくなる。また、アナログ積分方式でも、積分回路に含まれる抵抗及びキャパシタに大面積が必要であり、それに加えて積分回路とコンパレータはＰＷＭ信号が無くても電力を消費する。さらに、両方の方式とも、ＰＷＭ信号の周波数範囲は回路設計の段階でほとんど固定されるので、ＰＷＭ信号の周波数の広い範囲で使用することができない。これに対して、本実施形態のクロックデータ再生回路１１は、回路規模を小さくして消費電力を低減することができるとともに、広い周波数範囲で正常に動作させることができる。
　好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。
　カウンタは、ビットカウンタとしてＮ個のフリップフロップが縦列接続されて構成されており、レジスタは、ビットレジスタとしてＭ個のフリップフロップを有しており、カウンタのＮ個のフリップフロップのうちの上位Ｍビットに対応するフリップフロップの出力が、それぞれ、レジスタのＭ個のフリップフロップの入力に接続されている、ことでもよい。この場合、タイミングクロックの生成タイミングを決定するための回路を容易に小型化することできる。
　また、比較器は、カウンタの下位Ｍビットに対応するフリップフロップの出力と、レジスタのＭ個のフリップフロップの出力とのそれぞれを比較する、ことでもよい。かかる構成を採れば、タイミングクロックの生成タイミングを決定するための回路を容易に小型化することできる。
　本発明は、クロックデータ再生回路、及びそれを含む無線モジュールを使用用途とし、回路規模を小さくでき、かつ、消費電力を低減することができるものである。
　１…ワイヤレス受信機（無線モジュール）、３…アンテナ、９…増幅器、１１…クロックデータ再生回路、１５…発振制御回路部（第１の制御回路部）、１７…リング発振器、１９…カウンタ回路部、２１…レジスタ回路部、２３…転送制御回路部（第２の制御回路部）、２５…比較回路部（比較器）、３３１～３３Ｎ…Ｔフリップフロップ、３５１～３５Ｍ…Ｄフリップフロップ、３７１～３７Ｍ…比較器。

Claims (4)

  1. 　パルス信号を発生させる発振器と、
    　ＰＷＭ信号の入力有無に応じて前記発振器の動作を開始および停止させる第１の制御回路部と、
    　前記パルス信号をカウントして、Ｎ個（Ｎは自然数）のビットカウンタにカウント値を保持するカウンタと、
    　Ｍ個（ＭはＮより小さい自然数）のビットレジスタを有し、転送信号の入力に応じて、前記Ｎ個のビットカウンタによって保持された前記カウント値のうちの上位Ｍビットを基準カウント値として転送可能に構成されたレジスタと、
    　前記カウンタによって保持された前記カウント数と、前記レジスタによって保持された前記基準カウント値とを比較し、前記カウント数が前記基準カウント値を超えた場合にタイミングクロックを出力する比較器と、
    　前記ＰＷＭ信号の立ち上がりのタイミングと同期して、前記カウンタから前記レジスタに前記基準カウント値を転送する前記転送信号、及び前記カウンタをリセットするリセット信号を生成する第２の制御回路部と、
    を備えることを特徴とするクロックデータ再生回路。
  2. 　前記カウンタは、前記ビットカウンタとしてＮ個のフリップフロップが縦列接続されて構成されており、
    　前記レジスタは、前記ビットレジスタとしてＭ個のフリップフロップを有しており、
    　前記カウンタの前記Ｎ個のフリップフロップのうちの前記上位Ｍビットに対応する前記フリップフロップの出力が、それぞれ、前記レジスタの前記Ｍ個のフリップフロップの入力に接続されている、
    ことを特徴とする請求項１記載のクロックデータ再生回路。
  3. 　前記比較器は、前記カウンタの前記下位Ｍビットに対応する前記フリップフロップの出力と、前記レジスタの前記Ｍ個のフリップフロップの出力とのそれぞれを比較する、
    ことを特徴とする請求項２記載のクロックデータ再生回路。
  4. 　請求項１～３のいずれか１項に記載のクロックデータ再生回路と、
    　前記ＰＷＭ信号を受信するアンテナと、
    　前記ＰＷＭ信号を増幅する増幅器と、
    を備えることを特徴とする無線モジュール。
PCT/JP2011/053416 2011-02-17 2011-02-17 クロックデータ再生回路及びそれを含む無線モジュール WO2012111133A1 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107864394A (zh) * 2017-12-11 2018-03-30 延锋伟世通电子科技（上海）有限公司 一种车载以太网avb同步时钟发生器

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5959422B2 (ja) * 2012-11-30 2016-08-02 株式会社東芝 クロック再生回路、受光回路、光結合装置、並びに周波数シンセサイザ
KR101597129B1 (ko) * 2014-09-30 2016-02-24 전남대학교산학협력단 Ｐｗｍ 캡쳐를 이용하여 동기 통신을 수행할 수 있는 통신 방법, 통신 시스템 및 통신 프로그램
FR3029661B1 (fr) * 2014-12-04 2016-12-09 Stmicroelectronics Rousset Procedes de transmission et de reception d'un signal binaire sur un lien serie, en particulier pour la detection de la vitesse de transmission, et dispositifs correspondants
US10897705B2 (en) 2018-07-19 2021-01-19 Tectus Corporation Secure communication between a contact lens and an accessory device
US10602513B2 (en) 2018-07-27 2020-03-24 Tectus Corporation Wireless communication between a contact lens and an accessory device
US10288909B1 (en) 2018-10-26 2019-05-14 Spy Eye, Llc Contact lens data transceiver

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6172454A (ja) * 1984-09-18 1986-04-14 Fujikura Ltd 光モデムの復調回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613248U (ja) * 1992-07-20 1994-02-18 日立電線株式会社 タイミング信号抽出回路
KR950012706B1 (ko) * 1992-12-31 1995-10-20 현대전자산업주식회사 안정 펄스 발생기
KR20000006699A (ko) * 1999-10-20 2000-02-07 최창국 인터넷 다대다 매매
JP3956768B2 (ja) 2002-05-14 2007-08-08 ソニー株式会社 クロック発生回路
JP5040427B2 (ja) * 2007-05-11 2012-10-03 ソニー株式会社 データ処理方法、データ処理装置、固体撮像装置、撮像装置、電子機器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6172454A (ja) * 1984-09-18 1986-04-14 Fujikura Ltd 光モデムの復調回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107864394A (zh) * 2017-12-11 2018-03-30 延锋伟世通电子科技（上海）有限公司 一种车载以太网avb同步时钟发生器
CN107864394B (zh) * 2017-12-11 2023-08-29 延锋伟世通电子科技（上海）有限公司 一种车载以太网avb同步时钟发生器

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