KR102490778B1 - 주입 동기 링 발진기 기반의 저전력 qfsk 복조 장치 및 방법 - Google Patents

주입 동기 링 발진기 기반의 저전력 qfsk 복조 장치 및 방법 Download PDF

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Abstract

본 발명은 저전력으로 동작하고, 저비용의 무선통신으로 응용이 가능한 QFSK 복조 장치의 기술적 사상에 관한 것으로, 주입 동기 링 발진기(injection-locking ring oscillator, ILRO)를 이용하여 서로 다른 4개의 주파수 통과 대역을 갖는 대역통과 필터(band pass filter, BPF) 및 크기 정보를 검출하는 포락선 검출기(envelope detector)의 구성 없이 간단한 구조 및 저비용 저전력으로 동작되는 저전력 QFSK 복조 장치를 구현하는 기술에 관한 것으로, 본 발명의 일실시예에 따른 저전력 QFSK 복조 장치는 펄스 폭이 제어된 중간 주파수 신호에 기반한 주입 잠금 신호의 입력 여부에 따라 입력신호 대비 출력신호의 위상 변화를 생성하고, 상기 생성된 위상 변화가 스테이지별로 반영된 복수의 신호를 출력하는 주입 동기 링 발진기 및 상기 출력된 복수의 신호 중 어느 하나 신호의 위상 및 상기 어느 하나의 신호를 일정 시간 지연시킨 제1 지연 신호 및 상기 제1 지연 신호를 일정 시간 더 지연시킨 제2 지연 신호 중 어느 하나의 지연 신호의 위상과 상기 주입 잠금 신호의 위상 간의 차이에 기반하여 복수의 데이터 상태를 결정하고, 상기 결정된 복수의 데이터 상태의 조합에 기반하여 데이터를 복원하는 위상 데이터 변환기를 포함할 수 있다.

Description

주입 동기 링 발진기 기반의 저전력 QFSK 복조 장치 및 방법{LOW POWER QFSK DEMODULATOR BASED ON INJECTION-LOCKING RING OSCILLATOR AND OPERATING METHOD THEREOF}
본 발명은 저전력으로 동작하고, 저비용의 무선통신으로 응용이 가능한 QFSK 복조 장치의 기술적 사상에 관한 것으로, 주입 동기 링 발진기(injection-locking ring oscillator, ILRO)를 이용하여 서로 다른 4개의 주파수 통과 대역을 갖는 대역통과 필터(band pass filter, BPF) 및 크기 정보를 검출하는 포락선 검출기(envelope detector)의 구성 없이 간단한 구조 및 저비용 저전력으로 동작되는 저전력 QFSK 복조 장치를 구현하는 기술이다.
FSK(Frequency Shift Keying)의 변조 방식은 일정한 포락선(Envelope) 특성으로 인해 송신단에서 스펙트럼 재성장으로 인해 데이터 손상이 없고 에너지 효율적인 비선형 전력 증폭기의 사용이 가능하다.
이러한, 특성으로 인해 FSK 방식은 높은 전력 효율을 요구하는 어플리케이션(Application)에서 광범위하게 사용되고 있는 변조 방식이다.
저전력, 저비용 무선 통신에서 최근 널리 사용되는 BFSK(Binary Frequency Shift Keying) 변조 방식에 비해 QFSK(Quadrature Frequency Shift Keying) 변조 방식은 사용되는 심벌 수를 증가시킴에 따라, 주어진 데이터 정보율에 대한 심벌의 시간 폭을 증가시킬 수 있다.
심벌의 폭이 길어질수록 수신기에서는 각 심벌에 대한 평균시간이 길어지고 검출기에서 SNR(Signal to Noise Ratio)은 더 좋아져서 정확한 심벌의 검출 확률이 향상될 수 있다.
구체적으로, 종래 기술에 사용되는 QFSK 복조 장치는 서로 다른 4개의 주파수 통과 대역을 갖는 대역 통과 필터(Band Pass Filter, BPF), 크기 정보를 검출하는 포락선 검출기(Envelope Detector, ED), 비교기 및 복호기로 구성된다.
대역 통과 필터는 중심 주파수가 f1, f2, f3 그리고 f4인 입력신호의 주파수가 중심주파수인 신호만을 선별적으로 통과시키는 역할을 수행한다.
포락선 검출기는 대역 통과 필터에서 출력된 신호의 크기 정보를 출력하고, 대역 통과 필터의 대역 내 신호가 포락선 검출기에 입력되면, 큰 출력을, 대역 외의 신호가 입력되면 작은 크기의 출력을 발생시킬 수 있다.
비교기는 기준 전압과 입력 신호를 비교해, 기준전압보다 큰 신호 입력 시 "1"을 출력하고, 작은 신호 입력 시 "0"을 출력할 수 있다.
복호기는 4개의 비교기 출력을 복호화하여 네 개의 데이터를 출력할 수 있다.
다만, 포락선 검출기를 이용한 QFSK 복조 장치는 저전력 및 저비용의 무선통신용 수신기로의 적용에 적합하지 않고, 각각의 주파수 별 대역 통과 필터의 예리한 주파수 차단 효과를 얻기 위해서 전력 소모가 증가하는 문제점이 존재한다.
또한, 입력 신호들 별로 대역 통과 필터가 요구됨에 따라 회로의 구성이 증가하여 소형화가 어렵고, 복잡도도 증가하며, 전력 소모도 증가되는 문제점이 존재한다.
즉, 종래 기술에 따른 QFSK 변조 방식은 주파수 판별을 위해 사용되는 시스템의 구조가 매우 복잡하고 이로 인해 전력소모가 증가하는 단점을 가지고 있다.
따라서, 저전력 및 저비용의 요구 사항을 충족시키면서, 구조가 매우 간단한 QFSK 복조 장치가 제안될 필요성이 존재한다.
한국등록특허 제10-2210638호, "FSK 신호 변복조 방법 및 장치" 일본등록특허 제5809876호, "저속 직접 변환 방식 fsk 무선 주파수 신호 수신기" 일본공개특허 제2011-045127호, "변조 회로 및 복조 회로"
본 발명은 주입 동기 링 발진기(injection-locking ring oscillator, ILRO)를 이용하여 서로 다른 4개의 주파수 통과 대역을 갖는 대역통과 필터(band pass filter, BPF) 및 크기 정보를 검출하는 포락선 검출기(envelope detector)의 구성 없이 간단한 구조 및 저비용 저전력으로 동작되는 저전력 QFSK 복조 장치 및 방법을 제공하는 것을 목적으로 한다.
본 발명은 낮은 중간 주파수(intermediate frequency, IF)를 이용하는 GFSK(Gaussian frequency shift keying) 수신기를 위한 초 저전력 및 저 비용 QFSK 복조 장치를 제공하는 것을 목적으로 한다.
본 발명은 주입 동기 링 발진기의 입력신호가 없는 자유 발진(free running) 신호의 주파수 보다 낮은 주파수 혹은 높은 주파수 신호가 입력되면 입력신호 대비 출력신호의 위상이 앞섬과 뒤짐 현상이 발생시켜 주입 동기 링 발진기의 입력신호 대비 출력신호의 위상의 앞섬 또는 뒤짐 현상에 따른 위상의 차를 판단하여 데이터 "00", "01", "10" 및 "11"을 복원하는 저전력 QFSK 복조 장치 및 방법을 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따른 저전력 QFSK 복조 장치는 펄스 폭이 제어된 중간 주파수 신호에 기반한 주입 잠금 신호의 입력 여부에 따라 입력신호 대비 출력신호의 위상 변화를 생성하고, 상기 생성된 위상 변화가 스테이지별로 반영된 복수의 신호를 출력하는 주입 동기 링 발진기 및 상기 출력된 복수의 신호 중 어느 하나 신호의 위상 및 상기 어느 하나의 신호를 일정 시간 지연시킨 제1 지연 신호 및 상기 제1 지연 신호를 일정 시간 더 지연시킨 제2 지연 신호 중 어느 하나의 지연 신호의 위상과 상기 주입 잠금 신호의 위상 간의 차이에 기반하여 복수의 데이터 상태를 결정하고, 상기 결정된 복수의 데이터 상태의 조합에 기반하여 데이터를 복원하는 위상 데이터 변환기를 포함할 수 있다.
상기 주입 동기 링 발진기는 상기 주입 잠금 입력 신호가 없는 자유 발진 신호의 주파수 보다 낮은 주파수 또는 높은 주파수를 갖는 상기 주입 잠금 입력 신호가 인가될 경우, 상기 입력신호 대비 출력신호의 위상이 앞섬 또는 뒤짐 현상을 포함하는 상기 위상 변화를 생성할 수 있다.
상기 주입 동기 링 발진기는 상기 주입 잠금 입력 신호의 하이 상태 구간과 상기 자유 발진 신호의 상승 엣지가 겹치는 경우, 상기 주입 잠금 입력 신호와 상기 자유 발진 신호의 하이 상태 구간이 겹치는 시간만큼 상기 출력신호의 위상을 지연할 수 있다.
상기 주입 동기 링 발진기는 상기 주입 잠금 입력 신호의 하이 상태 구간과 상기 자유 발진 신호의 하강 엣지가 겹치는 경우, 상기 주입 잠금 입력 신호의 하이 상태 구간과 상기 자유 발진 신호의 로우 상태 구간이 겹치는 시간만큼 상기 출력신호의 위상을 당길 수 있다.
상기 주입 동기 링 발진기는 상기 주입 잠금 입력 신호의 하이 상태 구간과 상기 자유 발진 신호의 하이 상태 구간이 겹치는 경우, 상기 주입 잠금 입력 신호와 상기 자유 발진 신호의 하이 상태가 겹치는 시간만큼 상기 출력신호의 위상을 지연할 수 있다.
상기 주입 동기 링 발진기는 상기 주입 잠금 입력 신호의 하이 상태 구간과 상기 자유 발진 신호의 하이 상태 구간이 중복되지 않을 경우, 상기 자유 발진 신호의 위상으로 상기 출력신호의 위상을 유지할 수 있다.
상기 주입 동기 링 발진기는 상기 주입 잠금 입력 신호가 없는 자유 발진 신호의 주파수 보다 낮은 주파수 또는 높은 주파수를 갖는 상기 주입 잠금 입력 신호가 인가될 경우, 상기 생성된 위상 변화에 스테이지 별로 π/N±θ 및 π/N±2θ를 추가하여 상기 π/N±θ 및 π/N±2θ 만큼의 위상 차이를 갖는 상기 복수의 신호를 출력할 수 있다.
상기 주입 동기 링 발진기는 상기 자유 발진 신호의 주파수로 출력할 경우, 스테이지 별로 π/N만큼의 위상 지연을 갖는 복수의 신호를 출력할 수 있다.
상기 주입 동기 링 발진기는 복수의 딜레이 셀을 포함하고, 상기 포함된 복수의 딜레이 셀의 수와 관련된 상기 스테이지 별로 복수의 신호를 출력할 수 있다.
상기 위상 데이터 변환기는 상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 앞서는 경우, 상기 복수의 데이터 상태 중 제1 데이터 상태 및 제3 데이터 상태를 하이 상태로 샘플링하고, 상기 제1 지연 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 앞서는 경우, 상기 복수의 데이터 상태 중 제2 데이터 상태를 하이 상태로 샘플링 하며, 상기 제2 지연 신호의 위상과 관련된 하이 상태 구간이 상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 상기 복수의 데이터 상태 중 제4 데이터 상태를 하이 상태로 샘플링 할 수 있다.
상기 위상 데이터 변환기는 상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 상기 복수의 데이터 상태 중 제1 데이터 상태 및 제3 데이터 상태를 로우 상태로 샘플링하고, 상기 제1 지연 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 상기 복수의 데이터 상태 중 제2 데이터 상태를 로우 상태로 샘플링 하며, 상기 제2 지연 신호의 위상과 관련된 하이 상태 구간이 상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간보다 앞서는 경우, 상기 복수의 데이터 상태 중 제4 데이터 상태를 로우 상태로 샘플링 할 수 있다.
상기 위상 데이터 변환기는 상기 제1 데이터 상태 내지 상기 제4 데이터 상태가 하이 상태인 경우, 상기 데이터를 "11"로 복원하고, 상기 제1 데이터 상태, 제3 데이터 상태 및 제4 데이터 상태가 하이 상태이고 상기 제2 데이터 상태가 로우 상태인 경우, 상기 데이터를 "10"로 복원하며, 상기 제1 데이터 상태 및 상기 제2 데이터 상태가 로우 상태이면서 상기 제3 데이터 상태 및 상기 제4 데이터 상태가 하이 상태인 경우, 상기 데이터를 "01"로 복원하며, 상기 제1 데이터 상태 내지 상기 제4 데이터 상태가 로우 상태인 경우, 상기 데이터를 "00"로 복원할 수 있다.
본 발명의 일실시예에 따르면 저전력 QFSK 복조 장치는 하향 변환된 중간 주파수 신호의 크기를 변환하는 리미터 및 상기 크기 변환된 중간 주파수 신호의 펄스 폭을 제어하는 펄스 폭 제어기를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 저전력 QFSK 복조 방법은 주입 동기 링 발진기에서, 펄스 폭이 제어된 중간 주파수 신호에 기반한 주입 잠금 신호의 입력 여부에 따라 입력신호 대비 출력신호의 위상 변화를 생성하고, 상기 생성된 위상 변화가 스테이지별로 반영된 복수의 신호를 출력하는 단계 및 위상 데이터 변환기에서, 상기 출력된 복수의 신호 중 어느 하나 신호의 위상 및 상기 어느 하나의 신호를 일정 시간 지연시킨 제1 지연 신호 및 상기 제1 지연 신호를 일정 시간 더 지연시킨 제2 지연 신호 중 어느 하나의 지연 신호의 위상과 상기 주입 잠금 신호의 위상 간의 차이에 기반하여 복수의 데이터 상태를 결정하고, 상기 결정된 복수의 데이터 상태의 조합에 기반하여 데이터를 복원할 수 있다.
상기 펄스 폭이 제어된 중간 주파수 신호에 기반한 주입 잠금 신호의 여부에 따라 입력신호 대비 출력신호의 위상 변화를 생성하는 단계는, 상기 주입 잠금 입력 신호가 없는 자유 발진 신호의 주파수 보다 낮은 주파수 또는 높은 주파수를 갖는 상기 주입 잠금 입력 신호가 인가될 경우, 상기 입력신호 대비 출력신호의 위상이 앞섬 또는 뒤짐 현상을 포함하는 상기 위상 변화를 생성하는 단계를 포함할 수 있다.
상기 펄스 폭이 제어된 중간 주파수 신호에 기반한 주입 잠금 신호의 여부에 따라 입력신호 대비 출력신호의 위상 변화를 생성하는 단계는, 상기 주입 잠금 입력 신호의 하이 상태 구간과 상기 자유 발진 신호의 상승 엣지가 겹치는 경우, 상기 주입 잠금 입력 신호와 상기 자유 발진 신호의 하이 상태 구간이 겹치는 시간만큼 상기 출력신호의 위상을 지연하는 단계 및 상기 주입 잠금 입력 신호의 하이 상태 구간과 상기 자유 발진 신호의 하강 엣지가 겹치는 경우, 상기 주입 잠금 입력 신호의 하이 상태 구간과 상기 자유 발진 신호의 로우 상태 구간이 겹치는 시간만큼 상기 출력신호의 위상을 당기는 단계를 포함할 수 있다.
상기 출력된 복수의 신호 중 어느 하나 신호의 위상 및 상기 어느 하나의 신호를 일정 시간 지연시킨 제1 지연 신호 및 상기 제1 지연 신호를 일정 시간 더 지연시킨 제2 지연 신호 중 어느 하나의 지연 신호의 위상과 상기 주입 잠금 신호의 위상 간의 차이에 기반하여 복수의 데이터 상태를 결정하고, 상기 결정된 복수의 데이터 상태의 조합에 기반하여 데이터를 복원하는 단계는
상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 앞서는 경우, 상기 복수의 데이터 상태 중 제1 데이터 상태 및 제3 데이터 상태를 하이 상태로 샘플링하고, 상기 제1 지연 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 앞서는 경우, 상기 복수의 데이터 상태 중 제2 데이터 상태를 하이 상태로 샘플링 하며, 상기 제2 지연 신호의 위상과 관련된 하이 상태 구간이 상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 상기 복수의 데이터 상태 중 제4 데이터 상태를 하이 상태로 샘플링 하는 단계 및 상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 상기 복수의 데이터 상태 중 제1 데이터 상태 및 제3 데이터 상태를 로우 상태로 샘플링하고, 상기 제1 지연 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 상기 복수의 데이터 상태 중 제2 데이터 상태를 로우 상태로 샘플링 하며, 상기 제2 지연 신호의 위상과 관련된 하이 상태 구간이 상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간보다 앞서는 경우, 상기 복수의 데이터 상태 중 제4 데이터 상태를 로우 상태로 샘플링 하는 단계를 포함할 수 있다.
상기 출력된 복수의 신호 중 어느 하나 신호의 위상 및 상기 어느 하나의 신호를 일정 시간 지연시킨 제1 지연 신호 및 상기 제1 지연 신호를 일정 시간 더 지연시킨 제2 지연 신호 중 어느 하나의 지연 신호의 위상과 상기 주입 잠금 신호의 위상 간의 차이에 기반하여 복수의 데이터 상태를 결정하고, 상기 결정된 복수의 데이터 상태의 조합에 기반하여 데이터를 복원하는 단계는 상기 제1 데이터 상태 내지 상기 제4 데이터 상태가 하이 상태인 경우, 상기 데이터를 "11"로 복원하고, 상기 제1 데이터 상태, 제3 데이터 상태 및 제4 데이터 상태가 하이 상태이고 상기 제2 데이터 상태가 로우 상태인 경우, 상기 데이터를 "10"로 복원하며, 상기 제1 데이터 상태 및 상기 제2 데이터 상태가 로우 상태이면서 상기 제3 데이터 상태 및 상기 제4 데이터 상태가 하이 상태인 경우, 상기 데이터를 "01"로 복원하며, 상기 제1 데이터 상태 내지 상기 제4 데이터 상태가 로우 상태인 경우, 상기 데이터를 "00"로 복원하는 단계를 포함할 수 있다.
본 발명은 주입 동기 링 발진기(injection-locking ring oscillator, ILRO)를 이용하여 서로 다른 4개의 주파수 통과 대역을 갖는 대역통과 필터(band pass filter, BPF) 및 크기 정보를 검출하는 포락선 검출기(envelope detector)의 구성 없이 간단한 구조 및 저비용 저전력으로 동작되는 저전력 QFSK 복조 장치 및 방법을 제공할 수 있다.
본 발명은 낮은 중간 주파수(intermediate frequency, IF)를 이용하는 GFSK(Gaussian frequency shift keying) 수신기를 위한 초 저전력 및 저 비용 QFSK 복조 장치를 제공할 수 있다.
본 발명은 주입 동기 링 발진기의 입력신호가 없는 자유 발진(free running) 신호의 주파수 보다 낮은 주파수 혹은 높은 주파수 신호가 입력되면 입력신호 대비 출력신호의 위상이 앞섬과 뒤짐 현상이 발생시켜 주입 동기 링 발진기의 입력신호 대비 출력신호의 위상의 앞섬 또는 뒤짐 현상에 따른 위상의 차를 판단하여 데이터 "00", "01", "10" 및 "11"을 복원하는 저전력 QFSK 복조 장치 및 방법을 제공할 수 있다.
도 1은 본 발명의 일실시예에 따른 저전력 QFSK 복조 장치를 설명하는 도면이다.
도 2a는 본 발명의 일실시예에 따른 주입 동기 링 발진기의 회로를 설명하는 도면이다.
도 2b는 본 발명의 일실시예에 따른 펄스 폭 제어기 회로를 설명하는 도면이다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 주입 동기 링 발진기에서의 주파수 응답을 설명하는 도면이다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 주입 동기 링 발진기의 동작 시나리오를 설명하는 도면이다.
도 5a 내지 도 5c는 본 발명의 일실시예에 따른 주입 신호와 자유 발진 신호의 관계에 기반한 자유 발진 상태에서 잠금 상태로의 전환되는 과정을 설명하는 도면이다.
도 6a 및 도 6b는 본 발명의 일실시예에 따른 입력 주파수와 자유 발진 주파수의 관계에 기반한 샘플링 엣지와 위상 관계를 설명하는 도면이다.
도 7은 본 발명의 일실시예에 따른 저전력 QFSK 복조 장치의 위상 데이터 변환기를 설명하는 도면이다.
도 8a 내지 도 8d는 본 발명의 일실시예에 따른 위상 데이터 변환기의 타이밍 다이어그램을 설명하는 도면이다.
도 9는 본 발명의 일실시예에 따른 위상 데이터 변환기의 디지털 로직 회로를 설명하는 도면이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 스테이지, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 스테이지, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1a는 본 발명의 일실시예에 따른 저전력 QFSK 복조 장치를 설명하는 도면이다.
도 1a는 본 발명의 일실시예에 따른 저전력 QFSK 복조 장치의 구성 요소를 예시한다.
도 1a를 참고하면, 본 발명의 일실시예에 따른 저전력 QFSK 복조 장치(100)는 리미터(110), 펄스 폭 제어기(120), 주입 동기 링 발진기(130) 및 위상 데이터 변환기(140)를 포함한다.
본 발명의 일실시예에 따른 저전력 QFSK 복조 장치(100)는 LoW-IF 수신기에 적용될 수 있는데, LoW-IF 수신기는 무선 주파수 프론트 엔드는 먼저 무선 주파수 신호를 증폭한 뒤 중간 주파수로 하향 변환하고, 다상 필터를 이미지 제거를 위해 사용한다.
또한, LoW-IF 수신기는 이미지가 제거된 중간 주파수 신호의 디지털 기저 대역 프로세서로 전송되기 전에 아날로그 또는 디지털 도메인에서 복조 과정을 수행하게 되는데, 복조 과정을 저전력 QFSK 복조 장치(100)가 수행할 수 있다.
본 발명의 일실시예에 따르면 리미터(110)는 하향 변환된 중간 주파수 신호의 크기를 변환할 수 있다.
일례로, 펄스 폭 제어기(120)는 크기 변환된 중간 주파수 신호의 펄스 폭을 제어하여 펄스 폭이 제어된 중간 주파수 신호를 주입 동기 링 발진기(130)로 전달할 수 있다.
본 발명의 일실시예에 따르면 주입 동기 링 발진기(130)는 펄스 폭이 제어된 중간 주파수 신호에 기반한 주입 잠금 신호의 여부에 따라 입력신호 대비 출력신호의 위상 변화를 생성하고, 위상 변화가 스테이지별로 반영된 복수의 신호를 출력할 수 있다.
일례로, 주입 동기 링 발진기(130)는 주입 잠금 입력 신호가 없는 자유 발진 신호의 주파수 보다 낮은 주파수 또는 높은 주파수를 갖는 주입 잠금 입력 신호가 인가될 경우, 입력신호 대비 출력신호의 위상이 앞섬 또는 뒤짐 현상을 포함하는 위상 변화를 생성할 수 있다.
본 발명의 일실시예에 따르면 주입 동기 링 발진기(130)는 주입 잠금 입력 신호의 하이 상태 구간과 자유 발진 신호의 상승 엣지가 겹치는 경우, 주입 잠금 입력 신호와 자유 발진 신호의 하이 상태 구간이 겹치는 시간만큼 출력신호의 위상을 지연할 수 있다.
일례로, 주입 동기 링 발진기(130)는 주입 잠금 입력 신호의 하이 상태 구간과 자유 발진 신호의 하강 엣지가 겹치는 경우, 주입 잠금 입력 신호의 하이 상태 구간과 자유 발진 신호의 로우 상태 구간이 겹치는 시간만큼 출력신호의 위상을 당길 수 있다.
예를 들어, 자유 발진 신호는 주입 동기 링 발진기(130) 주입 잠금 신호가 입력되지 않을 경우, 자유 발진 주파수를 갖는 신호에 해당될 수 있다.
본 발명의 일실시예에 따르면, 주입 동기 링 발진기(130)는 주입 잠금 입력 신호의 하이 상태와 자유 발진 신호의 하이 상태가 겹치는 경우, 주입 잠금 입력 신호와 자유 발진 신호의 하이 상태가 겹치는 시간만큼 출력신호의 위상을 지연시킬 수 있다.
일례로, 주입 동기 링 발진기(130)는 주입 잠금 입력 신호의 하이 상태와 자유 발진 신호의 하이 상태가 중복되지 않을 경우, 자유 발진 신호의 위상으로 출력신호의 위상을 유지할 수 있다.
즉, 주입 동기 링 발진기(130)는 주입 잠금 입력 신호의 영향이 없는 자유 발진 주파수 신호의 위상으로 출력 신호를 출력할 수 있다.
또한, 주입 동기 링 발진기(130)는 주입 잠금 입력 신호가 없는 자유 발진 신호의 주파수 보다 낮은 주파수 또는 높은 주파수를 갖는 주입 잠금 입력 신호가 인가될 경우, 생성된 위상 변화에 스테이지 별로 π/N±θ 및 π/N±2θ를 추가하여 π/N±θ 및 π/N±2θ 만큼의 위상 차이를 갖는 복수의 신호를 출력할 수 있다.
본 발명의 일실시예에 따르면 주입 동기 링 발진기(130)는 자유 발진 신호의 주파수로 출력할 경우, 스테이지 별로 π/N만큼의 위상 지연을 갖는 복수의 신호를 출력할 수 있다.
즉, 주입 동기 링 발진기(130)는 주입 잠금 입력 신호의 영향이 없을 경우, 딜레이 셀 별로 π/N만큼의 위상 지연을 갖는 복수의 신호를 출력할 수 있다.
예를 들어, 주입 동기 링 발진기(130)는 복수의 딜레이 셀을 포함하고, 복수의 딜레이 셀의 수와 관련된 스테이지 별로 복수의 신호를 출력할 수 있다.
본 발명의 일실시예에 따르면 위상 데이터 변환기(140)는 복수의 신호 중 어느 하나 신호의 위상 및 어느 하나의 신호를 일정 시간 지연시킨 제1 지연 신호 및 제1 지연 신호를 일정 시간 더 지연시킨 제2 지연 신호 중 어느 하나의 지연 신호의 위상과 주입 잠금 신호의 위상 간의 차이에 기반하여 복수의 데이터 상태를 결정하고, 결정된 복수의 데이터 상태의 조합에 기반하여 데이터를 복원할 수 있다.
일례로, 위상 데이터 변환기(140)는 주입 동기 링 발진기(130)로부터 출력된 복수의 신호 중 어느 하나의 신호의 위상과 관련된 하이 상태 구간이 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 앞서는 경우, 복수의 데이터 상태 중 제1 데이터 상태 및 제3 데이터 상태를 하이 상태로 샘플링 할 수 있다.
또한, 위상 데이터 변환기(140)는 제1 지연 신호의 위상과 관련된 하이 상태 구간이 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 앞서는 경우, 복수의 데이터 상태 중 제2 데이터 상태를 하이 상태로 샘플링 할 수 있다.
또한, 위상 데이터 변환기(140)는 제2 지연 신호의 위상과 관련된 하이 상태 구간이 어느 하나의 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 복수의 데이터 상태 중 제4 데이터 상태를 하이 상태로 샘플링 할 수 있다.
본 발명의 일실시예에 따르면, 위상 데이터 변환기(140)는 주입 동기 링 발진기(130)로부터 출력된 복수의 신호 중 어느 하나의 신호의 위상과 관련된 하이 상태 구간이 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 복수의 데이터 상태 중 제1 데이터 상태 및 제3 데이터 상태를 로우 상태로 샘플링 할 수 있다.
또한, 위상 데이터 변환기(140)는 제1 지연 신호의 위상과 관련된 하이 상태 구간이 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 복수의 데이터 상태 중 제2 데이터 상태를 로우 상태로 샘플링 할 수 있다.
또한, 위상 데이터 변환기(140)는 제2 지연 신호의 위상과 관련된 하이 상태 구간이 어느 하나의 신호의 위상과 관련된 하이 상태 구간보다 앞서는 경우, 복수의 데이터 상태 중 제4 데이터 상태를 로우 상태로 샘플링 할 수 있다.
일례로, 위상 데이터 변환기(140)는 샘플링된 제1 데이터 상태 내지 제4 데이터 상태의 조합에 기반하여 데이터를 복원하는데, 데이터 복원에는 디지털 로직 회로가 이용될 수 있다.
위상 데이터 변환기(140)의 구성요소는 도 7을 이용하여 보충 설명하고, 디지털 로직 회로는 도 9를 이용하여 보충 설명한다.
또한, 위상 데이터 변환기(140)의 데이터 샘플링 타이밍도는 도 8a 내지 도 8d를 이용하여 보충 설명한다.
본 발명의 일실시예에 따르면 위상 데이터 변환기(140)는 제1 데이터 상태 내지 상기 제4 데이터 상태가 하이 상태인 경우, 데이터를 "11"로 복원할 수 있다.
일례로, 위상 데이터 변환기(140)는 제1 데이터 상태, 제3 데이터 상태 및 제4 데이터 상태가 하이 상태이고 상기 제2 데이터 상태가 로우 상태인 경우, 상기 데이터를 "10"로 복원할 수 있다.
본 발명의 일실시예에 따르면 위상 데이터 변환기(140)는 제1 데이터 상태 및 상기 제2 데이터 상태가 로우 상태이면서 제3 데이터 상태 및 제4 데이터 상태가 하이 상태인 경우, 데이터를 "01"로 복원할 수 있다.
일례로, 위상 데이터 변환기(140)는 제1 데이터 상태 내지 제4 데이터 상태가 로우 상태인 경우, 데이터를 "00"로 복원할 수 있다.
본 발명의 일실시예에 따르면 저전력 QFSK 복조 장치(100)를 이용하여 저전력 QFSK 복조 방법을 구현할 수 있다.
따라서, 본 발명은 주입 동기 링 발진기(injection-locking ring oscillator, ILRO)를 이용하여 서로 다른 4개의 주파수 통과 대역을 갖는 대역통과 필터(band pass filter, BPF) 및 크기 정보를 검출하는 포락선 검출기(envelope detector)의 구성 없이 간단한 구조 및 저비용 저전력으로 동작되는 저전력 QFSK 복조 장치 및 방법을 제공할 수 있다.
또한, 본 발명은 낮은 중간 주파수(intermediate frequency, IF)를 이용하는 GFSK(Gaussian frequency shift keying) 수신기를 위한 초 저전력 및 저 비용 QFSK 복조 장치를 제공할 수 있다.
도 2a는 본 발명의 일실시예에 따른 주입 동기 링 발진기의 회로를 설명하는 도면이다.
도 2a는 본 발명의 일실시예에 따른 저전력 QFSK 복조 장치에서 이용되는 주입 동기 링 발진기의 회로를 예시한다.
도 2a를 참고하면, 주입 동기 링 발진기의 회로(200)는 복수의 딜레이 셀(delay cell)을 포함하고, 딜레이 셀(201)의 딜레이 양은 PMOS(P-channel metal oxide semiconductor) 제어 전압인 VCS에 의해 조정될 수 있다.
본 발명의 일실시예에 따르면 주입 동기 링 발진기의 회로(200)는 복수의 딜레이 셀의 개수에 따라 1 스테이지 내지 N 스테이지로 딜레이 양을 조정할 수 있다.
본 발명의 일실시예에 따르면 주입 동기 링 발진기의 회로(200)의 입력신호는 시간 디지털 변환기의 클럭 신호로 이용되고, 출력 전압인 V2N과 V2P가 시간 디지털 변환기로 입력되며, 시간 디지털 변환기는 데이터를 복원할 수 있다. 여기서, 시간 디지털 변환기의 역할은 도 1에서 설명된 위상 데이터 변환기가 수행할 수 있다.
도 2b는 본 발명의 일실시예에 따른 펄스 폭 제어기 회로를 설명하는 도면이다.
도 2b는 본 발명의 일실시예에 따른 저전력 QFSK 복조 장치에서 이용되는 펄스 폭 제어기 회로를 예시한다.
도 2b를 참고하면, 본 발명의 일실시예에 따른 펄스 폭 제어기 회로(210)는 리미터를 통해 출력된 신호의 듀티-사이클(duty-cycle)을 조절한다.
펄스 폭 제어기 회로(210)의 XOR (Exclusive Or)와 AND 게이트는 입력신호의 주파수를 체배와 분주하는 역할을 수행하고, 펄스 폭은 R1, C1 값에 의해 결정한다.
펄스 폭 제어기 회로(210)의 출력신호는 주입 동기 링 발진기의 입력신호와 시간 디지털 변환기의 샘플링 클럭(Sampling Clock)으로 사용될 수 있다.
즉, 펄스 폭 제어기 회로(210)는 리미터를 거친 중간 주파수 신호의 펄스 폭을 조절하여 주입 동기 링 발진기에 입력할 수 있다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 주입 동기 링 발진기에서의 주파수 응답을 설명하는 도면이다.
도 3a는 본 발명의 일실시예에 따른 주입 동기 링 발진기에서의 주파수 응답에서 입출력 사이의 위상 차를 예시한다.
도 3b 및 도 3c는 본 발명의 일실시예에 따른 주입 동기 링 발진기에서의 주입 잠금을 위한 전압 위상도를 예시한다.
도 3a를 참고하면, 그래프(300)는 입력 신호의 주파수에 따라 발생되는 주입 동기 링 발진기의 입출력 사이의 위상 차를 알아보기 위한 주입 동기 링 발진기의 개념도일 수 있다.
본 발명의 일실시예에 따른 주입 동기 링 발진기가 발진을 유지하기 위해서 Barkhausen 발진 조건을 만족시키기 위해 발진기 루프의 총 위상 천이는 2π의 배수가 되어야 한다.
일례로, 주입 동기 링 발진기의 자유 발진 주파수인 f0일 때 4개의 주파수 성분을 출력할 수 있고, 4개의 주파수의 위상차는 하기 표 1과 같이 정리할 수 있다.
입력 주파수 DATA PD2
f1 11
Figure 112021063148188-pat00001
f2 10
Figure 112021063148188-pat00002
f3 01
Figure 112021063148188-pat00003
f4 00
Figure 112021063148188-pat00004
본 발명의 일실시예에 따른 저전력 QFSK 복조 장치는 θ 및 2θ를 검출하여 4개의 주파수에 대한 데이터를 복원할 수 있다.
그래프(300)에 따르면 주입 신호가 없는 자유 발진(free-running) 상태에서는 각 단의 위상 딜레이가 발진 주파수 f0에서 π/N 로 동일하다.
하지만, 자유 발진 주파수와 다른 주파수의 신호가 주입되어 이 신호의 주파수에 주입 잠금(Injection locking) 될 경우 각 단의 위상 천이는 도 3b의 그래프(310)와 같이 π/N±θ로 달라지거나, 도 3c의 그래프(320)와 같이 π/N±2θ로 달라질 수 있다.
그래프(310)을 참고하면, V1P부터 VNP까지 π/N±θ로 달라지고, V1N부터 VNN까지 π/N±θ로 달라지며, VNP 부터 V1N까지는 π/N±θ±
Figure 112021063148188-pat00005
차이가 존재하고, VNN부터 V1P까지는 π/N±θ±
Figure 112021063148188-pat00006
차이가 존재한다.
또한, 그래프(320)을 참고하면, V1P부터 VNP까지 π/N±2θ로 달라지고, V1N부터 VNN까지 π/N±2θ로 달라지며, VNP 부터 V1N까지는 π/N±2θ±
Figure 112021063148188-pat00007
차이가 존재하고, VNN부터 V1P까지는 π/N±2θ±
Figure 112021063148188-pat00008
차이가 존재한다.
예를 들어, 발진 조건을 만족하기 위한 발진기의 전체 위상 지연은 하기 [수학식 1]을 만족해야 한다.
[수학식 1]
Figure 112021063148188-pat00009
[수학식 1]에서, N은 딜레이 셀의 개수와 관련된 스테이지, θ는 딜레이 셀의 주파수 응답에서 발진 주파수 변화에 따라 발생하는 위상의 변화량을 나타낼 수 있고,
Figure 112021063148188-pat00010
는 주입 신호에 의해 첫 번째 딜레이 셀에서 발생하는 추가적인 위상 변화량을 나타낼 수 있으며, m은 정수를 나타낼 수 있다.
자유 발진 주파수와 다른 주파수에서 주입 잠금이 일어났을 경우, [수학식 1]을 만족하기 위해서는 발진 주파수 변동에 의해 발생된 ±Nθ값이 ±
Figure 112021063148188-pat00011
에 의해 상쇄되어야 하고, 이에 따라 발진기 루프의 전체 위상 지연은 2mπ(m=1,2,3...)가 되어 입력된 신호의 주파수에서 발진을 유지할 수 있다.
따라서, 그래프(310)에 나타낸 것과 같이 주입 주파수(fINJ)가 자유 발진 주파수(f0)보다 작을 경우에는 제1 딜레이 셀의 위상 지연과 다른 딜레이 셀의 위상 편이는 하기 [수학식 2]로 정의될 수 있다.
[수학식 2]
Figure 112021063148188-pat00012
[수학식 2]에서,
Figure 112021063148188-pat00013
는 딜레이 셀의 위상 편이를 나타낼 수 있고,
Figure 112021063148188-pat00014
는 딜레이 셀의 위상 지연을 나타낼 수 있다.
동일한 방법을 이용하여 주입 주파수가 자유 발진 주파수보다 클 경우, 제1 딜레이 셀의 위상 지연 및 다른 딜레이 셀의 위상 편이는 하기 [수학식 3]으로 정의될 수 있다.
[수학식 3]
Figure 112021063148188-pat00015
[수학식 3]에서
Figure 112021063148188-pat00016
는 딜레이 셀의 위상 편이를 나타낼 수 있고,
Figure 112021063148188-pat00017
는 딜레이 셀의 위상 지연을 나타낼 수 있다.
또한, 주입 잠금(injection locking) 상태에서의 발진 주파수 변화에 의해 발생되는 딜레이 셀의 위상 지연은 하기 [수학식 4]에 의해 정의될 수 있다.
[수학식 4]
Figure 112021063148188-pat00018
[수학식 4]에서 θ는 발진주파수 변화에 의해 발생되는 딜레이 셀의 위상 지연을 나타낼 수 있고, fINJ는 주입 주파수를 나타낼 수 있고, f0는 자유 발진 주파수를 나타낼 수 있다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 주입 동기 링 발진기의 동작 시나리오를 설명하는 도면이다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 주입 동기 링 발진기의 주입 잠금 개념을 이해하기 위해 각 주입 동기 링 발진기의 지연 셀의 출력 노드에 대한 과도 응답을 고려하는 4 가지 동작 시나리오를 예시한다.
보다 구체적으로, 도 4a 내지 도 4d는 자유 발진 상태의 주입 동기 링 발진기의 클록에 주입 신호가 입력되는 타이밍에 따라 주입 동기 링 발진기의 클록 출력의 위상이 변화되는 몇 가지 가능한 시나리오를 나타낸다.
본 발명의 일실시예에 따른 주입 동기 링 발진기는 주입 신호가 없을 때 각 지연 셀은 π/N에 해당하는 위상 지연을 갖는다.
도 4a 내지 도 4d에서 위상 지연 π/N에 해당하는 등가 시간 지연은 ΔtDEL로 가정할 수 있다.
주입 신호의 전압(VINJP 또는 VINJN)은 노드 중 하나가 하이 상태(high-state)가 될 때 노드의 전압(V1N) 또는 노드의 전압(V1P)를 그라운드(GND)로 끌어내린다.
노드의 전압(V1N) 또는 노드의 전압(V1P)이 이미 그라운드 레벨에 있는 경우 주입 신호는 해당 노드의 상태를 변화시키지 않는다.
따라서, 주입 신호는 노드의 전압(V1N) 및 주입 신호의 전압(VINJP)이 모두 높거나 노드의 전압(V1P) 및 주입 신호의 전압(VINJN)이 하이 상태(high-state)일 경우에만 주입 동기 링 발진기에 영향을 주게 된다.
주입 동기 링 발진기가 자유 발진 상태일 경우 주입 신호의 주입 타이밍은 아래와 같이 네 가지로 요약할 수 있다.
시나리오 1: 도 4a의 타이밍도(400)와 같이 주입 펄스 VINJP와 자유 발진 상태의 클록 V1N의 상승 엣지(rising edge)와 겹치는 경우로, VINJP와 V1N 사이의 겹치는 시간을 ΔtINJR로 표시한다.
시나리오 2: 도 4b의 타이밍도(410)와 같이 VINJP와 V1N의 하강 엣지(falling-edge)와 겹치는 경우로, 겹치는 간격은 ΔtINJF로 표시한다.
시나리오 3: 도 4c의 타이밍도(420)와 같이 VINJP가 V1N이 하이 상태(high-state)일 때 겹치는 경우로, V1N의 상승 엣지와 주입 신호의 하강 엣지 사이의 시간 간격을 ΔtINJM으로 표시한다.
시나리오 4: 도 4d의 타이밍도(430)과 같이 VINJP가 V1N의 로우 상태(low-state)와 겹치는 경우에 영향이 없음을 나타낸다.
도 4a의 타이밍도(400)를 참고하면, 주입 신호 VINJP가 자유 발진 신호 V1N(401)의 상승 엣지와 겹치면, V1N의 로우 상태가 추가로 ΔtINJR 시간 동안 유지되고, 이에 따라 V1N 펄스가 ΔtINJR만큼 지연(402)된다.
이때, V1N 펄스 내지 V4N 펄스는 주입 다음의 신호(403)에 해당될 수 있다.
즉, 자유 발진 신호(401)의 상승 엣지와 주입 신호가 겹치면, 겹치는 시간에 해당하는 ΔtINJR 시간이 지연되어 주입 다음의 신호(403)의 V1N의 주파수 위상이 푸쉬되어 지연(402)된다.
도 4b의 타이밍도(410)를 참고하면, 주입 펄스 VINJP가 자유 발진 주파수 V1N(411)의 하강 엣지와 겹치면, 주입 신호는 V1N을 ΔtINJF 만큼 더 일찍 끌어내어 V1N이 동일한 시간 간격만큼 상승 엣지가 당겨(412)지게 된다.
이때, V1N 펄스 내지 V4N 펄스는 주입 다음의 신호(413)에 해당될 수 있다.
즉, 자유 발진 신호(411)의 하강 엣지와 주입 신호가 겹치면, 겹치는 시간에 해당하는 ΔtINJF 시간이 당겨져서, 주입 다음의 신호(413)의 V1N의 주파수 위상이 풀링되어 당겨(412)진다.
도 4c의 타이밍도(420)를 참고하면, 주입 펄스 VINJP가 자유 발진 주파수 V1N(421)의 하이 상태와 겹치면, 상승 엣지가 지연되는 도 4a의 타이밍도(400)의 경우와 유사하게 주입 동기 링 발진기가 동작한다.
즉, 주입 동기 링 발진기가 주입 다음의 신호(423)에 해당되는 V1N 펄스 내지 V4N 펄스의 위상을 당겨서 지연(422)시킨다.
그러나, 타이밍도(420)의 경우는 지연 시간 ΔtINJM이 자유 발진 주파수 V1N(421)의 상승 엣지와 주입 신호의 하강 엣지 사이의 시간 간격과 동일할 수 있다.
결과적으로, 타이밍도(420)의 경우는 주입 펄스 VINJP가 자유 발진 주파수 V1N을 리셋하는 것과 같을 수 있다.
여기서, 리셋의 폭이 Δtp로 표시되는 V1N 파형에서 글리치(glitch)를 유발할 수 있다.
Δtp가 딜레이 셀(delay-cell)의 지연 시간 ΔtDEL보다 낮으면 영향을 미치지 않는다.
그러나 Δtp가 더 큰 경우 글리치는 주입 다음의 신호(423)에 해당되는 V2N, V3N 및 V4N에서도 나타날 수 있으나, Δtp의 크기에 관계없이 상승 엣지가 지연된다는 사실은 동일하다.
마지막으로, 도 4d의 타이밍도(430)는 주입 펄스 VINJP가 자유 발진 주파수 V1N(431)의 로우 상태와 겹칠 때 V1N에 아무런 영향을 미치지 않음(432)을 보여준다.
즉, 주입 동기 링 발진기가 주입 다음의 신호(433)에 해당되는 V1N 펄스 내지 V4N 펄스는 아무런 영향을 받지 않는다.
도 5a 내지 도 5c는 본 발명의 일실시예에 따른 주입 신호와 자유 발진 신호의 관계에 기반한 자유 발진 상태에서 잠금 상태로의 전환되는 과정을 설명하는 도면이다.
도 5a 내지 도 5c는 주입 잠금 현상을 더 구체적으로 설명하기 위해, 주입 신호가 자유 발진 신호의 중간 하이 상태에 적용될 때 자유 발진 상태에서 잠금 상태로의 전환되는 과정을 설명한다.
도 5a 내지 도 5c는 시간 영역에서 주입 신호 주파수가 주입 동기 링 발진기의 자유 발진 주파수와 같거나 낮거나 혹은 높은 경우에 주입 동기 링 발진기의 동작을 설명할 수 있다.
도 5a는 주입 펄스 VINJP가 주입 동기 링 발진기의 자유 발진 주파수와 같을 때 시간 영역 동작을 예시한다.
도 5a의 타이밍도(500)를 참고하면, 순간(transient) 상태(501)와 지속(steady) 상태(502)로 구분될 수 있다.
주입 신호(504)에 해당하는 VINJP 신호는 순간 t1에서 자유 발진 주파수 신호(503)에 해당하는 노드 전압 V1N을 그라운드(GND)로 끌어내리고, 주입 신호(504)에 해당하는 VINJP 신호가 낮아지면 주입 잠금 신호(505)에 해당하는 V1N 노드는 t2에서 하이 상태가 되며 자유 발진 상태의 VCO 클록 상승 엣지를 지연시킨다.
자유 발진 상태의 VCO 클록 상승 엣지를 지연시키는 구성은 상술한 시나리오 3에 해당될 수 있다.
그 후 주입 신호(504)에 해당하는 VINJP 또는 VINJN 신호는 잠금 과정의 상술한 시나리오 4 인 V1N 및 V1P의 낮은 상태와 겹치기 때문에 주입 동기 링 발진기의 동작에 영향을 주지 않는다.
따라서, 주입 신호(504)에 해당하는 VINJP 및 VINJN 신호에 의해 발생한 위상 지연에도 불구하고 주입 잠금 신호(505)에 해당하는 주입 동기 링 발진기의 주파수는 동일하게 유지된다.
도 5b는 주입 신호(514)에 해당하는 주입 펄스 VINJP가 주입 동기 링 발진기의 자유 발진 주파수(513)보다 낮을 때 시간 영역 동작을 예시한다.
도 5b의 타이밍도(510)를 참고하면, 순간(transient) 상태(511)와 지속(steady) 상태(512)로 구분될 수 있다.
순간 상태(511)의 t1시간에서 주입 신호(514)인 VINJP가 하이 상태가 되면서 자유 발진 주파수(513)에 해당하는 V1N을 그라운드(GND)로 끌어내린다. 순간 상태(511)의 t2에서 주입 신호(514)인 VINJP는 낮아지고 자유 발진 주파수(513)에 해당하는 V1N은 플로팅(floating) 상태가 된다.
결과적으로, 자유 발진 주파수(513)에 해당하는 V1N의 상승 엣지가 순간 상태(511)의 t2로 지연되어 위상 지연이 발생하게 된다.
주입 신호(514)인 VINJN에서 주입 신호가 없으면 V1P는 순간 상태(511)의 t3에서 하이 상태로 전환되어야 한다.
그러나, 주입 잠금 신호(515)에 해당하는 V1P가 지속 상태(512)의 t4까지 주입 신호(514)에 해당하는 VINJN에 의해 풀다운 됨에 따라 주입 잠금 신호(515)에 해당하는 V1P는 Δt의 연장된 시간 동안 로우 상태가 유지되어 주입 신호(514)를 더 낮은 주입 주파수로 고정한다.
지속 상태(512)의 t5와 t6 사이에 VINJP는 추가 Δt동안 V1N을 그라운드(GND)로 유지한다. 잠금이 되면 상술한 시나리오 1이 주입 잠금 신호(515)에 해당하는 V1N 및 V1P에서 번갈아 반복된다.
도 5c는 주입 신호(514)에 해당하는 주입 펄스 VINJP가 주입 동기 링 발진기의 자유 발진 주파수(513)보다 높을 때 시간 영역 동작을 예시한다.
도 5c의 타이밍도(520)를 참고하면, 순간(transient) 상태(521)와 지속(steady) 상태(522)로 구분될 수 있다.
도 5c의 타이밍도(520)를 참고하면, 자유 발진 주파수(523)에 해당하는 V1N과 주입 잠금 신호(525)에 해당하는 V1N 사이에 위상 지연이 발생하고 V1N의 상승 엣지를 순간(transient) 상태(521)의 t2로 지연시킨다.
순간(transient) 상태(521)와 지속 상태(522) 사이의 t2와 t4 사이에서 주입 신호(524)에 해당하는 VINJN과 VINJP가 하이 상태로 올라 가지만 V1P 및 V1N의 이미 로우 상태이므로 영향을 주지 않는다.
그러나, 지속 상태(522)의 t4에서 VINJN은 V1P를 그라운드(GND)로 끌어내어 V1N이 순간적으로 하이 상태로 된다.
이러한 동작은 자유 발진 신호의 주기의 시간을 Δt 만큼 감소시켜 주입 잠금 신호(525)를 자유 발진 주파수(523)보다 높은 주입 주파수로 고정한다.
한번 주입 잠금이 일어나게 되면 상술한 시나리오 2가 V1N 및 V1P에서 번갈아 반복될 수 있다.
다시 말해, 주입 신호(524)에 해당하는 VINJP 및 VINJN은 주입 잠금 신호(525)의 출력에 위상 당김/지연의 영향으로 발진 신호의 주기에 변화를 만들어 자유 발진 주파수(523)보다 낮거나 높은 주파수로 고정되도록 한다.
이러한 입력주파수에 따른 위상 지연 특성을 이용하면 도 2a의 주입-잠금 링 발진기의 각 노드 별 출력 전압을 표현할 수 있다.
도 6a 및 도 6b는 본 발명의 일실시예에 따른 입력 주파수와 자유 발진 주파수의 관계에 기반한 샘플링 엣지와 위상 관계를 설명하는 도면이다.
도 6a 및 도 6b는 본 발명의 일실시예에 따른 주입 동기 링 발진기가 N-스테이지 주입 동기 링 발진기일 경우, 주입 잠금 상태에서 주입 동기 링 발진기의 각 노드 별 출력 파형을 예시한다.
예를 들어, 주입 동기 링 발진기가 자유 발진(free running) 상태에 있을 경우 각 단의 위상 지연은 π/N 로 동일하다.
도 6a의 타이밍도(600)를 참고하면, 주입 신호의 지점(601)이 샘플링 엣지가 될 수 있다.
도 6a의 타이밍도(600)와 같이 입력주파수가 자유발진주파수보다 낮을 경우, 주입 신호에 의해 딜레이 셀의 위상 지연은 ζ'=π/N-θ+
Figure 112021063148188-pat00019
가 되며, 다른 딜레이 셀의 위상 지연은 ζ=π/N-θ로 나타낼 수 있다.
이는 주입 신호에 의해 V1N 전압의 로우 상태로 유지되는 시간이 길어져 딜레이가 발생한다. 이 때, 주입 신호 VINJP와 k번째 스테이지(Stage)의 출력 VkN의 위상 차이(phase difference, PD)는 하기 [수학식 5]로 정의될 수 있다.
[수학식 5]
Figure 112021063148188-pat00020
[수학식 5]에서 PDk는 Td/Tinj에 360도를 곱한 값을 나타낼 수 있고, 펄스 폭의 시간 Td를 위상으로 변환한 값을 나타낼 수 있으며, Tinj은 주입 잠금 상태에서 출력 신호의 한 주기를 나타낼 수 있고, N은 주입 동기 링 발진기의 스테이지 수를 나타낼 수 있다.
도 6a의 타이밍도(610)를 참고하면, 주입 신호의 지점(611)이 샘플링 엣지가 될 수 있다.
도 6a의 타이밍도(610)는 주입 신호의 주파수 크기가 자유 발진 신호의 주파수 크기보다 높을 경우에 해당한다.
도 6a의 타이밍도(610)를 참고하면, 주입 신호에 의해 자유 발진 신호인 V1N 전압의 하강 엣지가 자유 발진 상태에 비하여 앞당겨져 로우 상태로 떨어져 자유 발진 상태의 로우 상태 시간을 유지 후 다음 발진 파형의 상승 엣지 시작 점을 앞당긴다.
결과적으로, 자유발진주파수 보다 높은 주파수에 주입 잠금이 이뤄질 경우 이전 단의 출력 전압 V4N와 V1N의 출력 전압의 위상 차가
Figure 112021063148188-pat00021
=π/N+θ-
Figure 112021063148188-pat00022
로 나타나며 다른 딜레이 셀의 위상 지연은
Figure 112021063148188-pat00023
=π/N+θ가 될 수 있다.
이 때, k 번째 스테이지의 출력 VkN와 VINJP의 위상 차를 구해보면 아래의 [수학식 6]과 같이 정의될 수 있다.
[수학식 6]
Figure 112021063148188-pat00024
[수학식 6]에서 PDk는 Td/Tinj에 360도를 곱한 값을 나타낼 수 있고, 펄스 폭의 시간 Td를 위상으로 변환한 값을 나타낼 수 있으며, Tinj은 주입 잠금 상태에서 출력 신호의 한 주기를 나타낼 수 있고, N은 주입 동기 링 발진기의 스테이지 수를 나타낼 수 있다.
본 발명의 일실시예에 따르면 시간 디지털 변환기는 상술한 [수학식 5] 및 [수학식 6]을 이용하여 주입 잠금 링 변조기의 출력을 선택하여 저전력 QFSK 복조 장치의 출력으로 사용한다면 위상 차에 의해 데이터 "1" 또는 "0"을 복조 할 수 있다. 여기서, 시간 디지털 변환기의 역할은 도 1에서 설명된 위상 데이터 변환기가 수행할 수 있다.
주입 잠금 링 변조기의 주입 잠금 신호로 인해 VINJP와 주입 잠금 링 변조기의 출력 VkN 및 VkP간에 잘 정의된 위상 관계가 성립될 수 있다.
여기서, k는 k 번째 딜레이 셀의 출력을 나타낼 수 있다.
표 1에서 볼 수 있듯이 짝수 번째 딜레이 셀(k = 2, 4,...)의 경우 샘플링 엣지와 k 번째 딜레이 셀 출력의 상승 엣지 사이의 총 위상 차이가 kπ보다 크면 출력이 로우 상태로 샘플링 된다.
반대로, 위상차가 kπ 미만이면 출력은 하이 상태로 샘플링 된다. 홀수 번째 딜레이 셀(k = 1, 3…)의 출력을 주입 잠금 링 변조기의 최종 출력으로 사용하면 샘플링 엣지와 k 번째 딜레이 셀 출력의 상승 엣지 사이의 전체 위상 차이가 kπ보다 높으면 출력이 하이 상태로 샘플링 될 수 있다. 또한, 위상차가 kπ보다 작으면 출력이 로우 상태로 샘플링 된다.
출력 스테이지 fINJ < f0 또는 fINJ > f0
짝수 PDk > kπ 로우 상태
PDk < kπ 하이 상태
홀수 PDk > kπ 하이 상태
PDk < kπ 로우 상태
도 7은 본 발명의 일실시예에 따른 저전력 QFSK 복조 장치의 위상 데이터 변환기를 설명하는 도면이다.
도 7은 본 발명의 일실시예에 따른 저전력 QFSK 복조 장치에서 위상 데이터 변환기의 구성 요소를 예시한다.
도 7을 참고하면, 본 발명의 일실시예에 따르면 위상 데이터 변환기(700)는 제1 지연 신호 생성부(710), 제2 지연 신호 생성부(720) 및 디지털 로직 회로(730)를 포함한다.
본 발명의 일실시예에 따른 위상 데이터 변환기(700)는 주입 동기 링 발진기로부터 위상 변화가 스테이지별로 반영된 복수의 신호 중 어느 하나의 신호와 주입 잠금 신호를 입력 받아서, 제1 지연 신호 생성부(710) 및 제2 지연 신호 생성부(720)를 통해 각각 생성된 지연 신호 및 주입 잠금 신호에 기반하여 복수의 데이터 상태를 샘플링하고, 디지털 로직 회로(730)를 통해 샘플링된 데이터 상태를 조합하여 데이터(Y1, Y2)를 복원할 수 있다.
본 발명의 일실시예에 따르면 제1 지연 신호 생성부(710)는 2개의 지연 플립플롭(711) 및 하나의 지연부(712)를 포함하고, 제2 지연 신호 생성부(720)는 2개의 지연 플립플롭(721) 및 하나의 지연부(722)를 포함할 수 있다.
지연부(712)는 위상 변화가 스테이지별로 반영된 복수의 신호 중 어느 하나의 신호를 일정 시간(
Figure 112021063148188-pat00025
) 지연시킨 제1 지연 신호(VD1)를 생성할 수 있다.
지연부(722)는 위상 변화가 스테이지별로 반영된 복수의 신호 중 어느 하나의 신호를 일정 시간(
Figure 112021063148188-pat00026
) 지연시킨 제2 지연 신호(VD2)를 생성할 수 있다.
2개의 지연 플립플롭(711) 중 어느 하나는 제1 데이터 상태(a1)를 샘플링하고, 다른 하나는 제2 데이터 상태(a2)를 샘플링할 수 있다.
2개의 지연 플립플롭(721) 중 어느 하나는 제3 데이터 상태(b1)를 샘플링하고, 다른 하나는 제4 데이터 상태(b2)를 샘플링할 수 있다.
제1 데이터 상태(a1) 내지 제4 데이터 상태(b2)는 하이 상태인 "1" 또는 로우 상태인 "0" 중 어느 하나로 샘플링 될 수 있다.
본 발명의 일실시예에 따르면 디지털 로직 회로(730)는 제1 데이터 상태(a1) 내지 제4 데이터 상태(b2)의 조합에 기반하여 데이터(Y1) 및 데이터(Y2)를 복원한다. 디지털 회로(730)의 동작은 도 9를 이용하여 보충 설명한다.
도 8a 내지 도 8d는 본 발명의 일실시예에 따른 위상 데이터 변환기의 타이밍 다이어그램을 설명하는 도면이다.
도 8a는 본 발명의 일실시예에 따른 저전력 QFSK 복조 장치에서 주입 주파수(fINJ)가 도 3a에서 설명된 f1인 경우에, 위상 데이터 변환기에 인가되는 신호들의 위상과 관련된 타이밍 다이어그램을 예시한다.
도 8a의 타이밍도(800)를 참고하면, 주입 동기 링 발진기에서 출력된 신호(V2P)의 위상, 제1 지연 신호(VD1)의 위상, 주입 잠금 신호(VINJN)의 위상, 제2 지연 신호(VD2)의 위상, 주입 잠금 신호(VINJP)의 위상을 나타낸다.
신호(V2P)와 주입 잠금 신호(VINJN) 및 주입 잠금 신호(VINJP)는 а+ε-π의 위상 차이를 가지고, 신호(V2P)와 제1 지연 신호(VD1)는
Figure 112021063148188-pat00027
의 위상 차이를 가지며, 신호(V2P)와 제2 지연 신호(VD2)는 2
Figure 112021063148188-pat00028
의 위상 차이를 가질 수 있다. 여기서, ε는 π/N-2θ를 나타낼 수 있다.
본 발명의 일실시예에 따르면 위상 데이터 변환기는 신호(V2P)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJN)의 위상과 관련된 하이상태보다 앞섬에 따라 제1 데이터 상태(a1)를 "1"로 샘플링할 수 있다.
또한, 위상 데이터 변환기는 제1 지연 신호(VD1)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJN)의 위상과 관련된 하이상태보다 앞섬에 따라 제2 데이터 상태(a2)를 "1"로 샘플링할 수 있다.
본 발명의 일실시예에 따르면 위상 데이터 변환기는 신호(V2P)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJP)의 위상과 관련된 하이상태보다 앞섬에 따라 제3 데이터 상태(b1)를 "1"로 샘플링할 수 있다.
또한, 위상 데이터 변환기는 제2 지연 신호(VD2)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJP)의 위상과 관련된 하이상태보다 뒤짐에 따라 제4 데이터 상태(b2)를 "1"로 샘플링할 수 있다.
본 발명의 일실시예에 따른 저전력 QFSK 복조 장치에서 주입 주파수(fINJ)가 도 3a에서 설명된 f1인 경우에, 제1 데이터 상태 내지 제4 데이터 상태를 하이 상태로 샘플링할 수 있다.
도 8b는 본 발명의 일실시예에 따른 저전력 QFSK 복조 장치에서 주입 주파수(fINJ)가 도 3a에서 설명된 f2인 경우에, 위상 데이터 변환기에 인가되는 신호들의 위상과 관련된 타이밍 다이어그램을 예시한다.
도 8b의 타이밍도(810)를 참고하면, 주입 동기 링 발진기에서 출력된 신호(V2P)의 위상, 제1 지연 신호(VD1)의 위상, 주입 잠금 신호(VINJN)의 위상, 제2 지연 신호(VD2)의 위상, 주입 잠금 신호(VINJP)의 위상을 나타낸다.
신호(V2P)와 주입 잠금 신호(VINJN) 및 주입 잠금 신호(VINJP)는 а+ξ-π의 위상 차이를 가지고, 신호(V2P)와 제1 지연 신호(VD1)는
Figure 112021063148188-pat00029
의 위상 차이를 가지며, 신호(V2P)와 제2 지연 신호(VD2)는 2
Figure 112021063148188-pat00030
의 위상 차이를 가질 수 있다. 여기서, ξ는 π/N-θ를 나타낼 수 있다.
본 발명의 일실시예에 따르면 위상 데이터 변환기는 신호(V2P)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJN)의 위상과 관련된 하이상태보다 앞섬에 따라 제1 데이터 상태(a1)를 "1"로 샘플링할 수 있다.
또한, 위상 데이터 변환기는 제1 지연 신호(VD1)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJN)의 위상과 관련된 하이상태보다 뒤짐에 따라 제2 데이터 상태(a2)를 "0"로 샘플링할 수 있다.
본 발명의 일실시예에 따르면 위상 데이터 변환기는 신호(V2P)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJP)의 위상과 관련된 하이상태보다 앞섬에 따라 제3 데이터 상태(b1)를 "1"로 샘플링할 수 있다.
또한, 위상 데이터 변환기는 제2 지연 신호(VD2)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJP)의 위상과 관련된 하이상태보다 뒤짐에 따라 제4 데이터 상태(b2)를 "1"로 샘플링할 수 있다.
본 발명의 일실시예에 따른 저전력 QFSK 복조 장치에서 주입 주파수(fINJ)가 도 3a에서 설명된 f2인 경우에, 제1 데이터 상태, 제3 데이터 상태 및 제4 데이터 상태를 하이 상태로 샘플링하고, 제2 데이터 상태를 로우 상태로 샘플링할 수 있다.
도 8c는 본 발명의 일실시예에 따른 저전력 QFSK 복조 장치에서 주입 주파수(fINJ)가 도 3a에서 설명된 f3인 경우에, 위상 데이터 변환기에 인가되는 신호들의 위상과 관련된 타이밍 다이어그램을 예시한다.
도 8c의 타이밍도(820)를 참고하면, 주입 동기 링 발진기에서 출력된 신호(V2P)의 위상, 제1 지연 신호(VD1)의 위상, 주입 잠금 신호(VINJN)의 위상, 제2 지연 신호(VD2)의 위상, 주입 잠금 신호(VINJP)의 위상을 나타낸다.
신호(V2P)와 주입 잠금 신호(VINJN) 및 주입 잠금 신호(VINJP)는 ψ의 위상 차이를 가지고, 신호(V2P)와 제1 지연 신호(VD1)는
Figure 112021063148188-pat00031
의 위상 차이를 가지며, 신호(V2P)와 제2 지연 신호(VD2)는 2
Figure 112021063148188-pat00032
의 위상 차이를 가질 수 있다. 여기서, ψ는 π/N+2θ를 나타낼 수 있다.
본 발명의 일실시예에 따르면 위상 데이터 변환기는 신호(V2P)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJN)의 위상과 관련된 하이상태보다 뒤짐에 따라 제1 데이터 상태(a1)를 "0"로 샘플링할 수 있다.
또한, 위상 데이터 변환기는 제1 지연 신호(VD1)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJN)의 위상과 관련된 하이상태보다 뒤짐에 따라 제2 데이터 상태(a2)를 "0"로 샘플링할 수 있다.
본 발명의 일실시예에 따르면 위상 데이터 변환기는 신호(V2P)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJP)의 위상과 관련된 하이상태보다 뒤짐에 따라 제3 데이터 상태(b1)를 "0"로 샘플링할 수 있다.
또한, 위상 데이터 변환기는 제2 지연 신호(VD2)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJP)의 위상과 관련된 하이상태보다 뒤짐에 따라 제4 데이터 상태(b2)를 "1"로 샘플링할 수 있다.
본 발명의 일실시예에 따른 저전력 QFSK 복조 장치에서 주입 주파수(fINJ)가 도 3a에서 설명된 f3인 경우에, 제1 데이터 상태 내지 제3 데이터 상태를 로우 상태로 샘플링하고, 제4 데이터 상태를 하이 상태로 샘플링할 수 있다.
도 8d는 본 발명의 일실시예에 따른 저전력 QFSK 복조 장치에서 주입 주파수(fINJ)가 도 3a에서 설명된 f4인 경우에, 위상 데이터 변환기에 인가되는 신호들의 위상과 관련된 타이밍 다이어그램을 예시한다.
도 8d의 타이밍도(830)를 참고하면, 주입 동기 링 발진기에서 출력된 신호(V2P)의 위상, 제1 지연 신호(VD1)의 위상, 주입 잠금 신호(VINJN)의 위상, 제2 지연 신호(VD2)의 위상, 주입 잠금 신호(VINJP)의 위상을 나타낸다.
신호(V2P)와 주입 잠금 신호(VINJN) 및 주입 잠금 신호(VINJP)는 λ의 위상 차이를 가지고, 신호(V2P)와 제1 지연 신호(VD1)는
Figure 112021063148188-pat00033
의 위상 차이를 가지며, 신호(V2P)와 제2 지연 신호(VD2)는 2
Figure 112021063148188-pat00034
의 위상 차이를 가질 수 있다. 여기서, λ는 π/N+θ를 나타낼 수 있다.
본 발명의 일실시예에 따르면 위상 데이터 변환기는 신호(V2P)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJN)의 위상과 관련된 하이상태보다 뒤짐에 따라 제1 데이터 상태(a1)를 "0"로 샘플링할 수 있다.
또한, 위상 데이터 변환기는 제1 지연 신호(VD1)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJN)의 위상과 관련된 하이상태보다 뒤짐에 따라 제2 데이터 상태(a2)를 "0"로 샘플링할 수 있다.
본 발명의 일실시예에 따르면 위상 데이터 변환기는 신호(V2P)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJP)의 위상과 관련된 하이상태보다 뒤짐에 따라 제3 데이터 상태(b1)를 "0"로 샘플링할 수 있다.
또한, 위상 데이터 변환기는 제2 지연 신호(VD2)의 위상과 관련된 하이 상태가 주입 잠금 신호(VINJP)의 위상과 관련된 하이상태보다 앞섬에 따라 제4 데이터 상태(b2)를 "0"로 샘플링할 수 있다.
본 발명의 일실시예에 따른 저전력 QFSK 복조 장치에서 주입 주파수(fINJ)가 도 3a에서 설명된 f4인 경우에, 제1 데이터 상태 내지 제4 데이터 상태를 로우 상태로 샘플링할 수 있다.
도 9는 본 발명의 일실시예에 따른 위상 데이터 변환기의 디지털 로직 회로를 설명하는 도면이다.
도 9를 참고하면, 디지털 로직 회로(900)는 제1 데이터 상태(a1), 제2 데이터 상태(a2) 및 제3 데이터 상태(b1)에 기반하여 데이터(Y1) 및 데이터(Y2)를 결정할 수 있다.
디지털 로직 회로(900)는 하기 [수학식 7]에 기초하여 데이터(Y1)를 결정하고, [수학식 8]에 기초하여 데이터(Y2)를 결정할 수 있다.
[수학식 7]
Figure 112021063148188-pat00035
[수학식 7]에서 Y1은 데이터를 나타낼 수 있고, a1은 제1 데이터 상태를 나타낼 수 있다.
[수학식 8]
Figure 112021063148188-pat00036
[수학식 8]에서 Y2은 데이터를 나타낼 수 있고,
Figure 112021063148188-pat00037
은 제1 데이터 상태의 반대 상태를 나타낼 수 있고, a2은 제2 데이터 상태를 나타낼 수 있다.
도 3a에서 설명된 입력 주파수 f1 내지 f4에 따른 상태도는 표 3과 같이 정리할 수 있다.
Figure 112021063148188-pat00038
본 발명의 일실시예에 따르면 저전력 QFSK 복조 장치에서 이용된 위상 데이터 변환기에서 제1 지연 회로, 제2 지연 회로 및 디지털 로직 회로를 변경하면, k개의 데이터 비트를 하나로 묶어 M=2k 개의 심벌을 나타낼 수 있는 M-level FSK 복조 장치로 확장하여 사용할 수 있다.
따라서, 본 발명은 주입 동기 링 발진기의 입력신호가 없는 자유 발진(free running) 신호의 주파수 보다 낮은 주파수 혹은 높은 주파수 신호가 입력되면 입력신호 대비 출력신호의 위상이 앞섬과 뒤짐 현상이 발생시켜 주입 동기 링 발진기의 입력신호 대비 출력신호의 위상의 앞섬 또는 뒤짐 현상에 따른 위상의 차를 판단하여 데이터 "00", "01", "10" 및 "11"을 복원하는 저전력 QFSK 복조 장치 및 방법을 제공할 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 저전력 QFSK 복조 장치
110: 리미터 120: 펄스 폭 제어기
130: 주입 동기 링 발진기 140: 위상 디지털 변환기

Claims (18)

  1. 주입 동기 링 발진기 기반의 저전력 QFSK 복조 장치에 있어서,
    펄스 폭이 제어된 중간 주파수 신호에 기반한 주입 잠금 신호의 입력 여부에 따라 입력신호 대비 출력신호의 위상 변화를 생성하고, 상기 생성된 위상 변화가 스테이지별로 반영된 복수의 신호를 출력하는 주입 동기 링 발진기; 및
    상기 출력된 복수의 신호 중 어느 하나 신호의 위상 및 상기 어느 하나의 신호를 일정 시간 지연시킨 제1 지연 신호 및 상기 제1 지연 신호를 일정 시간 더 지연시킨 제2 지연 신호 중 어느 하나의 지연 신호의 위상과 상기 주입 잠금 신호의 위상 간의 차이에 기반하여 복수의 데이터 상태를 결정하고, 상기 결정된 복수의 데이터 상태의 조합에 기반하여 데이터를 복원하는 위상 데이터 변환기를 포함하고,
    상기 위상 데이터 변환기는 상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 앞서는 경우, 상기 복수의 데이터 상태 중 제1 데이터 상태 및 제3 데이터 상태를 하이 상태로 샘플링하고, 상기 제1 지연 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 앞서는 경우, 상기 복수의 데이터 상태 중 제2 데이터 상태를 하이 상태로 샘플링 하며, 상기 제2 지연 신호의 위상과 관련된 하이 상태 구간이 상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간 및 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 상기 복수의 데이터 상태 중 제4 데이터 상태를 하이 상태로 샘플링 하고, 상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 상기 제1 데이터 상태 및 상기 제3 데이터 상태를 로우 상태로 샘플링하고, 상기 제1 지연 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 상기 제2 데이터 상태를 로우 상태로 샘플링 하며, 상기 제2 지연 신호의 위상과 관련된 하이 상태 구간이 상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간보다 앞서고, 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 상기 제4 데이터 상태를 로우 상태로 샘플링 하는 것을 특징으로 하는
    저전력 QFSK 복조 장치.
  2. 제1항에 있어서,
    상기 주입 동기 링 발진기는
    상기 주입 잠금 신호가 없는 자유 발진 신호의 주파수 보다 낮은 주파수 또는 높은 주파수를 갖는 상기 주입 잠금 신호가 인가될 경우, 상기 입력신호 대비 출력신호의 위상이 앞섬 또는 뒤짐 현상을 포함하는 상기 위상 변화를 생성하는 것을 특징으로 하는
    저전력 QFSK 복조 장치.
  3. 제2항에 있어서,
    상기 주입 동기 링 발진기는
    상기 주입 잠금 신호의 하이 상태 구간과 상기 자유 발진 신호의 상승 엣지가 겹치는 경우, 상기 주입 잠금 신호와 상기 자유 발진 신호의 하이 상태 구간이 겹치는 시간만큼 상기 출력신호의 위상을 지연하는 것을 특징으로 하는
    저전력 QFSK 복조 장치.
  4. 제2항에 있어서,
    상기 주입 동기 링 발진기는
    상기 주입 잠금 신호의 하이 상태 구간과 상기 자유 발진 신호의 하강 엣지가 겹치는 경우, 상기 주입 잠금 신호의 하이 상태 구간과 상기 자유 발진 신호의 로우 상태 구간이 겹치는 시간만큼 상기 출력신호의 위상을 당기는 것을 특징으로 하는
    저전력 QFSK 복조 장치.
  5. 제2항에 있어서,
    상기 주입 동기 링 발진기는
    상기 주입 잠금 신호의 하이 상태 구간과 상기 자유 발진 신호의 하이 상태 구간이 겹치는 경우, 상기 주입 잠금 신호와 상기 자유 발진 신호의 하이 상태가 겹치는 시간만큼 상기 출력신호의 위상을 지연하는 것을 특징으로 하는
    저전력 QFSK 복조 장치.
  6. 제2항에 있어서,
    상기 주입 동기 링 발진기는
    상기 주입 잠금 신호의 하이 상태 구간과 상기 자유 발진 신호의 하이 상태 구간이 중복되지 않을 경우, 상기 자유 발진 신호의 위상으로 상기 출력신호의 위상을 유지하는 것을 특징으로 하는
    저전력 QFSK 복조 장치.
  7. 제2항에 있어서,
    상기 주입 동기 링 발진기는
    상기 주입 잠금 신호가 없는 자유 발진 신호의 주파수 보다 낮은 주파수 또는 높은 주파수를 갖는 상기 주입 잠금 신호가 인가될 경우, 상기 생성된 위상 변화에 스테이지 별로 π/N±θ 및 π/N±2θ를 추가하여 상기 π/N±θ 및 π/N±2θ 만큼의 위상 차이를 갖는 상기 복수의 신호를 출력하는 것을 특징으로 하는
    저전력 QFSK 복조 장치.
  8. 제2항에 있어서,
    상기 주입 동기 링 발진기는
    상기 자유 발진 신호의 주파수로 출력할 경우, 스테이지 별로 π/N만큼의 위상 지연을 갖는 복수의 신호를 출력하는 것을 특징으로 하는
    저전력 QFSK 복조 장치.
  9. 제1항에 있어서,
    상기 주입 동기 링 발진기는
    복수의 딜레이 셀을 포함하고, 상기 포함된 복수의 딜레이 셀의 수와 관련된 상기 스테이지 별로 복수의 신호를 출력하는 것을 특징으로 하는
    저전력 QFSK 복조 장치.
  10. 삭제
  11. 삭제
  12. 제1항에 있어서,
    상기 위상 데이터 변환기는
    상기 제1 데이터 상태 내지 상기 제4 데이터 상태가 하이 상태인 경우, 상기 데이터를 "11"로 복원하고, 상기 제1 데이터 상태, 제3 데이터 상태 및 제4 데이터 상태가 하이 상태이고 상기 제2 데이터 상태가 로우 상태인 경우, 상기 데이터를 "10"로 복원하며, 상기 제1 데이터 상태 및 상기 제2 데이터 상태가 로우 상태이면서 상기 제3 데이터 상태 및 상기 제4 데이터 상태가 하이 상태인 경우, 상기 데이터를 "01"로 복원하며, 상기 제1 데이터 상태 내지 상기 제4 데이터 상태가 로우 상태인 경우, 상기 데이터를 "00"로 복원하는 것을 특징으로 하는
    저전력 QFSK 복조 장치.
  13. 제1항에 있어서,
    하향 변환된 중간 주파수 신호의 크기를 변환하는 리미터; 및
    상기 크기 변환된 중간 주파수 신호의 펄스 폭을 제어하는 펄스 폭 제어기를 더 포함하는 것을 특징으로 하는
    저전력 QFSK 복조 장치.
  14. 주입 동기 링 발진기 기반의 저전력 QFSK 복조 방법에 있어서,
    주입 동기 링 발진기에서, 펄스 폭이 제어된 중간 주파수 신호에 기반한 주입 잠금 신호의 입력 여부에 따라 입력신호 대비 출력신호의 위상 변화를 생성하고, 상기 생성된 위상 변화가 스테이지별로 반영된 복수의 신호를 출력하는 단계; 및
    위상 데이터 변환기에서, 상기 출력된 복수의 신호 중 어느 하나 신호의 위상 및 상기 어느 하나의 신호를 일정 시간 지연시킨 제1 지연 신호 및 상기 제1 지연 신호를 일정 시간 더 지연시킨 제2 지연 신호 중 어느 하나의 지연 신호의 위상과 상기 주입 잠금 신호의 위상 간의 차이에 기반하여 복수의 데이터 상태를 결정하고, 상기 결정된 복수의 데이터 상태의 조합에 기반하여 데이터를 복원하는 단계를 포함하고,
    상기 출력된 복수의 신호 중 어느 하나 신호의 위상 및 상기 어느 하나의 신호를 일정 시간 지연시킨 제1 지연 신호 및 상기 제1 지연 신호를 일정 시간 더 지연시킨 제2 지연 신호 중 어느 하나의 지연 신호의 위상과 상기 주입 잠금 신호의 위상 간의 차이에 기반하여 복수의 데이터 상태를 결정하고, 상기 결정된 복수의 데이터 상태의 조합에 기반하여 데이터를 복원하는 단계는,
    상기 위상 데이터 변환기는 상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 앞서는 경우, 상기 복수의 데이터 상태 중 제1 데이터 상태 및 제3 데이터 상태를 하이 상태로 샘플링 하는 단계;
    상기 제1 지연 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 앞서는 경우, 상기 복수의 데이터 상태 중 제2 데이터 상태를 하이 상태로 샘플링 하는 단계;
    상기 제2 지연 신호의 위상과 관련된 하이 상태 구간이 상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간 및 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 상기 복수의 데이터 상태 중 제4 데이터 상태를 하이 상태로 샘플링 하는 단계;
    상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 상기 제1 데이터 상태 및 상기 제3 데이터 상태를 로우 상태로 샘플링 하는 단계;
    상기 제1 지연 신호의 위상과 관련된 하이 상태 구간이 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 상기 제2 데이터 상태를 로우 상태로 샘플링 하는 단계; 및
    상기 제2 지연 신호의 위상과 관련된 하이 상태 구간이 상기 어느 하나의 신호의 위상과 관련된 하이 상태 구간보다 앞서고, 상기 주입 잠금 신호의 위상과 관련된 하이 상태 구간보다 뒤지는 경우, 상기 제4 데이터 상태를 로우 상태로 샘플링 하는 단계를 포함하는 것을 특징으로 하는
    저전력 QFSK 복조 방법.
  15. 제14항에 있어서,
    상기 펄스 폭이 제어된 중간 주파수 신호에 기반한 주입 잠금 신호의 여부에 따라 입력신호 대비 출력신호의 위상 변화를 생성하는 단계는,
    상기 주입 잠금 신호가 없는 자유 발진 신호의 주파수 보다 낮은 주파수 또는 높은 주파수를 갖는 상기 주입 잠금 신호가 인가될 경우, 상기 입력신호 대비 출력신호의 위상이 앞섬 또는 뒤짐 현상을 포함하는 상기 위상 변화를 생성하는 단계를 포함하는 것을 특징으로 하는
    저전력 QFSK 복조 방법.
  16. 제15항에 있어서,
    상기 펄스 폭이 제어된 중간 주파수 신호에 기반한 주입 잠금 신호의 여부에 따라 입력신호 대비 출력신호의 위상 변화를 생성하는 단계는,
    상기 주입 잠금 신호의 하이 상태 구간과 상기 자유 발진 신호의 상승 엣지가 겹치는 경우, 상기 주입 잠금 신호와 상기 자유 발진 신호의 하이 상태 구간이 겹치는 시간만큼 상기 출력신호의 위상을 지연하는 단계; 및
    상기 주입 잠금 신호의 하이 상태 구간과 상기 자유 발진 신호의 하강 엣지가 겹치는 경우, 상기 주입 잠금 신호의 하이 상태 구간과 상기 자유 발진 신호의 로우 상태 구간이 겹치는 시간만큼 상기 출력신호의 위상을 당기는 단계를 포함하는 것을 특징으로 하는
    저전력 QFSK 복조 방법.
  17. 삭제
  18. 제14항에 있어서,
    상기 출력된 복수의 신호 중 어느 하나 신호의 위상 및 상기 어느 하나의 신호를 일정 시간 지연시킨 제1 지연 신호 및 상기 제1 지연 신호를 일정 시간 더 지연시킨 제2 지연 신호 중 어느 하나의 지연 신호의 위상과 상기 주입 잠금 신호의 위상 간의 차이에 기반하여 복수의 데이터 상태를 결정하고, 상기 결정된 복수의 데이터 상태의 조합에 기반하여 데이터를 복원하는 단계는
    상기 제1 데이터 상태 내지 상기 제4 데이터 상태가 하이 상태인 경우, 상기 데이터를 "11"로 복원하고, 상기 제1 데이터 상태, 제3 데이터 상태 및 제4 데이터 상태가 하이 상태이고 상기 제2 데이터 상태가 로우 상태인 경우, 상기 데이터를 "10"로 복원하며, 상기 제1 데이터 상태 및 상기 제2 데이터 상태가 로우 상태이면서 상기 제3 데이터 상태 및 상기 제4 데이터 상태가 하이 상태인 경우, 상기 데이터를 "01"로 복원하며, 상기 제1 데이터 상태 내지 상기 제4 데이터 상태가 로우 상태인 경우, 상기 데이터를 "00"로 복원하는 단계를 포함하는 것을 특징으로 하는
    저전력 QFSK 복조 방법.
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