JP3495968B2 - ビット同期回路 - Google Patents
ビット同期回路Info
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- JP3495968B2 JP3495968B2 JP2000081167A JP2000081167A JP3495968B2 JP 3495968 B2 JP3495968 B2 JP 3495968B2 JP 2000081167 A JP2000081167 A JP 2000081167A JP 2000081167 A JP2000081167 A JP 2000081167A JP 3495968 B2 JP3495968 B2 JP 3495968B2
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- clock signal
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- signal
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Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル通信用
伝送装置、交換機、ルータ、光インターコネクション等
に用いられる電子回路の構成要素であるビット同期回路
に関するものである。
伝送装置、交換機、ルータ、光インターコネクション等
に用いられる電子回路の構成要素であるビット同期回路
に関するものである。
【０００２】
【従来の技術】データ通信とシステムクロック信号との
同期を行う方法には、データチャネルの１チャネルをク
ロック信号に割当てるクロック平行伝送方式、光ファイ
バ伝送で一般的に用いられるクロック抽出方式、及び、
システムクロック信号から位相の異なる数種のクロック
信号を発生させて同期に適するものを選択するクロック
選択方式の三つの方式がある。
同期を行う方法には、データチャネルの１チャネルをク
ロック信号に割当てるクロック平行伝送方式、光ファイ
バ伝送で一般的に用いられるクロック抽出方式、及び、
システムクロック信号から位相の異なる数種のクロック
信号を発生させて同期に適するものを選択するクロック
選択方式の三つの方式がある。
【０００３】クロック平行伝送方式は、クロック伝送に
１チャネルを使用するため冗長であり、高速信号ではス
キューが大きな問題となる。また、クロック抽出方式
は、P.Gray et al., "Analysis and Design of Analog
Integrated Circuits", JohnWilay & Sons(1977)に記載
されているようなフェーズロックループPLLを用いる方
法であり、アナログ回路技術を用いてデータ信号からク
ロック信号を抽出するが、帰還ループを用いているた
め、クロック位相がロックしクロック信号を抽出するま
でに時間がかかる。このためこの方式も高速信号には適
していない。
１チャネルを使用するため冗長であり、高速信号ではス
キューが大きな問題となる。また、クロック抽出方式
は、P.Gray et al., "Analysis and Design of Analog
Integrated Circuits", JohnWilay & Sons(1977)に記載
されているようなフェーズロックループPLLを用いる方
法であり、アナログ回路技術を用いてデータ信号からク
ロック信号を抽出するが、帰還ループを用いているた
め、クロック位相がロックしクロック信号を抽出するま
でに時間がかかる。このためこの方式も高速信号には適
していない。
【０００４】一方、クロック選択方式は高速信号に適用
できる可能性がある。クロック選択方式の第１の従来例
は、小泉により特開平4-16032号公報に記載されている
ように、多相クロック又は多相データを用いてデータを
クロックに同期させる方法である。この方法は、正確に
位相調整されたクロックを用いる。しかしながら、この
ため、例えば４相クロックを用いる場合にはπ以上の位
相余裕が必要であるが、ビットレートが高くなると必然
的に位相余裕が小さくなる。このため、この方法では、
電気回路の性能限界から数Gb/s以上のビットレートのビ
ット同期は困難である。
できる可能性がある。クロック選択方式の第１の従来例
は、小泉により特開平4-16032号公報に記載されている
ように、多相クロック又は多相データを用いてデータを
クロックに同期させる方法である。この方法は、正確に
位相調整されたクロックを用いる。しかしながら、この
ため、例えば４相クロックを用いる場合にはπ以上の位
相余裕が必要であるが、ビットレートが高くなると必然
的に位相余裕が小さくなる。このため、この方法では、
電気回路の性能限界から数Gb/s以上のビットレートのビ
ット同期は困難である。
【０００５】また、同様に多相クロックを用いる第２の
従来例は、A. Tajima et al., "A 10 Gb/s optical asy
nchronous cell/packet receiver with a fast bit-syn
chronization circuit", Tech. Dig., ECOC'98, TuI6-1
(1998)に記載されているようなビット同期回路であり、
このビット同期回路においては１０Gb/sでの動作が確認
されている。しかしながら、この方法では、データと４
相のクロックそれぞれとの位相比較をディジタル的に行
うので、位相余裕の問題は解決されているが、正確に位
相調整された多相クロックが必要であることには変わり
はない。
従来例は、A. Tajima et al., "A 10 Gb/s optical asy
nchronous cell/packet receiver with a fast bit-syn
chronization circuit", Tech. Dig., ECOC'98, TuI6-1
(1998)に記載されているようなビット同期回路であり、
このビット同期回路においては１０Gb/sでの動作が確認
されている。しかしながら、この方法では、データと４
相のクロックそれぞれとの位相比較をディジタル的に行
うので、位相余裕の問題は解決されているが、正確に位
相調整された多相クロックが必要であることには変わり
はない。
【０００６】更に、第３の従来例は、H. Rokugawa et a
l., "A Skew Free Receiver Circuit for Gigabit Opti
cal Parallel Interconnection", Tech. Dig., ECOC'9
3, Wep10.5, p.93(1998)に記載されているように、クロ
ックとデータとの位相関係をパルス幅に変換して位相検
出を行う方法である。しかし、この方法では、データ及
びクロックの波形の立ち上がり及び立ち下がり時間がデ
ータビット周期の５０％程度以上になると、位相関係を
パルス幅に変換することが困難になる。従って前記第１
の従来例と同様に、高速動作に不向きという問題があ
る。
l., "A Skew Free Receiver Circuit for Gigabit Opti
cal Parallel Interconnection", Tech. Dig., ECOC'9
3, Wep10.5, p.93(1998)に記載されているように、クロ
ックとデータとの位相関係をパルス幅に変換して位相検
出を行う方法である。しかし、この方法では、データ及
びクロックの波形の立ち上がり及び立ち下がり時間がデ
ータビット周期の５０％程度以上になると、位相関係を
パルス幅に変換することが困難になる。従って前記第１
の従来例と同様に、高速動作に不向きという問題があ
る。
【０００７】更に、以上の問題点に対処し、論理構成を
簡素化して高速動作を実現するために開発されたビット
同期回路の従来例を図１５、１６及び１７を用いて説明
する。図１５はこのビット同期回路の従来例の全体の構
成を示すブロック図、図１６は図１５中の位相検出部PD
ETの構成を示すブロック図、図１７はこの回路の動作を
説明するためのタイミングチャートである。図１５に示
された従来のビット同期回路は、遅延回路DLY、セレク
タ回路SEL及び位相検出部PDETを含む。図１６に示され
た位相検出部PDETは、遅延回路DLY、２個の遅延フリッ
プフロップ回路DFF、ＥＸＯＲ（排他的論理和）回路EXO
R及びトグルフリップフロップ回路TFFを含む。
簡素化して高速動作を実現するために開発されたビット
同期回路の従来例を図１５、１６及び１７を用いて説明
する。図１５はこのビット同期回路の従来例の全体の構
成を示すブロック図、図１６は図１５中の位相検出部PD
ETの構成を示すブロック図、図１７はこの回路の動作を
説明するためのタイミングチャートである。図１５に示
された従来のビット同期回路は、遅延回路DLY、セレク
タ回路SEL及び位相検出部PDETを含む。図１６に示され
た位相検出部PDETは、遅延回路DLY、２個の遅延フリッ
プフロップ回路DFF、ＥＸＯＲ（排他的論理和）回路EXO
R及びトグルフリップフロップ回路TFFを含む。
【０００８】図１６に示されるように、位相検出部PDET
に入力されたデータは二つに分岐され、一系統は遅延回
路DLYで適当な遅延を施された後、両系統共同一のクロ
ックCLKでそれぞれの遅延フリップフロップ回路DFFで識
別される。両遅延フリップフロップ回路DFFの出力はＥ
ＸＯＲ回路EXORに入力されるが、ここで二つの系統の両
遅延フリップフロップ回路DFFの結果が一致した場合は
ＥＸＯＲ回路EXORの出力が０であり、一致しない場合は
この出力が１となる。
に入力されたデータは二つに分岐され、一系統は遅延回
路DLYで適当な遅延を施された後、両系統共同一のクロ
ックCLKでそれぞれの遅延フリップフロップ回路DFFで識
別される。両遅延フリップフロップ回路DFFの出力はＥ
ＸＯＲ回路EXORに入力されるが、ここで二つの系統の両
遅延フリップフロップ回路DFFの結果が一致した場合は
ＥＸＯＲ回路EXORの出力が０であり、一致しない場合は
この出力が１となる。
【０００９】図１７においては、クロックCLKでデータD
ATA1及びデータDATA1(DELAY)を識別する場合、データDA
TA1からはＤ４が、データDATA1(DELAY)からはＤ３が得
られ、Ｄ３のデータとＤ４のデータとが異なるのでＥＸ
ＯＲ回路EXORの出力が１となる。ＥＸＯＲ回路EXORの出
力が１である場合は、セレクタ回路SELで、遅延回路DLY
側のデータDATA2を選択する。ここで、遅延回路DLYの遅
延量は、基準クロック信号の半クロック時間程度に設定
される。
ATA1及びデータDATA1(DELAY)を識別する場合、データDA
TA1からはＤ４が、データDATA1(DELAY)からはＤ３が得
られ、Ｄ３のデータとＤ４のデータとが異なるのでＥＸ
ＯＲ回路EXORの出力が１となる。ＥＸＯＲ回路EXORの出
力が１である場合は、セレクタ回路SELで、遅延回路DLY
側のデータDATA2を選択する。ここで、遅延回路DLYの遅
延量は、基準クロック信号の半クロック時間程度に設定
される。
【００１０】データDATA2に関してデータDATA1と同様の
処理を行ってみると、データDATA2からもデータDATA2(D
ELAY)からもＤ３が得られ、ＥＸＯＲ回路EXORの出力は
０となる。従って、このビット同期回路の出力はデータ
DATA2になる。この回路は、遅延したデータと遅延しな
いデータとの不一致を用いているので、プリアンブルパ
ターンはデータ変化の多いパターンが用いられる。
処理を行ってみると、データDATA2からもデータDATA2(D
ELAY)からもＤ３が得られ、ＥＸＯＲ回路EXORの出力は
０となる。従って、このビット同期回路の出力はデータ
DATA2になる。この回路は、遅延したデータと遅延しな
いデータとの不一致を用いているので、プリアンブルパ
ターンはデータ変化の多いパターンが用いられる。
【００１１】この従来技術では、論理構成が簡素化され
ており、多相のデータ及び多相のクロックを用いないた
め、１０Gb/s以上の高速のビットレートに対してビット
同期を行うことが可能である。しかしながら、クロック
信号でデータ信号を識別する時刻位置がデータ信号の立
ち上がり又は立ち下がり時刻に当たった場合は、データ
信号が確定していないため一致又は不一致のＥＸＯＲの
判断ができず、不感位相が発生するという問題がある。
ディジタル回路技術だけで同期回路を構成する場合は、
データ信号とクロック信号との相対的位置を０又は１で
論理判定をしなければならず、この場合、前記の不感位
相をなくすためには結局多値論理である多相クロック及
び多相データを用いる必要があった。
ており、多相のデータ及び多相のクロックを用いないた
め、１０Gb/s以上の高速のビットレートに対してビット
同期を行うことが可能である。しかしながら、クロック
信号でデータ信号を識別する時刻位置がデータ信号の立
ち上がり又は立ち下がり時刻に当たった場合は、データ
信号が確定していないため一致又は不一致のＥＸＯＲの
判断ができず、不感位相が発生するという問題がある。
ディジタル回路技術だけで同期回路を構成する場合は、
データ信号とクロック信号との相対的位置を０又は１で
論理判定をしなければならず、この場合、前記の不感位
相をなくすためには結局多値論理である多相クロック及
び多相データを用いる必要があった。
【００１２】また、本発明の発明者による発明に基づく
先の特許出願特願平10-323265号及び特願平11-165641号
では、データ信号が特定のクロック信号からなるプリア
ンブルパターンを含む場合に用いられるビット同期回路
を提案している。
先の特許出願特願平10-323265号及び特願平11-165641号
では、データ信号が特定のクロック信号からなるプリア
ンブルパターンを含む場合に用いられるビット同期回路
を提案している。
【００１３】
【発明が解決しようとする課題】本発明の目的は、不感
位相がなく、瞬時に同期を行うことができ、１０Gb/s以
上の高速ビットレートでも動作するビット同期回路を提
供することにある。また、本発明の他の目的は、プリア
ンブルパターンの制限を受けないビット同期回路を提供
することにある。
位相がなく、瞬時に同期を行うことができ、１０Gb/s以
上の高速ビットレートでも動作するビット同期回路を提
供することにある。また、本発明の他の目的は、プリア
ンブルパターンの制限を受けないビット同期回路を提供
することにある。
【００１４】
【課題を解決するための手段】本発明のビット同期回路
は、上記の目的を達成するため、入力された第１クロッ
ク信号から、該第１クロック信号に同期し、該第１クロ
ック信号の１／２の周波数を有し、位相が相互にπ／２
異なる第２クロック信号及び第３クロック信号を発生す
る手段、入力されたデータ信号の位相と前記第２クロッ
ク信号の位相とを比較する第１位相比較手段、前記第１
位相比較手段の出力の振幅を標本化及び保持する第１サ
ンプリング及びホールド手段、前記データ信号の位相と
前記第３クロック信号の位相とを比較する第２位相比較
手段、前記第２位相比較手段の出力の振幅を標本化及び
保持する第２サンプリング及びホールド手段、前記第１
サンプリング及びホールド手段の出力と前記第２サンプ
リング及びホールド手段の出力とを比較する電位比較手
段、前記電位比較手段の出力を用いて、前記第１クロッ
ク信号又は前記第１クロック信号の位相反転信号のいず
れか一方を選択して出力する選択手段、及び、前記選択
手段の出力に同期させて前記データ信号を出力する手段
を具備することを特徴とする。
は、上記の目的を達成するため、入力された第１クロッ
ク信号から、該第１クロック信号に同期し、該第１クロ
ック信号の１／２の周波数を有し、位相が相互にπ／２
異なる第２クロック信号及び第３クロック信号を発生す
る手段、入力されたデータ信号の位相と前記第２クロッ
ク信号の位相とを比較する第１位相比較手段、前記第１
位相比較手段の出力の振幅を標本化及び保持する第１サ
ンプリング及びホールド手段、前記データ信号の位相と
前記第３クロック信号の位相とを比較する第２位相比較
手段、前記第２位相比較手段の出力の振幅を標本化及び
保持する第２サンプリング及びホールド手段、前記第１
サンプリング及びホールド手段の出力と前記第２サンプ
リング及びホールド手段の出力とを比較する電位比較手
段、前記電位比較手段の出力を用いて、前記第１クロッ
ク信号又は前記第１クロック信号の位相反転信号のいず
れか一方を選択して出力する選択手段、及び、前記選択
手段の出力に同期させて前記データ信号を出力する手段
を具備することを特徴とする。
【００１５】本発明の第２のビット同期回路は、入力さ
れた第１クロック信号から、該第１クロック信号に同期
し、該第１クロック信号の１／２の周波数を有し、位相
が相互にπ／２異なる第２クロック信号及び第３クロッ
ク信号を発生する手段、入力された前記データ信号の位
相と前記第２クロック信号の位相とを比較する第１位相
比較手段、前記第１位相比較手段の出力の振幅を標本化
及び保持する第１サンプリング及びホールド手段、前記
データ信号の位相と前記第３クロック信号の位相とを比
較する第２位相比較手段、前記第２位相比較手段の出力
の振幅を標本化及び保持する第２サンプリング及びホー
ルド手段、前記第１サンプリング及びホールド手段の出
力と前記第２サンプリング及びホールド手段の出力とを
比較する電位比較手段、前記第１クロック信号に基づい
て前記データ信号を出力する第１出力手段、前記第１ク
ロック信号の位相反転信号に基づいて前記データ信号を
出力する第２出力手段、及び、前記電位比較手段の出力
を用いて前記第１出力手段からの出力又は前記第２出力
手段からの出力のいずれか一方を選択して出力する選択
手段を具備することを特徴とする。
れた第１クロック信号から、該第１クロック信号に同期
し、該第１クロック信号の１／２の周波数を有し、位相
が相互にπ／２異なる第２クロック信号及び第３クロッ
ク信号を発生する手段、入力された前記データ信号の位
相と前記第２クロック信号の位相とを比較する第１位相
比較手段、前記第１位相比較手段の出力の振幅を標本化
及び保持する第１サンプリング及びホールド手段、前記
データ信号の位相と前記第３クロック信号の位相とを比
較する第２位相比較手段、前記第２位相比較手段の出力
の振幅を標本化及び保持する第２サンプリング及びホー
ルド手段、前記第１サンプリング及びホールド手段の出
力と前記第２サンプリング及びホールド手段の出力とを
比較する電位比較手段、前記第１クロック信号に基づい
て前記データ信号を出力する第１出力手段、前記第１ク
ロック信号の位相反転信号に基づいて前記データ信号を
出力する第２出力手段、及び、前記電位比較手段の出力
を用いて前記第１出力手段からの出力又は前記第２出力
手段からの出力のいずれか一方を選択して出力する選択
手段を具備することを特徴とする。
【００１６】本発明の第３のビット同期回路は、入力さ
れた第１データ信号から、該第１データ信号を一定時間
遅延させた第２データ信号を発生する遅延手段、前記第
１データ信号の位相と入力されたクロック信号の位相と
を比較する第１位相比較手段、前記第１位相比較手段の
出力の振幅を標本化及び保持する第１サンプリング及び
ホールド手段、前記第２データ信号の位相と前記クロッ
ク信号の位相とを比較する第２位相比較手段、前記第２
位相比較手段の出力の振幅を標本化及び保持する第２サ
ンプリング及びホールド手段、前記第１サンプリング及
びホールド手段の出力と前記第２サンプリング及びホー
ルド手段の出力とを比較する電位比較手段、前記電位比
較手段の出力を用いて、前記第１データ信号又は前記第
２データ信号のいずれか一方を選択して出力する選択手
段、及び、前記選択手段の出力を、前記クロック信号に
同期させて出力する手段を具備することを特徴とする。
れた第１データ信号から、該第１データ信号を一定時間
遅延させた第２データ信号を発生する遅延手段、前記第
１データ信号の位相と入力されたクロック信号の位相と
を比較する第１位相比較手段、前記第１位相比較手段の
出力の振幅を標本化及び保持する第１サンプリング及び
ホールド手段、前記第２データ信号の位相と前記クロッ
ク信号の位相とを比較する第２位相比較手段、前記第２
位相比較手段の出力の振幅を標本化及び保持する第２サ
ンプリング及びホールド手段、前記第１サンプリング及
びホールド手段の出力と前記第２サンプリング及びホー
ルド手段の出力とを比較する電位比較手段、前記電位比
較手段の出力を用いて、前記第１データ信号又は前記第
２データ信号のいずれか一方を選択して出力する選択手
段、及び、前記選択手段の出力を、前記クロック信号に
同期させて出力する手段を具備することを特徴とする。
【００１７】本発明の第４のビット同期回路は、入力さ
れた第１クロック信号から、該第１クロック信号に同期
し、該第１クロック信号の１／２の周波数を有し、位相
が相互にπ／２異なる第２クロック信号及び第３クロッ
ク信号を発生する手段、入力されたデータ信号の位相と
前記第２クロック信号の位相とを比較する第１位相比較
手段、前記第１位相比較手段の出力の振幅を標本化及び
保持する第１サンプリング及びホールド手段、前記デー
タ信号の位相と前記第３クロック信号の位相とを比較す
る第２位相比較手段、前記第２位相比較手段の出力の振
幅を標本化及び保持する第２サンプリング及びホールド
手段、前記第１サンプリング及びホールド手段の出力と
前記第２サンプリング及びホールド手段の出力とを比較
する電位比較手段、前記電位比較手段の出力から、セッ
ト及びリセット信号を発生するセット及びリセット信号
発生手段、前記セット及びリセット信号発生手段の出力
を用いて、前記第１クロック信号又は前記第１クロック
信号の位相反転信号のいずれか一方を選択して出力する
選択手段、及び、前記選択手段の出力に同期させて前記
データ信号を出力する手段を具備することを特徴とす
る。
れた第１クロック信号から、該第１クロック信号に同期
し、該第１クロック信号の１／２の周波数を有し、位相
が相互にπ／２異なる第２クロック信号及び第３クロッ
ク信号を発生する手段、入力されたデータ信号の位相と
前記第２クロック信号の位相とを比較する第１位相比較
手段、前記第１位相比較手段の出力の振幅を標本化及び
保持する第１サンプリング及びホールド手段、前記デー
タ信号の位相と前記第３クロック信号の位相とを比較す
る第２位相比較手段、前記第２位相比較手段の出力の振
幅を標本化及び保持する第２サンプリング及びホールド
手段、前記第１サンプリング及びホールド手段の出力と
前記第２サンプリング及びホールド手段の出力とを比較
する電位比較手段、前記電位比較手段の出力から、セッ
ト及びリセット信号を発生するセット及びリセット信号
発生手段、前記セット及びリセット信号発生手段の出力
を用いて、前記第１クロック信号又は前記第１クロック
信号の位相反転信号のいずれか一方を選択して出力する
選択手段、及び、前記選択手段の出力に同期させて前記
データ信号を出力する手段を具備することを特徴とす
る。
【００１８】本発明の第５のビット同期回路は、入力さ
れた第１クロック信号から、該第１クロック信号に同期
し、該第１クロック信号の１／２の周波数を有し、位相
が相互にπ／２異なる第２クロック信号及び第３クロッ
ク信号を発生する手段、入力されたデータ信号の位相と
前記第２クロック信号の位相とを比較する第１位相比較
手段、前記第１位相比較手段の出力の振幅を標本化及び
保持する第１サンプリング及びホールド手段、前記デー
タ信号の位相と前記第３クロック信号の位相とを比較す
る第２位相比較手段、前記第２位相比較手段の出力の振
幅を標本化及び保持する第２サンプリング及びホールド
手段、前記第１サンプリング及びホールド手段の出力と
前記第２サンプリング及びホールド手段の出力とを比較
する電位比較手段、プリアンブル抽出信号を用いて前記
電位比較手段の出力を保持するホールド手段、前記ホー
ルド手段の出力を用いて、前記第１クロック信号又は前
記第１クロック信号の位相反転信号のいずれか一方を選
択して出力する選択手段、及び、前記選択手段の出力に
同期させて前記データ信号を出力する手段を具備するこ
とを特徴とする。
れた第１クロック信号から、該第１クロック信号に同期
し、該第１クロック信号の１／２の周波数を有し、位相
が相互にπ／２異なる第２クロック信号及び第３クロッ
ク信号を発生する手段、入力されたデータ信号の位相と
前記第２クロック信号の位相とを比較する第１位相比較
手段、前記第１位相比較手段の出力の振幅を標本化及び
保持する第１サンプリング及びホールド手段、前記デー
タ信号の位相と前記第３クロック信号の位相とを比較す
る第２位相比較手段、前記第２位相比較手段の出力の振
幅を標本化及び保持する第２サンプリング及びホールド
手段、前記第１サンプリング及びホールド手段の出力と
前記第２サンプリング及びホールド手段の出力とを比較
する電位比較手段、プリアンブル抽出信号を用いて前記
電位比較手段の出力を保持するホールド手段、前記ホー
ルド手段の出力を用いて、前記第１クロック信号又は前
記第１クロック信号の位相反転信号のいずれか一方を選
択して出力する選択手段、及び、前記選択手段の出力に
同期させて前記データ信号を出力する手段を具備するこ
とを特徴とする。
【００１９】このような本発明のビット同期回路によれ
ば、データ信号と基準となるクロック信号との位相及び
振幅の比較を行い、瞬時にビット同期を行うことができ
る。本発明のビット同期回路においては、簡易な論理で
構成されること、原理的に不感位相がないこと、帰還ル
ープがないため瞬時にビット同期動作が行われること、
データ信号とクロック信号との位相比較をアナログ的に
行うこと、及び、その位相比較の結果をサンプリング及
びホールドすることによりプリアンブルパターンの制限
を受けないようにしたことに特長がある。
ば、データ信号と基準となるクロック信号との位相及び
振幅の比較を行い、瞬時にビット同期を行うことができ
る。本発明のビット同期回路においては、簡易な論理で
構成されること、原理的に不感位相がないこと、帰還ル
ープがないため瞬時にビット同期動作が行われること、
データ信号とクロック信号との位相比較をアナログ的に
行うこと、及び、その位相比較の結果をサンプリング及
びホールドすることによりプリアンブルパターンの制限
を受けないようにしたことに特長がある。
【００２０】
【発明の実施の形態】次に図面を用いて本発明の実施例
を説明する。
を説明する。
【００２１】［実施例１］図１は本発明のビット同期回
路の実施例１の構成を示すブロック図であり、トグルフ
リップフロップ回路TFF、２個の位相比較回路PCMP、２
個の電圧振幅サンプリング及びホールド回路AS/H、電位
比較回路VCMP、遅延フリップフロップ回路DFF及びセレ
クタ回路SELを含む。図６(b)は位相比較回路PCMPの実施
例の構成を示すブロック図であり、ＥＸＯＲ回路EXOR及
び低周波通過フィルタLPFを含む。図６(d)は電圧振幅サ
ンプリング及びホールド回路AS/Hの実施例の構成を示す
ブロック図であり、遅延回路DLY、ＥＸＯＲ回路EXOR、
サンプリング及びホールドスイッチ回路S/HSW及び全波
整流回路FWR_Pを含む。図６(a)は遅延回路DLYの実施例
の構成を示すブロック図であり、３個の増幅回路AMPを
含む。また、図７は電位比較回路VCMPの回路図、図９は
全波整流回路FWR_Pの回路図、図11はトグルフリップフ
ロップ回路TFFの回路図である。また、図12はデータ信
号の構成を示すタイミングチャートである。
路の実施例１の構成を示すブロック図であり、トグルフ
リップフロップ回路TFF、２個の位相比較回路PCMP、２
個の電圧振幅サンプリング及びホールド回路AS/H、電位
比較回路VCMP、遅延フリップフロップ回路DFF及びセレ
クタ回路SELを含む。図６(b)は位相比較回路PCMPの実施
例の構成を示すブロック図であり、ＥＸＯＲ回路EXOR及
び低周波通過フィルタLPFを含む。図６(d)は電圧振幅サ
ンプリング及びホールド回路AS/Hの実施例の構成を示す
ブロック図であり、遅延回路DLY、ＥＸＯＲ回路EXOR、
サンプリング及びホールドスイッチ回路S/HSW及び全波
整流回路FWR_Pを含む。図６(a)は遅延回路DLYの実施例
の構成を示すブロック図であり、３個の増幅回路AMPを
含む。また、図７は電位比較回路VCMPの回路図、図９は
全波整流回路FWR_Pの回路図、図11はトグルフリップフ
ロップ回路TFFの回路図である。また、図12はデータ信
号の構成を示すタイミングチャートである。
【００２２】図１の回路に入力されるデータ信号は図12
のDATA1に示すような信号である。情報が載っているDa0
以降のデータ（ペイロード）の前に、ビット同期回路が
破壊した場合に有効なデータとしてプリアンブルパター
ンが配置されている。プリアンブルパターンは、図12の
DATA2に示すような外部の基準クロックCLKの１／２の周
波数のクロックデータ（例えば、データ信号が光ファイ
バ通信で多く用いられているＮＲＺ符号の場合は０と１
との繰り返し）が最適であるが、０と１の変化点が比較
的多いパターンであればよい。
のDATA1に示すような信号である。情報が載っているDa0
以降のデータ（ペイロード）の前に、ビット同期回路が
破壊した場合に有効なデータとしてプリアンブルパター
ンが配置されている。プリアンブルパターンは、図12の
DATA2に示すような外部の基準クロックCLKの１／２の周
波数のクロックデータ（例えば、データ信号が光ファイ
バ通信で多く用いられているＮＲＺ符号の場合は０と１
との繰り返し）が最適であるが、０と１の変化点が比較
的多いパターンであればよい。
【００２３】図１、12、13及び14を用いて本発明のビッ
ト同期回路の実施例１の動作を説明する。図13はプリア
ンブル部分がクロックの場合における本発明のビット同
期回路の動作を説明するためのタイミングチャートであ
り、図14はプリアンブル部分がクロックではなく任意の
パターンの場合における本発明のビット同期回路の動作
を説明するためのタイミングチャートである。
ト同期回路の実施例１の動作を説明する。図13はプリア
ンブル部分がクロックの場合における本発明のビット同
期回路の動作を説明するためのタイミングチャートであ
り、図14はプリアンブル部分がクロックではなく任意の
パターンの場合における本発明のビット同期回路の動作
を説明するためのタイミングチャートである。
【００２４】図１において、外部クロック信号CLKはト
グルフリップフロップ回路TFFで処理され、入力された
クロック信号CLKの１／２の周波数のクロック信号CLK/2
を発生する。ここで、図11に示すように、トグルフリッ
プフロップ回路TFFがマスタースレイブ型である場合
は、周波数が１／２であり、４種類の異なる位相（０、
π／２、π、３π／２）のクロックを容易に発生するこ
とができる。このうち位相が０及びπ／２のクロック信
号CLK/2と入力データ信号とが、それぞれ位相比較回路P
CMPで位相比較される。
グルフリップフロップ回路TFFで処理され、入力された
クロック信号CLKの１／２の周波数のクロック信号CLK/2
を発生する。ここで、図11に示すように、トグルフリッ
プフロップ回路TFFがマスタースレイブ型である場合
は、周波数が１／２であり、４種類の異なる位相（０、
π／２、π、３π／２）のクロックを容易に発生するこ
とができる。このうち位相が０及びπ／２のクロック信
号CLK/2と入力データ信号とが、それぞれ位相比較回路P
CMPで位相比較される。
【００２５】先ず、図12のDATA2のようなプリアンブル
パターンがクロック信号CLKの周波数の１／２の周波数
である簡単な場合について説明する。位相比較回路PCMP
では、データ信号DATAとクロック信号CLK/2とがＥＸＯ
Ｒされる。例えば、クロック信号CLK/2の角周波数をω
c、クロック信号CLK/2を基準とするデータ信号DATA（プ
リアンブルパターン）の位相のずれをφとすると、クロ
ック信号CLK/2の電圧ＶA及びデータ信号（プリアンブル
パターン）の電圧ＶBは、以下の式（１Ａ）及び（１
Ｂ）のように表される。
パターンがクロック信号CLKの周波数の１／２の周波数
である簡単な場合について説明する。位相比較回路PCMP
では、データ信号DATAとクロック信号CLK/2とがＥＸＯ
Ｒされる。例えば、クロック信号CLK/2の角周波数をω
c、クロック信号CLK/2を基準とするデータ信号DATA（プ
リアンブルパターン）の位相のずれをφとすると、クロ
ック信号CLK/2の電圧ＶA及びデータ信号（プリアンブル
パターン）の電圧ＶBは、以下の式（１Ａ）及び（１
Ｂ）のように表される。
【数１】
【００２６】ここでは矩形波を仮定しており、偶数次の
高調波は存在しない。この二つの矩形波の積は以下の式
（２）ようになる。
高調波は存在しない。この二つの矩形波の積は以下の式
（２）ようになる。
【数２】
【００２７】二つのクロック信号の電圧積は、ＤＣ電圧
を含むクロックの偶数次高調波となる。ＥＸＯＲ回路EX
ORはアナログ的なミキサーとして作用し、この電圧積の
反転が出力される。最も強度が大きい二次の高調波をカ
ットするような低周波通過フィルタLPFを通せば、クロ
ック信号CLK/2を基準とするデータ信号（プリアンブル
パターン）の位相のずれφのみを含むＤＣ情報を取り出
すことができる。このＤＣ成分は、位相差φがｎπで±
１となり、ｎπ／２（ｎは奇数）で０となる。通常のデ
ィジタル回路は両相入出力で動作している。上記位相比
較回路PCMPの両相出力の振幅（電圧差）は、位相差φが
ｎπで２となり、ｎπ／２（ｎは奇数）で０となる。
を含むクロックの偶数次高調波となる。ＥＸＯＲ回路EX
ORはアナログ的なミキサーとして作用し、この電圧積の
反転が出力される。最も強度が大きい二次の高調波をカ
ットするような低周波通過フィルタLPFを通せば、クロ
ック信号CLK/2を基準とするデータ信号（プリアンブル
パターン）の位相のずれφのみを含むＤＣ情報を取り出
すことができる。このＤＣ成分は、位相差φがｎπで±
１となり、ｎπ／２（ｎは奇数）で０となる。通常のデ
ィジタル回路は両相入出力で動作している。上記位相比
較回路PCMPの両相出力の振幅（電圧差）は、位相差φが
ｎπで２となり、ｎπ／２（ｎは奇数）で０となる。
【００２８】図13において、DATAは入力データ信号、DA
TA_PREは入力データ信号のプリアンブルパターン、CLK
は外部クロック信号、CLK/2_π/2は外部クロック信号の
立ち下がりをトリガーとしてトグルフリップフロップ回
路TFFで１／２分周したクロック信号、CLK/2_0は外部ク
ロック信号の立ち上がりをトリガーとしてトグルフリッ
プフロップ回路TFFで１／２分周したクロック信号であ
る。データプリアンブルパターンDATA_PREは、当然デー
タ信号DATAと同一の位相になる。
TA_PREは入力データ信号のプリアンブルパターン、CLK
は外部クロック信号、CLK/2_π/2は外部クロック信号の
立ち下がりをトリガーとしてトグルフリップフロップ回
路TFFで１／２分周したクロック信号、CLK/2_0は外部ク
ロック信号の立ち上がりをトリガーとしてトグルフリッ
プフロップ回路TFFで１／２分周したクロック信号であ
る。データプリアンブルパターンDATA_PREは、当然デー
タ信号DATAと同一の位相になる。
【００２９】図13の例においては、DATA_PREとCLK/2_0
又はCLK/2_π/2とを位相比較すると、DATA_PREとCLK/2_
0とは約πの位相差であり、DATA_PREとCLK/2_π/2とは
約π／２の位相差である。また、位相比較回路PCMPの両
相出力の振幅は、CLK/2_0の場合は２に近く、CLK/2_π/
2の場合は０に近い。即ち、CLK/2_π/2の場合の方が位
相比較回路PCMPの両相出力の振幅が小さい。
又はCLK/2_π/2とを位相比較すると、DATA_PREとCLK/2_
0とは約πの位相差であり、DATA_PREとCLK/2_π/2とは
約π／２の位相差である。また、位相比較回路PCMPの両
相出力の振幅は、CLK/2_0の場合は２に近く、CLK/2_π/
2の場合は０に近い。即ち、CLK/2_π/2の場合の方が位
相比較回路PCMPの両相出力の振幅が小さい。
【００３０】また、この場合、外部クロック信号CLKの
立ち下がりを用いて遅延フリップフロップ回路DFFで識
別すると、データ信号DATAの中央付近で識別することが
できる。即ち、DATA_PREとCLK/2_0又はCLK/2_π/2とを
位相比較し、CLK/2_π/2の位相比較回路PCMPの両相出力
の振幅が小さい場合は外部クロック信号CLKの立ち下が
りを用いてデータ信号DATAを識別し、逆に、CLK/2_0の
位相比較回路PCMPの両相出力の振幅が小さい場合は外部
クロック信号CLKの立ち上がりを用いてデータ信号DATA
を識別すれば、常に入力データの中央付近でデータを識
別することができ、識別誤りが極めて少ない。このよう
に、位相比較回路PCMPの二つの出力の振幅を比較し、振
幅が小さいCLK/2を選択し、それに対応するクロック
（正又は反転）を選択すればよい。
立ち下がりを用いて遅延フリップフロップ回路DFFで識
別すると、データ信号DATAの中央付近で識別することが
できる。即ち、DATA_PREとCLK/2_0又はCLK/2_π/2とを
位相比較し、CLK/2_π/2の位相比較回路PCMPの両相出力
の振幅が小さい場合は外部クロック信号CLKの立ち下が
りを用いてデータ信号DATAを識別し、逆に、CLK/2_0の
位相比較回路PCMPの両相出力の振幅が小さい場合は外部
クロック信号CLKの立ち上がりを用いてデータ信号DATA
を識別すれば、常に入力データの中央付近でデータを識
別することができ、識別誤りが極めて少ない。このよう
に、位相比較回路PCMPの二つの出力の振幅を比較し、振
幅が小さいCLK/2を選択し、それに対応するクロック
（正又は反転）を選択すればよい。
【００３１】次に、データ信号DATAの先頭のプリアンブ
ル部分が、図12のDATA2のようなクロックではなく、任
意のパターンの場合について図14を用いて説明する。図
14において、DATAは入力データ信号、CKは外部クロック
信号、EXORはDATAとCKとのＥＸＯＲの出力である。ここ
で、時間軸をデータビット周期Ｔで分割する。
ル部分が、図12のDATA2のようなクロックではなく、任
意のパターンの場合について図14を用いて説明する。図
14において、DATAは入力データ信号、CKは外部クロック
信号、EXORはDATAとCKとのＥＸＯＲの出力である。ここ
で、時間軸をデータビット周期Ｔで分割する。
【００３２】図14のＥＸＯＲパターンにおいて、実線は
時間区間ＴのＤＣ電圧であり、破線はＥＸＯＲ反転パタ
ーンのＤＣ電圧である。データ信号DATAが変化する時間
区間では、ＥＸＯＲのＤＣ電圧は式（２）で示される値
となり、データ信号DATAが変化しない時間区間では、Ｅ
ＸＯＲのＤＣ電圧は０となる。データ信号DATAと外部ク
ロック信号CKとの位相関係で、図14の区間と区間と
ではＥＸＯＲのＤＣ電圧値が反転しているが、正及び反
転ＥＸＯＲの電圧振幅は一定であり、従って、データ信
号DATAが変化する区間でサンプリングし、正及び反転Ｅ
ＸＯＲの電圧振幅を保持すれば、プリアンブル部分が図
12のDATA2のようなクロックの場合と同様に扱うことが
できる。
時間区間ＴのＤＣ電圧であり、破線はＥＸＯＲ反転パタ
ーンのＤＣ電圧である。データ信号DATAが変化する時間
区間では、ＥＸＯＲのＤＣ電圧は式（２）で示される値
となり、データ信号DATAが変化しない時間区間では、Ｅ
ＸＯＲのＤＣ電圧は０となる。データ信号DATAと外部ク
ロック信号CKとの位相関係で、図14の区間と区間と
ではＥＸＯＲのＤＣ電圧値が反転しているが、正及び反
転ＥＸＯＲの電圧振幅は一定であり、従って、データ信
号DATAが変化する区間でサンプリングし、正及び反転Ｅ
ＸＯＲの電圧振幅を保持すれば、プリアンブル部分が図
12のDATA2のようなクロックの場合と同様に扱うことが
できる。
【００３３】図１のビット同期回路では上記のような動
作を行う。データ信号DATAと外部クロック信号CLKとは
位相比較回路PCMP（ＥＸＯＲ回路EXOR及び低周波通過フ
ィルタLPF）で処理され、位相比較回路PCMPが正及び反
転ＥＸＯＲのＤＣ電圧を出力する。電圧振幅サンプリン
グ及びホールド回路AS/Hでは、データ信号DATAが変化す
る区間で正及び反転ＥＸＯＲのＤＣ電圧をサンプリング
し、保持する。後段の電位比較回路VCMPは図７に示され
たような通常の増幅器で実現することができ、常に振幅
が小さい方を選択する。この振幅の比較結果に対応する
クロック（正又は反転）を選択してデータ信号を識別す
れば、図13に示されるように、常に入力データの中央付
近でデータを識別することができ、識別誤りは極めて少
ない。
作を行う。データ信号DATAと外部クロック信号CLKとは
位相比較回路PCMP（ＥＸＯＲ回路EXOR及び低周波通過フ
ィルタLPF）で処理され、位相比較回路PCMPが正及び反
転ＥＸＯＲのＤＣ電圧を出力する。電圧振幅サンプリン
グ及びホールド回路AS/Hでは、データ信号DATAが変化す
る区間で正及び反転ＥＸＯＲのＤＣ電圧をサンプリング
し、保持する。後段の電位比較回路VCMPは図７に示され
たような通常の増幅器で実現することができ、常に振幅
が小さい方を選択する。この振幅の比較結果に対応する
クロック（正又は反転）を選択してデータ信号を識別す
れば、図13に示されるように、常に入力データの中央付
近でデータを識別することができ、識別誤りは極めて少
ない。
【００３４】このクロック選択方式は、データ信号のプ
リアンブルパターン部でも或いはペイロード部でも、正
及び反転ＥＸＯＲの電圧振幅がサンプリング及びホール
ドされ一定に保持されているため、外部から図12のプリ
アンブル位置を指示するデータPREのようなデータを入
力する必要はない。また、このクロック選択方式は、位
相比較を基にしているので、位相余裕が極めて少ないデ
ータに対しても、原理的に不感位相は存在しない。
リアンブルパターン部でも或いはペイロード部でも、正
及び反転ＥＸＯＲの電圧振幅がサンプリング及びホール
ドされ一定に保持されているため、外部から図12のプリ
アンブル位置を指示するデータPREのようなデータを入
力する必要はない。また、このクロック選択方式は、位
相比較を基にしているので、位相余裕が極めて少ないデ
ータに対しても、原理的に不感位相は存在しない。
【００３５】電圧振幅サンプリング及びホールド回路AS
/Hの構成例としては、図６(d)に示されるように、遅延
回路DLY及びＥＸＯＲ回路EXORで、データ信号DATAから
データ変化点付近（クロック信号CLKの１周期分Ｔ程
度）のサンプリング区間を設定し、図９に示されるよう
な全波整流回路FWR_Pで、正及び反転ＥＸＯＲのＤＣ電
圧からその電圧振幅を抽出し、図８に示されるようなサ
ンプリング及びホールドスイッチ回路S/HSWで、サンプ
リング区間だけその電圧振幅を保持する。
/Hの構成例としては、図６(d)に示されるように、遅延
回路DLY及びＥＸＯＲ回路EXORで、データ信号DATAから
データ変化点付近（クロック信号CLKの１周期分Ｔ程
度）のサンプリング区間を設定し、図９に示されるよう
な全波整流回路FWR_Pで、正及び反転ＥＸＯＲのＤＣ電
圧からその電圧振幅を抽出し、図８に示されるようなサ
ンプリング及びホールドスイッチ回路S/HSWで、サンプ
リング区間だけその電圧振幅を保持する。
【００３６】［実施例２］図２は本発明のビット同期回
路の実施例２の構成を示すブロック図であり、トグルフ
リップフロップ回路TFF、２個の位相比較回路PCMP、２
個の電圧振幅サンプリング及びホールド回路AS/H、電位
比較回路VCMP、２個の遅延フリップフロップ回路DFF及
びセレクタ回路SELを含む。この実施例２のビット同期
回路は、実施例１におけるセレクタ回路SELによるクロ
ック選択を、データ選択に置き換えた構成を有する。
路の実施例２の構成を示すブロック図であり、トグルフ
リップフロップ回路TFF、２個の位相比較回路PCMP、２
個の電圧振幅サンプリング及びホールド回路AS/H、電位
比較回路VCMP、２個の遅延フリップフロップ回路DFF及
びセレクタ回路SELを含む。この実施例２のビット同期
回路は、実施例１におけるセレクタ回路SELによるクロ
ック選択を、データ選択に置き換えた構成を有する。
【００３７】この場合は、入力データをクロック信号CL
K及びクロック信号CLKの反転を用いて先ず遅延フリップ
フロップ回路DFFでそれぞれ識別し、入力データとの位
相関係が最適の識別データをセレクタ回路SELで選択す
る。この遅延フリップフロップ回路DFFは、通常、図11
に示されるようなトグルフリップフロップ回路TFFに類
似したマスタースレイブ構成を用いる。また、クロック
信号CLKの反転を入力する遅延フリップフロップ回路DFF
を２段のマスタースレイブ構成ではなく３段で構成する
と、クロック信号CLKに同期した識別データを出力する
ことができ、セレクタ回路SELで、どちらのデータを選
択してもクロック信号CLKに同期させることができる。
K及びクロック信号CLKの反転を用いて先ず遅延フリップ
フロップ回路DFFでそれぞれ識別し、入力データとの位
相関係が最適の識別データをセレクタ回路SELで選択す
る。この遅延フリップフロップ回路DFFは、通常、図11
に示されるようなトグルフリップフロップ回路TFFに類
似したマスタースレイブ構成を用いる。また、クロック
信号CLKの反転を入力する遅延フリップフロップ回路DFF
を２段のマスタースレイブ構成ではなく３段で構成する
と、クロック信号CLKに同期した識別データを出力する
ことができ、セレクタ回路SELで、どちらのデータを選
択してもクロック信号CLKに同期させることができる。
【００３８】［実施例３］図３は本発明のビット同期回
路の実施例３の構成を示すブロック図であり、遅延回路
DLY、トグルフリップフロップ回路TFF、２個の位相比較
回路PCMP、２個の電圧振幅サンプリング及びホールド回
路AS/H、電位比較回路VCMP、セレクタ回路SEL及び遅延
フリップフロップ回路DFFを含む。この実施例３のビッ
ト同期回路は、実施例１におけるセレクタ回路SELによ
るクロック選択を、データ選択に置き換えた構成を有す
る。
路の実施例３の構成を示すブロック図であり、遅延回路
DLY、トグルフリップフロップ回路TFF、２個の位相比較
回路PCMP、２個の電圧振幅サンプリング及びホールド回
路AS/H、電位比較回路VCMP、セレクタ回路SEL及び遅延
フリップフロップ回路DFFを含む。この実施例３のビッ
ト同期回路は、実施例１におけるセレクタ回路SELによ
るクロック選択を、データ選択に置き換えた構成を有す
る。
【００３９】この場合は、クロック信号ではなく、デー
タ信号DATAに位相差を与える。データ入力端子の直後の
遅延回路DLYで約１／２ビットの遅延を行う。トグルフ
リップフロップ回路TFFは、単一位相の１／２クロック
信号を出力するだけである。
タ信号DATAに位相差を与える。データ入力端子の直後の
遅延回路DLYで約１／２ビットの遅延を行う。トグルフ
リップフロップ回路TFFは、単一位相の１／２クロック
信号を出力するだけである。
【００４０】［実施例４］図４は本発明のビット同期回
路の実施例４の構成を示すブロック図であり、トグルフ
リップフロップ回路TFF、２個の位相比較回路PCMP、２
個の電圧振幅サンプリング及びホールド回路AS/H、電位
比較回路VCMP、セット及びリセット信号発生回路GRS、
セレクタ回路SEL及び遅延フリップフロップ回路DFFを含
む。この実施例４のビット同期回路は、実施例１におけ
る電位比較回路VCMPの後段にセット及びリセット信号発
生回路GRSを付加した構成を有する。セット及びリセッ
ト信号発生回路GRSは、例えば図６(c)に示されるよう
に、２個の電位比較回路VCMP及びセット及びリセットフ
リップフロップ回路を含む。
路の実施例４の構成を示すブロック図であり、トグルフ
リップフロップ回路TFF、２個の位相比較回路PCMP、２
個の電圧振幅サンプリング及びホールド回路AS/H、電位
比較回路VCMP、セット及びリセット信号発生回路GRS、
セレクタ回路SEL及び遅延フリップフロップ回路DFFを含
む。この実施例４のビット同期回路は、実施例１におけ
る電位比較回路VCMPの後段にセット及びリセット信号発
生回路GRSを付加した構成を有する。セット及びリセッ
ト信号発生回路GRSは、例えば図６(c)に示されるよう
に、２個の電位比較回路VCMP及びセット及びリセットフ
リップフロップ回路を含む。
【００４１】この場合は、セット及びリセット信号発生
回路GRSを付加することにより、電位比較回路VCMPの不
要な出力の変動を吸収し、セレクタ回路SELへの信号を
安定化させる利点がある。更に、内部にフリップフロッ
プ回路を採用しているため、新たなデータが回路に入力
された場合に瞬時に対応する出力を行うことができる。
従って、クロック選択の高速化を実現できる利点があ
る。
回路GRSを付加することにより、電位比較回路VCMPの不
要な出力の変動を吸収し、セレクタ回路SELへの信号を
安定化させる利点がある。更に、内部にフリップフロッ
プ回路を採用しているため、新たなデータが回路に入力
された場合に瞬時に対応する出力を行うことができる。
従って、クロック選択の高速化を実現できる利点があ
る。
【００４２】［実施例５］図５は本発明のビット同期回
路の実施例５の構成を示すブロック図であり、トグルフ
リップフロップ回路TFF、２個の位相比較回路PCMP、２
個の電圧振幅サンプリング及びホールド回路AS/H、電位
比較回路VCMP、２個の遅延フリップフロップ回路DFF及
びセレクタ回路SELを含む。この実施例５のビット同期
回路は、実施例１における電位比較回路VCMPの後段に、
例えば遅延フリップフロップ回路DFFのような識別回路
を付加した構成を有する。
路の実施例５の構成を示すブロック図であり、トグルフ
リップフロップ回路TFF、２個の位相比較回路PCMP、２
個の電圧振幅サンプリング及びホールド回路AS/H、電位
比較回路VCMP、２個の遅延フリップフロップ回路DFF及
びセレクタ回路SELを含む。この実施例５のビット同期
回路は、実施例１における電位比較回路VCMPの後段に、
例えば遅延フリップフロップ回路DFFのような識別回路
を付加した構成を有する。
【００４３】この場合は、遅延フリップフロップ回路DF
Fを付加することにより、データの先頭部分を指示する
プリアンブル抽出信号に同期して動作する。従って、入
力データの構成としてはデータ信号DATA1に対してプリ
アンブル抽出信号PREが必要である。しかし、クロック
信号CLKのセレクタ回路SELは、プリアンブル抽出信号PR
Eによって確実にロックすることができる利点がある。
プリアンブル抽出信号PREが外部から容易に得られるシ
ステムでは実用的である。
Fを付加することにより、データの先頭部分を指示する
プリアンブル抽出信号に同期して動作する。従って、入
力データの構成としてはデータ信号DATA1に対してプリ
アンブル抽出信号PREが必要である。しかし、クロック
信号CLKのセレクタ回路SELは、プリアンブル抽出信号PR
Eによって確実にロックすることができる利点がある。
プリアンブル抽出信号PREが外部から容易に得られるシ
ステムでは実用的である。
【００４４】
【発明の効果】以上説明したように、本発明のビット同
期回路によれば、(1)データに位相同期しているクロッ
ク信号及び基準となるクロック信号を用いて、正弦波相
互の位相比較で位相を検出しているので、原理的に不感
位相がない、(2)多相クロック及び多相データを用いな
い簡易な論理判定を用いるので高速ビットレートでのビ
ット同期を行うことができる、(3)遅延線及びＲＣ位相
器等を用いていないので、デバイスが動作する限りの周
波数での動作が可能であり、一つの回路で種々の周波数
に対応することができ、経済的である、(4)開ループ構
成であり、瞬時のビット同期動作が可能である、(5)デ
ータ信号とクロック信号との位相比較結果をサンプリン
グ及びホールドする方法を用いることにより、プリアン
ブルパターンによる制限を受けることがない、等の効果
を奏する。
期回路によれば、(1)データに位相同期しているクロッ
ク信号及び基準となるクロック信号を用いて、正弦波相
互の位相比較で位相を検出しているので、原理的に不感
位相がない、(2)多相クロック及び多相データを用いな
い簡易な論理判定を用いるので高速ビットレートでのビ
ット同期を行うことができる、(3)遅延線及びＲＣ位相
器等を用いていないので、デバイスが動作する限りの周
波数での動作が可能であり、一つの回路で種々の周波数
に対応することができ、経済的である、(4)開ループ構
成であり、瞬時のビット同期動作が可能である、(5)デ
ータ信号とクロック信号との位相比較結果をサンプリン
グ及びホールドする方法を用いることにより、プリアン
ブルパターンによる制限を受けることがない、等の効果
を奏する。
【図１】 本発明のビット同期回路の実施例１の構成を
示すブロック図である。
示すブロック図である。
【図２】 本発明のビット同期回路の実施例２の構成を
示すブロック図である。
示すブロック図である。
【図３】 本発明のビット同期回路の実施例３の構成を
示すブロック図である。
示すブロック図である。
【図４】 本発明のビット同期回路の実施例４の構成を
示すブロック図である。
示すブロック図である。
【図５】 本発明のビット同期回路の実施例５の構成を
示すブロック図である。
示すブロック図である。
【図６】 (a)は遅延回路DLYの実施例の構成を示すブロ
ック図である。(b)は位相比較回路PCMPの実施例の構成
を示すブロック図である。(c)はセット及びリセット信
号発生回路GRSの実施例の構成を示すブロック図であ
る。(d)は電圧振幅サンプリング及びホールド回路AS/H
の実施例の構成を示すブロック図である。
ック図である。(b)は位相比較回路PCMPの実施例の構成
を示すブロック図である。(c)はセット及びリセット信
号発生回路GRSの実施例の構成を示すブロック図であ
る。(d)は電圧振幅サンプリング及びホールド回路AS/H
の実施例の構成を示すブロック図である。
【図７】 電位比較回路VCMPの回路図である。
【図８】 サンプリング及びホールドスイッチ回路S/HS
Wの回路図である。
Wの回路図である。
【図９】 全波整流回路FWR_Pの回路図である。
【図１０】 全波整流回路を含む電位比較回路FWRの回
路図である。
路図である。
【図１１】 トグルフリップフロップ回路TFFの回路図
である。
である。
【図１２】 データ信号の構成を示すタイミングチャー
トである。
トである。
【図１３】 プリアンブル部分がクロックの場合におけ
る本発明のビット同期回路の動作を説明するためのタイ
ミングチャートである。
る本発明のビット同期回路の動作を説明するためのタイ
ミングチャートである。
【図１４】 プリアンブル部分がクロックではなく任意
のパターンの場合における本発明のビット同期回路の動
作を説明するためのタイミングチャートである。
のパターンの場合における本発明のビット同期回路の動
作を説明するためのタイミングチャートである。
【図１５】 従来のビット同期回路の全体の構成を示す
ブロック図である。
ブロック図である。
【図１６】 図１７中の位相検出部PDETの構成を示すブ
ロック図である。
ロック図である。
【図１７】 従来の回路の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
ＡＭＰ 増幅回路
ＡＳ／Ｈ 電圧振幅サンプリング及びホールド回路
ＤＦＦ 遅延フリップフロップ回路
ＤＬＹ 遅延回路
ＥＸＯＲ ＥＸＯＲ回路
ＦＷＲ 全波整流回路を含む電位比較回路
ＦＷＲ＿Ｐ 全波整流回路
ＧＲＳ セット及びリセット信号発生回路
ＬＰＦ 低周波通過フィルタ
ＰＣＭＰ 位相比較回路
ＰＤＥＴ 位相検出部
Ｒ／ＳＦＦ セット及びリセットフリップフロップ回路
ＳＥＬ セレクタ回路
Ｓ／ＨＳＷ サンプリング及びホールドスイッチ回路
ＴＦＦ トグルフリップフロップ回路
ＶＣＭＰ 電位比較回路
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 7/027
Claims (5)
- 【請求項１】 データ信号及び第１クロック信号が入力
された時に該データ信号を該第１クロック信号に同期さ
せて出力するビット同期回路において、 前記第１クロック信号から、該第１クロック信号に同期
し、該第１クロック信号の１／２の周波数を有し、位相
が相互にπ／２異なる第２クロック信号及び第３クロッ
ク信号を発生する手段、 前記データ信号の位相と前記第２クロック信号の位相と
を比較する第１位相比較手段、 前記第１位相比較手段の出力の振幅を標本化及び保持す
る第１サンプリング及びホールド手段、 前記データ信号の位相と前記第３クロック信号の位相と
を比較する第２位相比較手段、 前記第２位相比較手段の出力の振幅を標本化及び保持す
る第２サンプリング及びホールド手段、 前記第１サンプリング及びホールド手段の出力と前記第
２サンプリング及びホールド手段の出力とを比較する電
位比較手段、 前記電位比較手段の出力を用いて、前記第１クロック信
号又は前記第１クロック信号の位相反転信号のいずれか
一方を選択して出力する選択手段、及び、 前記選択手段の出力に同期させて前記データ信号を出力
する手段を具備することを特徴とするビット同期回路。 - 【請求項２】 データ信号及び第１クロック信号が入力
された時に該データ信号を該第１クロック信号に同期さ
せて出力するビット同期回路において、 前記第１クロック信号から、該第１クロック信号に同期
し、該第１クロック信号の１／２の周波数を有し、位相
が相互にπ／２異なる第２クロック信号及び第３クロッ
ク信号を発生する手段、 前記データ信号の位相と前記第２クロック信号の位相と
を比較する第１位相比較手段、 前記第１位相比較手段の出力の振幅を標本化及び保持す
る第１サンプリング及びホールド手段、 前記データ信号の位相と前記第３クロック信号の位相と
を比較する第２位相比較手段、 前記第２位相比較手段の出力の振幅を標本化及び保持す
る第２サンプリング及びホールド手段、 前記第１サンプリング及びホールド手段の出力と前記第
２サンプリング及びホールド手段の出力とを比較する電
位比較手段、 前記第１クロック信号に基づいて前記データ信号を出力
する第１出力手段、 前記第１クロック信号の位相反転信号に基づいて前記デ
ータ信号を出力する第２出力手段、及び、 前記電位比較手段の出力を用いて前記第１出力手段から
の出力又は前記第２出力手段からの出力のいずれか一方
を選択して出力する選択手段を具備することを特徴とす
るビット同期回路。 - 【請求項３】 第１データ信号及びクロック信号が入力
された時に該第１データ信号をクロック信号に同期させ
て出力するビット同期回路において、 前記第１データ信号から、該第１データ信号を一定時間
遅延させた第２データ信号を発生する遅延手段、 前記第１データ信号の位相と前記クロック信号の位相と
を比較する第１位相比較手段、 前記第１位相比較手段の出力の振幅を標本化及び保持す
る第１サンプリング及びホールド手段、 前記第２データ信号の位相と前記クロック信号の位相と
を比較する第２位相比較手段、 前記第２位相比較手段の出力の振幅を標本化及び保持す
る第２サンプリング及びホールド手段、 前記第１サンプリング及びホールド手段の出力と前記第
２サンプリング及びホールド手段の出力とを比較する電
位比較手段、 前記電位比較手段の出力を用いて、前記第１データ信号
又は前記第２データ信号のいずれか一方を選択して出力
する選択手段、及び、 前記選択手段の出力を、前記クロック信号に同期させて
出力する手段を具備することを特徴とするビット同期回
路。 - 【請求項４】 データ信号及び第１クロック信号が入力
された時に該データ信号を該第１クロック信号に同期さ
せて出力するビット同期回路において、 前記第１クロック信号から、該第１クロック信号に同期
し、該第１クロック信号の１／２の周波数を有し、位相
が相互にπ／２異なる第２クロック信号及び第３クロッ
ク信号を発生する手段、 前記データ信号の位相と前記第２クロック信号の位相と
を比較する第１位相比較手段、 前記第１位相比較手段の出力の振幅を標本化及び保持す
る第１サンプリング及びホールド手段、 前記データ信号の位相と前記第３クロック信号の位相と
を比較する第２位相比較手段、 前記第２位相比較手段の出力の振幅を標本化及び保持す
る第２サンプリング及びホールド手段、 前記第１サンプリング及びホールド手段の出力と前記第
２サンプリング及びホールド手段の出力とを比較する電
位比較手段、 前記電位比較手段の出力から、セット及びリセット信号
を発生するセット及びリセット信号発生手段、 前記セット及びリセット信号発生手段の出力を用いて、
前記第１クロック信号又は前記第１クロック信号の位相
反転信号のいずれか一方を選択して出力する選択手段、
及び、 前記選択手段の出力に同期させて前記データ信号を出力
する手段を具備することを特徴とするビット同期回路。 - 【請求項５】 データ信号、第１クロック信号及びプリ
アンブル抽出信号が入力された時に該データ信号を該第
１クロック信号に同期させて出力するビット同期回路に
おいて、 前記第１クロック信号から、該第１クロック信号に同期
し、該第１クロック信号の１／２の周波数を有し、位相
が相互にπ／２異なる第２クロック信号及び第３クロッ
ク信号を発生する手段、 前記データ信号の位相と前記第２クロック信号の位相と
を比較する第１位相比較手段、 前記第１位相比較手段の出力の振幅を標本化及び保持す
る第１サンプリング及びホールド手段、 前記データ信号の位相と前記第３クロック信号の位相と
を比較する第２位相比較手段、 前記第２位相比較手段の出力の振幅を標本化及び保持す
る第２サンプリング及びホールド手段、 前記第１サンプリング及びホールド手段の出力と前記第
２サンプリング及びホールド手段の出力とを比較する電
位比較手段、 前記プリアンブル抽出信号を用いて前記電位比較手段の
出力を保持するホールド手段、 前記ホールド手段の出力を用いて、前記第１クロック信
号又は前記第１クロック信号の位相反転信号のいずれか
一方を選択して出力する選択手段、及び、 前記選択手段の出力に同期させて前記データ信号を出力
する手段を具備することを特徴とするビット同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000081167A JP3495968B2 (ja) | 2000-03-23 | 2000-03-23 | ビット同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000081167A JP3495968B2 (ja) | 2000-03-23 | 2000-03-23 | ビット同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001268061A JP2001268061A (ja) | 2001-09-28 |
| JP3495968B2 true JP3495968B2 (ja) | 2004-02-09 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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- 2000-03-23 JP JP2000081167A patent/JP3495968B2/ja not_active Expired - Fee Related
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