JPH04119736A - クロック再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 例えば、ディジタル無線装置の復調部に使用するクロッ
ク制御回路に関し、 クロック再生回路の構成要素である位相比較回路から２
値判定でなく１位相誤差信号を出力させてクロック再生
回路の高速引き込みを図ることを目的とし 発振出力をサンプリングクロックとして送出する発振器
と、非ゼロ復帰符号で構成されたベースバンド信号をサ
ンプリングクロックを用いてサンプリングするサンプリ
ング手段と、第１．第２の遅延部分で構成され、サンプ
リング手段の出力を所定量だけ遅延する遅延手段と、サ
ンプリング手段の出力と遅延手段の出力とを比較して極
性変化の有無を示す状態変化情報を得るが、該状態変化
情報と該発振器の出力を分周して得た分周出力とからタ
イミング信号を生成するタイミング信号生成手段と、該
第１．第２の遅延部分の出力を乗算して位相誤差信号を
得るが、該タイミング信号を用いてディジタル信号の極
性が変化し、且つ変換点の時の位相誤差をサンプルし９
次のタイミング信号の入力まで保持する位相誤差信号生
成手段とを有する様に構成する。

Ｃ産業上の利用分野〕 例えば、ディジタル通信装置の復調部に使用するクロッ
ク制御回路に関するものである。

近年、ディジタル通信装置の復調部はディジタル化の傾
向にある。この為、同期再生回路もディジタル化してデ
ィジタル信号からクロック成分を抽出してクロック再生
処理を行わなければならない。

そこで、クロック再生回路の構成要素である位相比較回
路から２値判定でなく９位相誤差信号を出力させてクロ
ック再生回路の高速引き込みを図ることが必要である。

〔従来の技術〕

第９図は位相比較回路の従来例のブロック図、第１０図
は第９図の動作説明図である。

ここで、第１０図の左側の符号は第９図中の同じ符号の
部分の波形を示すが、第１０図中の■は受信データ信号
の波形、■はタイミングクロック、■はＡ／Ｄ変換器か
ら出力される極性ビット、■は極性ビットの極性変換点
を検出する変換点検出信号、■は■のタイミングクロッ
クによるＡ／Ｄ変換器のサンプリングタイミングが受信
データ信号の変換点よりも遅れていることを示す遅れ位
相判定信号であり、■は進み位相判定信号である。

また、図中のｔ（１）〜ｔ（５）はタイミングクロック
の立上りの時刻を示し、ｔ（５）は受信データ信号の注
目している変換点時刻を示す。

先ず、時刻ｔ（２）において、第１０図−■の受信デー
タ信号よりも第１０図−■のタイミングクロックの立上
りが遅れている場合について説明する。

Ａ／Ｄ変換器１１はタイミングクロックの立上りで受信
データ信号をサンプリングして＾／Ｄ変換し。

Ａ／Ｄ変換した信号を出力する。そこで、第１０図−■
に示す出力信号の極性ビットは時刻ｔ　（１）では正。

時刻ｔ（２）では負に反転し、時刻ｔ（３）及びｔ（４
）では引き続き負となる。

変換点検出器１２はこの極性ビットの変換点を検出し、
第１０図−■に示す様な１クロック周期の変換点検出信
号を出力する。

第１０図−■のタイミングクロックが遅れ位相である場
合、第１０図−■１に示す受信データ信号の変換点時刻
む（５）は時刻ｔ（１）とｔ（２）との間にあり、従っ
て極性ビットの変換は時刻ｔ（２）で生じ、変換点検出
信号は時刻ｔ（２）とｔ（３）の間でＨレベルとなる。

そこで、位相遅れ判定器１３はこの期間に生した変換点
検出信号（第１０図−■）を検出し、遅れ位相判定信号
を出力する。

一方、タイミングクロックが進み位相である場合（第１
０図中に点線で示す場合）、第１０図−■°の受信デー
タ信号の変換点時刻はｔ（６）となり、従って極性ビッ
トは時刻も（２）では正のままであり２時刻ｔ（３）で
初めて負に反転され、それに応じて第１０図−■の変換
点検出信号が時刻ｔ（３）〜ｔ（４）の間Ｈレベルにな
る。そこで、位相進み判定回路！３はこの期間に生じた
変換点検出信号を検出し、第１０し■に示す進み位相判
定信号を出力する。

そこで、図示しない周波数可変制御発振器は」記の遅れ
判定信号または進み判定信号に対応しズ出力クロックの
周波数を制御するので、タイミーグクロックの一つおき
の立上りが受信データ信ｙの変換点に一致する様になる
。

〔発明が解決しようとする課題〕

上記の様に、従来例は位相の遅れ、進みの２イ一判定だ
けであるから位相が少し進んでいても、力なり進んでい
ても５位相が進んでいると云う判がしか出さない。

一方、フィードフォワード制御の場合、出力程相がΔθ
ずれている時はΔθだけ補正することによって正しい出
力が得られる。

しかし、２値判定の場合にはΔθの補正を行うことが困
難であり、この位相比較回路を用いてクロック再生回路
を構成しても動作が不安定になお可能性がある。

即ち、位相比較回路が２値判定を行っているので位相誤
差の出力が得られず、これに伴ってクロック再生回路の
高速引き込みが困難であると云う問題がある。

本発明は、クロック再生回路の構成要素である位相比較
回路から２値判定でなく１位相誤差信号を出力させてク
ロック再生回路の高速引き込みを図ることを目的とする
。

［課題を解決する為の手段〕 第１図は第１の本発明の原理ブロック図を示す。

図中、２２は発振出力をサンプリングクロックとして送
出する発振器で、２１は非ゼロ復帰符号で構成されたベ
ースバンド信号をサンプリングクロックを用いてサンプ
リングするサンプリング手段であり、２３は第１．第２
の遅延部分で構成され、サンプリング手段の出力を所定
量だけ遅延する遅延手段である。

また、２４はサンプリング手段の出力と遅延手段の出力
とを比較して極性変化の有無を示す状態変化情報を得る
が、該状態変化情報と該発振器の出力を分周して得た分
周出力とからタイミング信号を生成するタイミング信号
生成手段である。

更に、２５は該第１．第２の遅延部分の出力を乗算して
位相誤差信号を得るが、該タイミング信号を用いて該デ
ィジタル信号の極性が変化し、且つ変換点の時の位相誤
差をサンプルし１次のタイミング信号の入力まで保持す
る位相誤差信号生成手段である。

第２図は第２の本発明の原理ブロック図である図中、２
は位相比較回路で、３１は該位相比較回路からの位相誤
差信号の雑音を軽減するフィルタ手段であり、３２は該
フィルタ手段の出力に対応する移相量を該位相比較回路
からの分周出力に与える移相部である。

第３図は第３の本発明の原理ブロック図である。

図中、３４は入力する制御信号で発振周波数が制御され
る電圧制御発振器で、３３は制御信号発生手段であり、
該制御信号発生手段は外部からの選択信号により、該位
相比較回路から出力される位相誤差信号のうち、所定タ
イムスロットの位相誤差信号のみを通過させた後、雑音
を低減させて該制御信号として該電圧制御発振器に印加
する様に構成する。

〔作用〕

第１の本発明はＮＲＺ符号のベースバンド信号を、発振
器で生成したサンプリングクロックを用いて、サンプリ
ング手段でサンプリングして遅延手段に送出する。遅延
手段は第１．第２の遅延部分で構成されており、サンプ
リング手段の出力を所定量だけ遅延する。

そこで、タイミング信号生成手段でサンプリング手段の
出力と遅延手段の出力とを比較して極性変化の有無を示
す状態変化情報を取り出す。

その後、上記発振器の出力を分周して得た分周出力と状
態変化情報とからタイミング信号を生成する。

一方、上記の第１．第２の遅延部分の出力を位相誤差信
号生成手段に加えるが、ここで第１．第２の遅延部分の
出力を乗算して位相誤差信号を得るが、上記のタイミン
グ信号を用いてディジタル信号の極性が変化し、且つ変
換点の時の位相誤差信号をサンプルし９次のタイミング
信号の入力まで保持して出力する。

第２の本発明は位相比較回路からの位相誤差信号をフィ
ルタ手段を介して移相手段に加えて移相量を対応する値
にする。そこで、上記発振器の出力を分周した分周出力
の位相を移相部で移相させて入力データに同期したクロ
ックを再生する。

第３の本発明は上記位相比較回路内の発振器を電圧制御
発振器に置換すると共に、制御信号発生手段を設け、該
制御信号発生手段は外部からの選択信号により１位相比
較回路から出力される位相誤差信号のうち、所定タイム
スロットの位相誤差信号のみを通過させた後、雑音を低
減させて該制御信号として上記電圧制御発振器に印加す
る様に構成する。

これにより、クロック再生回路の構成要素である位相比
較回路から２位判定でなく１位相誤差信号を出力させて
クロック再生回路の高速引き込みを図ることができる。

（実施例〕 第４図は第１の本発明の実施例のブロック図、第５図は
第４図の動作説明図を示す。

なお、第５図中の左側の符号は第４図中の同し符号の部
分の波形を示す。また、Ａ／Ｄ変換器２１はサンプリン
グ手段２１の構成部分、フリップフロップ２３１２３２
は遅延手段２３の構成部分、ＥＸ−ＯＲゲート２４１．
フリップフロップ２４２．２分周器２４３はタイミング
信号生成手段２４の構成部分、乗算、？Ｗ２５Ｌラッチ
２５２は位相誤差信号生成手段２５の構成部分を示す。

以下、サンプリングクロックの速度は入力信号の伝送速
度の倍として、第５図を参照して第４図の動作を説明す
る。

先ず、第５図−■に示ず様なＮＲＺ符号の信号がＡ／Ｄ
変換器２１に入力する。ここには、発振器２２から第５
図−■に示す様なサンプリングクロックが加えられてい
るので、第５図−■に示す様なサンプリング入力信号が
得られ、フリップフロップ（以下、　ＦＦと省略すル）
２３１とＥＸ−ＯＲゲート２４１に加えられる。

ＦＦ　２３１ではサンプリング入力信号を半シンボル分
だけ遅延した後、更に、　ＦＦ　２３２で半シンボル分
だけ遅延して（結局、１シンボル分遅延する）　ＥＸＯ
Ｒゲート２４１　と乗算器２５１に加える（第５図■、
■参照）。

ＥＸ−ＯＲゲート２４１にはサンプリング入力信号と１
シンボル分遅延したサンプリング入力信号が加えられる
ので、入力信号の極性が１→０．またはＯ→１に変化し
たか否かの状態変化情報がＦＦ　２４２に送出される。

ここには、発振器２２の出力を２分周して第５図■に示
す様な２分周出力が加えられているので、第５図−〇に
示す様なタイミング信号がラッチ２５２に送出される。

一方、上記の乗算器にはＦＰ　２３１とＦＦ　２３１の
出力が印加されているので、乗算されて第５図−■に示
す様な入力信号の位相誤差が得られ、これがラッチ２５
２に送出される。

そこで、ラッチ２５２はタイミング信号を用いて、第５
図−■に示す様に入力データが工→０または０→１に変
化し、データの変換点（Ｄ）の時の乗算出力を位相誤差
信号としてサンプリングして、次のタイミング信号の時
までホールドする。

なお、位相誤差は線分ＤＨであるが、線分ＥＦは直線と
して線分ＥＤを位相誤差信号としてホールドする。

次に、第６図は第２の本発明の実施例のブロック図、第
７図は第３の本発明の実施例のブロック図、第８図は第
３の本発明の別の実施例のブロック図を示す。

ここで、低域通過形フィルタ３１１はフィルタ手段３１
の構成部分、遅延部分３２１．セレクタ３２２は移相手
段３２の構成部分、スイッチ３３１．　　低域通過形フ
ィルタ３３２は制御信号発生手段３３の構成部分を示す
。

以下、第６図から順次、動作を説明する。

第６図において、上記の位相比較回路２からの分周出力
が遅延部分３２１に、位相誤差信号が低域通過形フィル
タ３１１を介して制御信号としてセレクタ３２２に加え
られている。

そこで、例えば、遅延線で構成された遅延部分３２１は
入力する分周出力をΔτ１２Δτ、３Δτ・・ｎΔτと
遅延してセレクタに送出する。一方、セレクタ３２２は
制御信号により位相誤差信号に対応する量だけ遅延され
た分周出力をセレクトして再生クロックとして送出する
。

第７図において、位相比較回路２に基準局を含む複数の
送信局からのＴＤＭ信号が入力した時、ここから各局の
バースト信号に対する位相誤差信号送出される。また、
上記の発振器を電圧制御発振器に置換する。

さて、セレクタ３３１で１例えば基準局のバーストに対
する位相誤差信号成分のみをセレクトして低域通過形フ
ィルタを通過させて、制御信号として電圧制御発振器に
加える。そして、制御信号で電圧制御発振器の発振周波
数を制御することにより基準局に同期した第２のクロッ
クを再生することができる。尚、第１のクロックは各局
に同期したクロックとなる。

第８図は第３の本発明の別の実施例のブロック図で、位
相比較回路２からの位相誤差信号を低域通過形フィルタ
を通して制御信号として電圧制御発振器３４の発振周波
数を制御することにより、第７図と同様に各局に同期し
たクロックを生成することができる。

即ち、クロック再生回路の構成要素である位相比較回路
から２値判定でなく２位相誤差信号を出力させてクロッ
ク再生回路の高速引き込みが図れる。

［発明の効果〕 以上詳細に説明した様に、本発明によればクロック再生
回路の構成要素である位相比較回路から２値判定でなく
２位相誤差信号を出力させてクロック再生回路の高速引
き込みが図れると云う効果がある。

【図面の簡単な説明】

第１図は第１の本発明の原理ブロック図、第２図は第２
の本発明の原理ブロック図、第３図は第３の本発明の原
理ブロック図、第４図は第１の本発明の実施例のブロッ
ク図、第５図は第４図の動作説明図、 第６図は第２の本発明の実施例のブロック図、第７図は
第３の本発明の実施例のブロック図、第８図は第３の本
発明の別の実施例のブロック図、第９図は位相比較回路
の従来例のブロック図、第１０図は第９図の動作説明図
を示す。 図において、 ２１はサンプリング手段、 ２２は発振器、 ２３は遅延手段、 ２４はタイミング信号生成手段、 ２５は位相誤差信号生成手段である。 第１の本発明の原理ブロック図 第 凹 第２の本発明の原理ブロック図 第 図 第３の本発明の原理ブロック凶 第 閃 λ２ 第１の本発明の笑扼例のブロック国 第３の本発明の別の天施ジ１のブロック間第 凹 位相叱較回発Φ従来例のブロック囚

Claims (1)

1. 【特許請求の範囲】 １、発振出力をサンプリングクロックとして送出する発
   振器（２２）と、非ゼロ復帰符号で構成されたベースバ
   ンド信号をサンプリングクロックを用いてサンプリング
   するサンプリング手段（２１）と、第１、第２の遅延部
   分で構成され、サンプリング手段の出力を所定量だけ遅
   延する遅延手段（２３）と、サンプリング手段の出力と
   遅延手段の出力とを比較して極性変化の有無を示す状態
   変化情報を得るが、該状態変化情報と該発振器の出力を
   分周して得た分周出力とからタイミング信号を生成する
   タイミング信号生成手段（２４）と、 該第１、第２の遅延部分の出力を乗算して位相誤差信号
   を得るが、該タイミング信号を用いて該ディジタル信号
   の極性が変化し、且つ変換点の時の位相誤差をサンプル
   し、次のタイミング信号の入力まで保持する位相誤差信
   号生成手段（２５）とを有することを特徴とする位相比
   較回路。 ２、請求項１の位相比較回路（２）と、該位相比較回路
   からの位相誤差信号の雑音を軽減するフィルタ手段（３
   １）と、該フィルタ手段の出力に対応する移相量を該位
   相比較回路からの分周出力に与える移相手段（３２）と
   から構成されたことを特徴とするクロック再生回路。 ３、請求項２のクロック再生回路において、位相比較回
   路内の発振器を入力する制御信号で発振周波数が制御さ
   れる電圧制御発振器（３４）に置換すると共に、制御信
   号発生手段（３３）を設け、該制御信号発生手段は外部
   からの選択信号により、該位相比較回路から出力される
   位相誤差信号のうち、所定タイムスロットの位相誤差信
   号のみを通過させた後、雑音を低減させて該制御信号と
   して該電圧制御発振器に印加する様に構成したことを特
   徴とするクロック再生回路。