JP3831185B2 - タイミング再生装置および復調器、ならびに可変分周回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、無線通信に用いられる復調器に関するものであり、特に、常に受信データのナイキスト点をサンプリングするように再生クロックの位相を制御するタイミング再生装置および復調器、ならびに当該タイミング再生装置および復調器に用いられる可変分周回路、に関するものである。
【０００２】
【従来の技術】
以下、従来のタイミング再生装置および復調器について説明する。従来のタイミング再生装置としては、たとえば、文献「ディジタル衛星通信」（VIJAY K.BHARGAVA, DAVID HACCOUN, ROBERT MATYAS, PETER P. NUSPL著 ジャテック出版，pp136-139）に記載された、「２値量子化ディジタルＰＬＬ（Binary Quantized Digital Phase-Locked Loop）」がある。
【０００３】
図２３は、上記タイミング再生装置を含む従来の復調器の構成を示す図である。図２３において、１はアンテナであり、２は周波数変換部であり、１００はタイミング再生部（上記タイミング再生装置に対応）であり、４はデータ判定部であり、１１はサンプリング部であり、１２は非線形変換部であり、１３は位相比較部であり、１４は平均化部であり、１１１は（Ｎ＋ｋ）分周部であり、１１２は原振クロック生成部である。
【０００４】
つぎに、上記従来の復調器の動作を説明する。ここでは、変調方式として、ＱＰＳＫ変調方式を採用する。まず、アンテナ１を介してＱＰＳＫ変調が施された無線信号を受け取った周波数変換部２では、当該無線信号の周波数を無線周波数からベースバンド周波数に変換し、周波数変換後の信号として、ベースバンド信号の同相成分Ｉ（ｔ）と直交成分Ｑ（ｔ）とを出力する。
【０００５】
タイミング再生部１００では、内部でサンプリングしたベースバンド信号Ｉi，Ｑi （ただし、Ｉはサンプリング後のベースバンド信号の同相成分であり、Ｑはサンプリング後のベースバンド信号の直交成分であり、ｉ＝１，２，３・・・である）を用い、受信データのナイキスト点に対する再生クロックの位相の進み／遅れを求め、進んでいる場合は再生クロックの位相を遅らせ、遅れている場合は再生クロックの位相を進ませる。なお、従来技術では、位相比較部１３、平均化部１４、および（Ｎ＋ｋ）分周部１１１でＰＬＬ（Phase Locked Loop）を構成する。ここでは、常に再生クロックの立上がりエッジが受信データのナイキスト点をサンプリングするように、再生クロックの位相を制御する。
【０００６】
データ判定部４では、上記サンプリング後のベースバンド信号を用いて、送信されてきたデータを判定し、判定後のデータを復調データとして出力する。
【０００７】
ここで、タイミング再生部１００の動作を詳細に説明する。まず、サンプリング部１１では、受け取ったアナログのベースバンド信号を、後段の（Ｎ＋ｋ）分周部１１１から出力される再生クロックの立上がりエッジと立下りエッジのタイミングでサンプリングし、ディジタル信号に変換する。なお、再生クロックの周期がシンボル周期Ｔであるため、データのサンプリング周期はＴ／２となる。
【０００８】
図２４は、サンプリング部１１の構成を示す図である。図２４において、１２１，１２２，１２３，１２４はＡ／Ｄ変換器であり、１２５，１２６はＤフリップフロップである。ここでは、Ａ／Ｄ変換器１２１が、再生クロック立上がりエッジでベースバンド信号の同相成分Ｉ（ｔ）をサンプリングし、Ａ／Ｄ変換器１２２が、再生クロック立下がりエッジでベースバンド信号の同相成分Ｉ（ｔ）をサンプリングする。同様に、Ａ／Ｄ変換器１２３が、再生クロック立上がりエッジでベースバンド信号の直交成分Ｑ（ｔ）をサンプリングし、Ａ／Ｄ変換器１２４が、再生クロック立下がりエッジでベースバンド信号の同相成分Ｑ（ｔ）をサンプリングする。また、Ｄフリップフロップ１２５では、Ａ／Ｄ変換器１２１出力のデータを再生クロックの立下りエッジでリタイミングする。同様に、Ｄフリップフロップ１２６では、Ａ／Ｄ変換器１２３出力のデータを再生クロックの立下りエッジでリタイミングする。
【０００９】
つぎに、非線形変換部１２では、ベースバンド信号Ｉ（ｔ），Ｑ（ｔ）に非線形処理を施して、シンボル周波数ｆs（＝１／Ｔ）成分を有する信号α（ｔ）に変換する。非線形処理としては、たとえば、次式に基づく振幅差分処理がある。
【００１０】
図２５および図２６は、たとえば、ＱＰＳＫ変調におけるタイミング再生用プリアンブルパターンとして広く用いられている“１１００”パターン受信時のベースバンド信号を示す図である。詳細には、図２５は、“１１００”パターン受信時のベースバンド信号を複素平面で表記した場合を示し、この場合、点Ａと点Ｂを１シンボル周期で交互に繰り返す信号となる。ただし、θcはキャリア位相である。また、図２６は、θc＝４５．０［ｄｅｇ］，“１１００”パターンの受信ベースバンド信号波形を示し、ナイキスト点は時刻ｎ（＝１，２，３，・・・）シンボルに位置する。
【００１１】
また、図２７は、上記信号を式（１）に基づいて非線形変換した場合の波形を示す図である。図２７の結果から、非線形変換後のα（ｔ）はシンボル周期Ｔで増減を繰り返す波形であり、シンボル周波数ｆs（＝１／Ｔ）成分を豊富に有していることが判る。なお、上記非線形処理は、時間的に連続的な信号に対する処理であり、実際に非線形変換部１２に入力される信号は、離散的なデータＩi，Ｑiである。よって、非線形変部１２における処理は、上記式（１）の処理と等価な次式（２）で行われる。
αi＝（（Ｉi−Ｉi-1）2＋ （Ｑi−Ｑi-1）2）1/2 （２）
ただし、ｉが奇数のときのＩi，Ｑiは、再生クロックの立上がりエッジでサンプリングされたデータを表し、ｉが偶数のときのＩi，Ｑiは、再生クロックの立下がりエッジでサンプリングされたデータを表す。
【００１２】
つぎに、位相比較部１３では、再生クロックの立上がりエッジでサンプリングされたデータＩ2j-1，Ｑ2j-1（ｊ＝１，２，３，…）から求まる、
α2j-1＝（（Ｉ2j-1−Ｉ2j-2）2＋ （Ｑ2j-1−Ｑ2j-2）2）1/2 （３）
と、再生クロック立下がりエッジでサンプリングされたデータＩ2j，Ｑ2j（ｊ＝１，２，３，…）から求まる、
α2j＝（（Ｉ2j−Ｉ2j-1）2＋ （Ｑ2j−Ｑ2j-1）2）1/2 （４）
と、を比較する。
【００１３】
このとき、位相比較部１３では、α2j-1とα2jとの関係に応じて、位相の進み（ＬＥＡＤ）および遅れ（ＬＡＧ）を表す信号を出力する。すなわち、位相比較部１３では、
（１）α2j-1＜α2jの場合、具体的にいうと、図２８の場合、再生クロックの位相がナイキスト点より遅れていると判定し、ＬＥＡＤ＝“０”，ＬＡＧ＝“１”を出力する。
（２）α2j-1＞α2jの場合、具体的にいうと、図２９の場合、再生クロックの位相がナイキスト点より進んでいると判定し、ＬＥＡＤ＝“１”，ＬＡＧ＝“０”を出力する。
（３）α2j-1＝α2jの場合、再生クロックの立上がり位置がナイキスト点と一致していると判定し、ＬＥＡＤ＝“０”，ＬＡＧ＝“０”を出力する。
【００１４】
つぎに、平均化部１４では、上記位相の進み／遅れを平均化し、平均的に位相が進んでいる場合は再生クロックの位相を遅らせる命令（ＵＰ＝“０”，ＤＯＷＮ＝“１”）を、平均的に位相が遅れている場合は再生クロックの位相を進ませる命令（ＵＰ＝“１”，ＤＯＷＮ＝“０”）を、後段の（Ｎ＋ｋ）分周部１１１に通知する。上記平均化部１４は、アップダウンカウンタおよび比較器で構成されるランダムウォークフィルタで実現でき、たとえば、アップダウンカウンタの値をＸ，フィルタの時定数を決定する定数をＹ，位相比較部１３出力の位相検出値をＤ＝（ＬＥＡＤ−ＬＡＧ）∈｛−１，０，＋１｝とすると、ランダムウォークフィルタは、アップダウンカウンタ値の初期値Ｘ＝Ｙから、１シンボル毎にカウント値をＸ→Ｘ＋Ｄに更新し、以下の動作を行う。
（１）カウント値ＸがＸ＝０となったら、ＵＰ＝“１”，ＤＯＷＮ＝“０”を出力し、同時にカウント値Ｘを初期値Ｘ＝Ｙにセットする。
（２）カウント値ＸがＸ＝２Ｙとなったら、ＵＰ＝“０”，ＤＯＷＮ＝“１”を出力し、同時にカウント値Ｘを初期値Ｘ＝Ｙにセットする。
（３）カウント値Ｘが、０＜Ｘ＜２Ｙの範囲では、ＵＰ＝“０”，ＤＯＷＮ＝“０”を出力する。
【００１５】
つぎに、原振クロック生成部１１２では、シンボル周波数ｆsのＮ倍の周波数を有する原振クロックを出力する。すなわち、原振クロックの周波数ｆclkとシンボル周波数ｆsとの関係は、ｆclk＝Ｎｆsである。
【００１６】
最後に、（Ｎ＋ｋ）分周部１１１では、たとえば、再生クロックの位相制御信号をｋ＝（ＵＰ−ＤＯＷＮ）＝（−１，０，１）とした場合、原振クロックを（Ｎ＋ｋ）分周（可変分周）し、当該分周したクロックを再生クロックとして出力する。具体的にいうと、たとえば、ｋ＝０（すなわち、ＵＰ＝“０”，ＤＯＷＮ＝“０”）の場合、再生クロックは、原振クロックをＮ分周して生成されるため、シンボル周期Ｔ＝１／ｆsと一致する。また、Ｋ＝−１（すなわち、ＵＰ＝“０”，ＤＯＷＮ＝“１”）の場合、再生クロックは、原振クロックを（Ｎ＋１）分周して生成されるため、再生クロックの周期がＴ（Ｎ＋１）／Ｎとなる。また、Ｋ＝＋１（すなわち、ＵＰ＝“１”，ＤＯＷＮ＝“０”）の場合、再生クロックは、原振クロックを（Ｎ−１）分周して生成されるため、再生クロックの周期がＴ（Ｎ−１）／Ｎとなる。
【００１７】
つぎに、上記（Ｎ＋ｋ）分周部１１１の動作を詳細に説明する。図３０は、上記（Ｎ＋ｋ）分周部１１１の構成を示す図である。図３０において、２０１は同期ロード値生成部であり、２０２は同期ロード値選択部であり、２０３はロードパルス生成部であり、２０４は（ｌｏｇ2Ｎ）ｂｉｔカウンタである。
【００１８】
同期ロード値生成部２０１では、あらかじめ３つのデータＵＰ＿ＤＡＴＡ＝（Ｎ−２），ＳＴ＿ＤＡＴＡ＝（Ｎ−１），ＤＷ＿ＤＡＴＡ＝０を出力する。そして、同期ロード値選択部２０２では、ＵＰ，ＤＯＷＮ信号に基づいて、３つのデータＵＰ＿ＤＡＴＡ，ＳＴ＿ＤＡＴＡ，ＤＷ＿ＤＡＴＡのなかからいずれか一つをＬＯＡＤ＿ＤＡＴＡとして出力する。
ＵＰ＝“１”，ＤＯＷＮ＝“０”；
ＬＯＡＤ＿ＤＡＴＡ＝ＵＰ＿ＤＡＴＡ＝（Ｎ−２） （５）
ＵＰ＝“０”，ＤＯＷＮ＝“１”；
ＬＯＡＤ＿ＤＡＴＡ＝ＤＷ＿ＤＡＴＡ＝０ （６）
ＵＰ＝“０”，ＤＯＷＮ＝“０”；
ＬＯＡＤ＿ＤＡＴＡ＝ＳＴ＿ＤＡＴＡ＝（Ｎ−１） （７）
【００１９】
（ｌｏｇ2Ｎ）ｂｉｔカウンタ２０４では、後述するロードパルス生成部２０３から入力されるＬＯＡＤ＿ＰＵＬＳＥ信号の論理が“０”の場合に、原振クロックの立上がりエッジに同期して、ダウンカウント動作を行う。一方、ＬＯＡＤ＿ＰＵＬＳＥ信号の論理が“１”の場合には、ＬＯＡＤ＿ＤＡＴＡを同期ロードする。なお、（ｌｏｇ2Ｎ）ｂｉｔカウンタ２０４では、カウント値の最上位ビット（ＭＳＢ）を再生クロックとして出力する。
【００２０】
ロードパルス生成部２０３では、上記カウンタ値を入力とし、同期ロードパルスＬＯＡＤ＿ＰＵＬＳＥを出力する。ＬＯＡＤ＿ＰＵＬＳＥは、通常論理“０”であるが、（ｌｏｇ2Ｎ）ｂｉｔカウンタ２０４から出力されるカウンタ値が“０”を示した場合に、原振クロックの１周期分だけ論理“１”を出力する。したがって、再生クロックの周期は、ＬＯＡＤ＿ＰＵＬＳＥによって異なり、ＬＯＡＤ＿ＤＡＴＡ＝（Ｎ−１）の場合はＴ（シンボル周期）となり、ＬＯＡＤ＿ＤＡＴＡ＝０の場合はＴ（Ｎ＋１）／Ｎとなり、ＬＯＡＤ＿ＤＡＴＡ＝（Ｎ−２）の場合はＴ（Ｎ−１）／Ｎとなる。
【００２１】
ここで、（Ｎ＋ｋ）分周部１１１の動作を、Ｎ＝１６の場合を例として説明する。なお、ここでは、（Ｎ＋ｋ）分周＝（１６＋ｋ）分周となり、さらに（ｌｏｇ2Ｎ）ｂｉｔカウンタ２０４が４ビットダウンカウンタとなる。
図３１は、ＵＰ＝“０”，ＤＯＷＮ＝“０”時（無制御時）の動作を示すタイミングチャートである。ここでは、ＬＯＡＤ＿ＤＡＴＡ＝ＳＴ＿ＤＡＴＡ＝（１６−１）＝１５が、４ （＝ｌｏｇ2１６）ビットダウンカウンタに同期ロードされる。４ビットダウンカウンタに“１５”を同期ロードするタイミングは、図中に示すように、ＬＯＡＤ＿ＰＵＬＳＥが論理“１”を示す位置である。すなわち、“１５”を同期ロードする時の４ビットダウンカウンタの動作は、“通常時の０”から“１５”へのダウンカウントと同一の動作となる。したがって、再生クロックは、原振クロックを１６分周して生成され、１周期がＴ（ｆclk＝１６ｆs）となる。
【００２２】
また、図３２は、ＵＰ＝“０”，ＤＯＷＮ＝“１”時（位相を遅らせる）の動作を示すタイミングチャートである。ここでは、ＬＯＡＤ＿ＤＡＴＡ＝ＤＷ＿ＤＡＴＡ＝０が、４ビットダウンカウンタに同期ロードされる。４ビットダウンカウンタに“０”を同期ロードするタイミングは、図３０と同様であり、図中に示すように、ＬＯＡＤ＿ＰＵＬＳＥが論理“１”を示す位置である。すなわち、“０”を同期ロードする時の４ビットダウンカウンタの動作は、“０”→“０”となり、原振クロックを１７分周して再生クロックを生成する動作と等価になる。したがって、再生クロックの周期が１７Ｔ／１６となり、再生クロックの位相は、２π（Ｔ／１６）だけ遅れることとなる。
【００２３】
また、図３３は、ＵＰ＝“１”，ＤＯＷＮ＝“０”時（位相を進ませる）の動作を示すタイミングチャートである。ここでは、ＬＯＡＤ＿ＤＡＴＡ＝ＵＰ＿ＤＡＴＡ＝（１６−２）＝１４が、４ビットダウンカウンタに同期ロードされる。４ビットダウンカウンタに“１４”を同期ロードするタイミングは、図３０と同様であり、図中に示すように、ＬＯＡＤ＿ＰＵＬＳＥが論理“１”を示す位置である。すなわち、“１４”を同期ロードする時の４ビットダウンカウンタの動作は、“０”→“１４” となり、原振クロックを１５分周して再生クロックを生成する動作と等価になる。したがって、再生クロックの周期が１５Ｔ／１６となり、再生クロックの位相は、２π（Ｔ／１６）だけ進むこととなる。
【００２４】
このように、従来の復調器においては、（Ｎ＋ｋ）分周部１１１が、再生クロックの立上がりエッジがナイキスト点をサンプリングするように、当該再生クロックの位相を制御する。このとき、位相制御のステップ幅は、Ｔ／Ｎ（上記例の場合はＴ／１６）となる。また、従来の復調器においては、再生クロックの位相が遅れている場合、“←”の方向に再生クロックの位相を進ませ、一方、再生クロックの位相が進んでいる場合は、“→”の方向に再生クロックの位相を遅らせている。
【００２５】
【発明が解決しようとする課題】
しかしながら、上記、タイミング再生部を有する従来の復調器においては、（Ｎ＋ｋ）分周部１１１が、原振クロックで高速に動作するため、近年の広帯域無線通信システムのようにシンボルレート（＝シンボル周波数ｆs）が数十〜数百Ｍｂａｕｄ（＝ＭＨｚ）になると、動作速度が速くなりすぎ、安価なデバイスでは実現できない、という問題点があった。特にディジタル無線通信システムにおいて、良好なビット誤り率特性を実現するためには、位相制御のステップ幅が「Ｔ／Ｎ≦Ｔ／１６」であること、すなわち、原振クロックの周波数ｆclkが「ｆclk≧１６ｆs」であること、が望ましい。この場合、（Ｎ＋ｋ）分周部１１１では、少なくともシンボルレートの１６倍の速度を要する。したがって、ｆs＝２５ＭＨｚと仮定すると、（Ｎ＋ｋ）分周部１１１は、動作速度が４００ＭＨｚと非常に高速になるため、ＣＭＯＳデバイスで実現することが非常に困難となり、（Ｎ＋ｋ）分周部１１１のみ、高価なＥＣＬデバイス等を使用せざるを得ない。
【００２６】
また、上記のように、（Ｎ＋ｋ）分周部１１１の動作周波数が高くなると、復調器の消費電力が増加する、という問題点もあった。
【００２７】
本発明は、上記に鑑みてなされたものであって、可変分周部の低コスト化、かつ、従来と同等の詳細な位相制御ステップ幅を実現しつつ回路動作の低速化を実現可能なタイミング再生装置を得ること、また、広帯域無線通信を行う場合においても、ビット誤り率特性の向上、低コスト化、および低消費電力化、を実現可能な復調器、を得ることを目的とする。
【００２８】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるタイミング再生装置にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように当該再生クロックの位相を制御する構成とし、さらに、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタ（後述する実施の形態の第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６に相当）と、前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第２のカウンタ（第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７に相当）と、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方のカウンタ出力をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段（１ｂｉｔカウンタ２１、マスク信号生成部２２、同期ロード値出力部２３、第１のロードパルス生成部２４、第２のロードパルス生成部２５に相当）、前記マスク信号にしたがっていずれか一方のカウンタ出力をマスクし、マスクが解除されている他方のカウンタ出力を再生クロックとして出力する再生クロック出力手段（第１のマスク部２８、第２のマスク部２９、クロック合成部３０に相当）と、を備えることを特徴とする。
【００２９】
つぎの発明にかかるタイミング再生装置にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように当該再生クロックの位相を制御する構成とし、さらに、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、前記第１のカウンタと同様に動作し、さらに、上位ｎ番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタ（第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ３２に相当）と、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方のカウンタ出力をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段（１ｂｉｔカウンタ２１、マスク信号生成部２２、同期ロード値出力部２３、第１のロードパルス生成部２４、第２のロードパルス生成部３１に相当）と、前記マスク信号にしたがっていずれか一方のカウンタ出力をマスクし、マスクが解除されている他方のカウンタ出力を再生クロックとして出力する再生クロック出力手段（第１のマスク部２８、Ｄフリップフロップ３３、第２のマスク部２９、クロック合成部３０に相当）と、を備えることを特徴とする。
【００３０】
つぎの発明にかかるタイミング再生装置にあっては、さらに、前記再生クロックの立上がりエッジおよび立下りエッジを用いて、受信アナログベースバンド信号をシンボルレートの２倍の速度でＡ／Ｄ変換し、その結果を受信ディジタルベースバンド信号として出力するサンプリング手段（サンプリング部１１に相当）と、前記受信ディジタルベースバンド信号を非線形変換する非線形変換手段（非線形変換部１２に相当）と、前記非線形変換後の出力と前記再生クロックの位相とを比較する位相比較手段（位相比較部１３に相当）と、前記位相比較結果を平均化する平均化手段（平均化部１４に相当）と、シンボルレートのＭ倍の周波数を有する原振クロックを生成する原振クロック生成手段（原振クロック生成部１６に相当）と、を備え、前記可変分周手段（（Ｍ＋ｋ／２）分周部１５に相当）は、前記位相の進み／遅れに関する命令に応じて、原振クロックをＭ＋ｋ／２（ｋ∈｛−１，０，＋１｝）分周し、いずれか一方の上位ｎ＝１番目のビットの信号（ＭＳＢ）を再生クロックとして出力することを特徴とする。
【００３１】
つぎの発明にかかるタイミング再生装置にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように当該再生クロックの位相を制御する構成とし、さらに、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタ（第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１に相当）と、前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を出力する第２のカウンタ（第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２に相当）と、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方の上位ｎ＋１番目のビットの信号をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方の上位ｎ＋１番目のビットの信号をマスクし、マスクが解除されている他方の上位ｎ＋１番目のビットの信号を２倍再生クロックとして出力する２倍再生クロック出力手段（第１のマスク部５３、第２のマスク部５４、クロック合成部３０に相当）と、を備えることを特徴とする。
【００３２】
つぎの発明にかかるタイミング再生装置にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように当該再生クロックの位相を制御する構成とし、さらに、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタ（第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ６２に相当）と、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方の上位ｎ＋１番目のビットの信号をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段（１ｂｉｔカウンタ２１、マスク信号生成部２２、同期ロード値出力部２３、第１のロードパルス生成部２４、第２のロードパルス生成部６１に相当）と、前記マスク信号にしたがっていずれか一方の上位ｎ＋１番目のビットの信号をマスクし、マスクが解除されている他方の上位ｎ＋１番目のビットの信号を２倍再生クロックとして出力する２倍再生クロック出力手段（第１のマスク部５３、Ｄフリップフロップ６３、第２のマスク部５４、クロック合成部３０に相当）と、を備えることを特徴とする。
【００３３】
つぎの発明にかかるタイミング再生装置にあっては、さらに、前記２倍再生クロックの立上がりエッジを用いて、受信アナログベースバンド信号をシンボルレートの２倍の速度でＡ／Ｄ変換し、その結果を受信ディジタルベースバンド信号として出力するサンプリング手段（サンプリング部１１ａに相当）と、前記受信ディジタルベースバンド信号を非線形変換する非線形変換手段と、前記非線形変換後の出力と前記再生クロックの位相とを比較する位相比較手段と、前記位相比較結果を平均化する平均化手段と、シンボルレートのＭ倍の周波数を有する原振クロックを生成する原振クロック生成手段と、を備え、前記可変分周手段（（Ｍ／２＋ｋ／２）分周部４１に相当）は、前記位相の進み／遅れに関する命令に応じて、原振クロックをＭ／２＋ｋ／２（ｋ∈｛−１，０，＋１｝）分周し、いずれか一方の上位ｎ＋１＝２（ｎ＝１）番目のビットの信号を２倍再生クロックとして出力し、さらに前記第１のカウンタが出力する上位ｎ＝１番目のビットの信号を再生クロックとして出力することを特徴とする。
【００３４】
つぎの発明にかかるタイミング再生装置にあっては、前記位相比較手段、前記平均化手段、および前記可変分周手段で、ＰＬＬを構成することを特徴とする。
【００３５】
つぎの発明にかかる復調器にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように位相制御された当該再生クロックを用いて、当該受信データを復調する構成とし、さらに、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方のカウンタ出力をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方のカウンタ出力をマスクし、マスクが解除されている他方のカウンタ出力を再生クロックとして出力する再生クロック出力手段と、を備えることを特徴とする。
【００３６】
つぎの発明にかかる復調器にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように位相制御された当該再生クロックを用いて、当該受信データを復調する構成とし、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、前記第１のカウンタと同様に動作し、さらに、上位ｎ番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方のカウンタ出力をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方のカウンタ出力をマスクし、マスクが解除されている他方のカウンタ出力を再生クロックとして出力する再生クロック出力手段と、を備えることを特徴とする。
【００３７】
つぎの発明にかかる復調器にあっては、さらに、無線信号を受信するアンテナ（アンテナ１に相当）と、前記無線信号を受信アナログベースバンド信号に周波数変換する周波数変換手段（周波数変換部２に相当）と、前記再生クロックの立上がりエッジおよび立下りエッジを用いて、前記受信アナログベースバンド信号をシンボルレートの２倍の速度でＡ／Ｄ変換し、その結果を受信ディジタルベースバンド信号として出力するサンプリング手段と、前記受信ディジタルベースバンド信号を非線形変換する非線形変換手段と、前記非線形変換後の出力と前記再生クロックの位相とを比較する位相比較手段と、前記位相比較結果を平均化する平均化手段と シンボルレートのＭ倍の周波数を有する原振クロックを生成する原振クロック生成手段と、前記再生クロックを用いて、前記受信ディジタルベースバンド信号を判定し、判定後のデータを復調データとして出力するデータ復調手段と、を備えることを特徴とする。
【００３８】
つぎの発明にかかる復調器にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように位相制御された当該再生クロックを用いて、当該受信データを復調する構成とし、さらに、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を出力する第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方の上位ｎ＋１番目のビットの信号をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方の上位ｎ＋１番目のビットの信号をマスクし、マスクが解除されている他方の上位ｎ＋１番目のビットの信号を２倍再生クロックとして出力する２倍再生クロック出力手段と、を備えることを特徴とする。
【００３９】
つぎの発明にかかる復調器にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように位相制御された当該再生クロックを用いて、当該受信データを復調する構成とし、さらに、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方の上位ｎ＋１番目のビットの信号をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方の上位ｎ＋１番目のビットの信号をマスクし、マスクが解除されている他方の上位ｎ＋１番目のビットの信号を２倍再生クロックとして出力する２倍再生クロック出力手段と、を備えることを特徴とする。
【００４０】
つぎの発明にかかる復調器にあっては、さらに、無線信号を受信するアンテナと、前記無線信号を受信アナログベースバンド信号に周波数変換する周波数変換手段と、前記２倍再生クロックの立上がりエッジを用いて、前記受信アナログベースバンド信号をシンボルレートの２倍の速度でＡ／Ｄ変換し、その結果を受信ディジタルベースバンド信号として出力するサンプリング手段と、前記受信ディジタルベースバンド信号を非線形変換する非線形変換手段と、前記非線形変換後の出力と前記再生クロックの位相とを比較する位相比較手段と、前記位相比較結果を平均化する平均化手段と、シンボルレートのＭ倍の周波数を有する原振クロックを生成する原振クロック生成手段と、前記再生クロックを用いて、前記受信ディジタルベースバンド信号を判定し、判定後のデータを復調データとして出力するデータ復調手段と、を備えることを特徴とする。
【００４１】
つぎの発明にかかる可変分周回路にあっては、原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方のカウンタ出力をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方のカウンタ出力をマスクし、マスクが解除されている他方のカウンタ出力を再生クロックとして出力する再生クロック出力手段と、を備えることを特徴とする。
【００４２】
つぎの発明にかかる可変分周回路にあっては、原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、前記第１のカウンタと同様に動作し、さらに、上位ｎ番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方のカウンタ出力をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方のカウンタ出力をマスクし、マスクが解除されている他方のカウンタ出力を再生クロックとして出力する再生クロック出力手段と、を備えることを特徴とする。
【００４３】
つぎの発明にかかる可変分周回路にあっては、原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を出力する第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方の上位ｎ＋１番目のビットの信号をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方の上位ｎ＋１番目のビットの信号をマスクし、マスクが解除されている他方の上位ｎ＋１番目のビットの信号を２倍再生クロックとして出力する２倍再生クロック出力手段と、を備えることを特徴とする。
【００４４】
つぎの発明にかかる可変分周回路にあっては、原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方の上位ｎ＋１番目のビットの信号をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方の上位ｎ＋１番目のビットの信号をマスクし、マスクが解除されている他方の上位ｎ＋１番目のビットの信号を２倍再生クロックとして出力する２倍再生クロック出力手段と、を備えることを特徴とする。
【００４５】
【発明の実施の形態】
以下に、本発明にかかるタイミング再生装置および復調器の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００４６】
実施の形態１．
図１は、本発明にかかる復調器の構成を示す図である。図１において、１はアンテナであり、２は周波数変換部であり、３はタイミング再生部であり、４はデータ判定部であり、１１はサンプリング部であり、１２は非線形変換部であり、１３は位相比較部であり、１４は平均化部であり、１５は可変分周回路として動作する（Ｍ＋ｋ／２）分周部であり、１６は原振クロック生成部である。
【００４７】
つぎに、上記復調器の動作を簡単に説明する。ここでは、変調方式として、ＱＰＳＫ変調方式を採用する。まず、アンテナ１を介してＱＰＳＫ変調が施された無線信号を受け取った周波数変換部２では、当該無線信号の周波数を無線周波数からベースバンド周波数に変換し、周波数変換後の信号として、ベースバンド信号の同相成分Ｉ（ｔ）と直交成分Ｑ（ｔ）とを出力する。
【００４８】
タイミング再生部３では、内部でサンプリングしたベースバンド信号Ｉi，Ｑi （ただし、Ｉはサンプリング後のベースバンド信号の同相成分であり、Ｑはサンプリング後のベースバンド信号の直交成分であり、ｉ＝１，２，３・・・である）を用い、受信データのナイキスト点に対する再生クロックの位相の進み／遅れを求め、進んでいる場合は再生クロックの位相を遅らせ、遅れている場合は再生クロックの位相を進ませる。なお、ここでは、位相比較部１３、平均化部１４、および（Ｍ＋ｋ／２）分周部１５でＰＬＬ（Phase Locked Loop）を構成する。ここでは、常に再生クロックの立上がりエッジが受信データのナイキスト点をサンプリングするように、再生クロックの位相を制御する。
【００４９】
ただし、タイミング再生部３では、先に説明したタイミング再生部１００とは異なり、従来の１／２の周波数（すなわち、ｆclk＝Ｎｆs／２）の原振クロックを用いて、タイミング再生部１００と同等な位相制御ステップ幅Ｔc＝Ｔ／Ｎ（Ｔ：シンボル周期、Ｎ＝１，２，３，・・・）を実現する。
【００５０】
データ判定部４では、上記サンプリング後のベースバンド信号を用いて、送信されてきたデータを判定し、判定後のデータを復調データとして出力する。
【００５１】
ここで、本実施の形態のタイミング再生部３の動作を詳細に説明する。まず、サンプリング部１１では、従来同様、受け取ったアナログのベースバンド信号を、後段の（Ｍ＋ｋ／２）分周部１５から出力される再生クロックの立上がりエッジと立下りエッジのタイミングでサンプリングし、ディジタル信号に変換する。なお、再生クロックの周期がシンボル周期Ｔであるため、データのサンプリング周期はＴ／２となる。
【００５２】
つぎに、非線形変換部１２では、従来同様、ベースバンド信号Ｉ（ｔ），Ｑ（ｔ）に非線形処理を施して、シンボル周波数ｆs（＝１／Ｔ）成分を有する信号α（ｔ）に変換する。なお、非線形処理としては、たとえば、先に説明した式（１）に基づく振幅差分処理がある。
【００５３】
つぎに、位相比較部１３では、再生クロックの立上がりエッジでサンプリングされたデータＩ2j-1，Ｑ2j-1（ｊ＝１，２，３，…）から求まる前述の式（３）と、再生クロック立下がりエッジでサンプリングされたデータＩ2j，Ｑ2j（ｊ＝１，２，３，…）から求まる前述の式（４）と、を比較する。
【００５４】
このとき、位相比較部１３では、α2j-1とα2jとの関係に応じて、位相の進み（ＬＥＡＤ）および遅れ（ＬＡＧ）を表す信号を出力する。すなわち、位相比較部１３では、
（１）α2j-1＞α2jの場合、再生クロックの位相がナイキスト点より遅れていると判定し、ＬＥＡＤ＝“０”，ＬＡＧ＝“１”を出力する（図２８参照）。
（２）α2j-1＜α2jの場合、再生クロックの位相がナイキスト点より進んでいると判定し、ＬＥＡＤ＝“１”，ＬＡＧ＝“０”を出力する（図２９参照）。
（３）α2j-1＝α2jの場合、再生クロックの立上がり位置がナイキスト点と一致していると判定し、ＬＥＡＤ＝“０”，ＬＡＧ＝“０”を出力する。
【００５５】
つぎに、平均化部１４では、上記位相の進み／遅れを平均化し、平均的に位相が進んでいる場合は再生クロックの位相を遅らせる命令（ＵＰ＝“０”，ＤＯＷＮ＝“１”）を、平均的に位相が遅れている場合は再生クロックの位相を進ませる命令（ＵＰ＝“１”，ＤＯＷＮ＝“０”）を、後段の（Ｍ＋ｋ／２）分周部１５に通知する。上記平均化部１４は、アップダウンカウンタおよび比較器で構成されるランダムウォークフィルタで実現でき、たとえば、アップダウンカウンタの値をＸ，フィルタの時定数を決定する定数をＹ，位相比較部１３出力の位相検出値をＤ＝（ＬＥＡＤ−ＬＡＧ）∈｛−１，０，＋１｝とすると、ランダムウォークフィルタは、アップダウンカウンタ値の初期値Ｘ＝Ｙから、１シンボル毎にカウント値をＸ→Ｘ＋Ｄに更新し、以下の動作を行う。
（１）カウント値ＸがＸ＝０となったら、ＵＰ＝“１”，ＤＯＷＮ＝“０”を出力し、同時にカウント値Ｘを初期値Ｘ＝Ｙにセットする。
（２）カウント値ＸがＸ＝２Ｙとなったら、ＵＰ＝“０”，ＤＯＷＮ＝“１”を出力し、同時にカウント値Ｘを初期値Ｘ＝Ｙにセットする。
（３）カウント値Ｘが、０＜Ｘ＜２Ｙの範囲では、ＵＰ＝“０”，ＤＯＷＮ＝“０”を出力する。
【００５６】
つぎに、原振クロック生成部１６では、シンボル周波数ｆs（＝１／Ｔ）のＭ（＝１，２，３，…）倍の周波数を有する原振クロックを出力する。すなわち、原振クロックの周波数ｆclkとシンボル周波数ｆsとの関係は、ｆclk＝Ｍｆsである。
【００５７】
最後に、（Ｍ＋ｋ／２）分周部１５では、たとえば、再生クロックの位相制御信号をｋ＝（ＵＰ−ＤＯＷＮ）＝（−１，０，１）とした場合、原振クロックを（Ｍ＋ｋ／２）分周（可変分周）し、当該分周したクロックを再生クロックとして出力する。具体的にいうと、たとえば、ｋ＝０（すなわち、ＵＰ＝“０”，ＤＯＷＮ＝“０”）の場合、再生クロックは、原振クロックをＭ分周して生成されるため、シンボル周期Ｔ＝１／ｆsと一致する。また、ｋ＝−１（すなわち、ＵＰ＝“０”，ＤＯＷＮ＝“１”）の場合、再生クロックは、原振クロックを（Ｍ＋１／２）分周して生成されるため、再生クロックの周期がＴ（Ｍ＋１／２）／Ｍとなり、Ｔ／２Ｍだけ長くなる。また、ｋ＝＋１（すなわち、ＵＰ＝“１”，ＤＯＷＮ＝“０”）の場合、再生クロックは、原振クロックを（Ｍ−１／２）分周して生成されるため、再生クロックの周期がＴ（Ｍ−１／２）／Ｍとなり、Ｔ／２Ｍだけ短くなる。
【００５８】
すなわち、（Ｍ＋ｋ／２）分周部１５では、再生クロックの位相を遅らせる命令（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、再生クロックの位相を２π（Ｔ／２Ｍ）だけ遅らせるように動作し、再生クロックの位相を進ませる命令（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、再生クロックの位相を２π（Ｔ／２Ｍ）だけ進めるように動作し、このとき、当該位相制御のステップ幅がＴ／２Ｍとなる。
【００５９】
また、（Ｍ＋ｋ／２）分周部１５では、上記位相制御ステップ幅Ｔ／２Ｍ＝Ｔ／Ｎ（従来技術の位相制御ステップ幅）とした場合、Ｍ＝Ｎ／２の関係が成立する。また、本実施の形態の原振クロック周波数はｆclk＝Ｍｆsであり、従来技術における原振クロック周波数はｆclk＝Ｎｆsである。
【００６０】
以上のことから、本実施の形態では、従来技術と同等の位相制御ステップ幅を実現しながら、原振クロックの周波数を従来例の原振クロック周波数の１／２にすることができる。
【００６１】
つぎに、上記（Ｍ＋ｋ／２）分周部１５の動作を詳細に説明する。図２は、上記（Ｍ＋ｋ／２）分周部１５の構成を示す図である。図２において、２１は１ｂｉｔカウンタであり、２２はマスク信号生成部であり、２３は同期ロード値出力部であり、２４は第１のロードパルス生成部であり、２５は第２のロードパルス生成部であり、２６は第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタであり、２７は第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタであり、２８は第１のマスク部であり、２９は第２のマスク部であり、３０はクロック合成部であり、ここでは、原振クロックの立ち上がりエッジで動作する第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６と、原振クロックの立ち下がりエッジで動作する第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７と、を同時に動作させ、各カウンタの最上位ビット（ＭＳＢ）の論理和（ＯＲ）を、再生クロックとして出力する。なお、再生クロックの位相制御は、後述する所定の同期ロード手順および各ＭＳＢのマスク制御、によって実現される。
【００６２】
まず、１ｂｉｔカウンタ２１では、そのレジスタ値をＣ∈｛０，１｝とした場合、ＵＰ，ＤＯＷＮ信号に対してつぎの処理を行う。
（１）ＵＰ＝“１”，ＤＯＷＮ＝“０”：Ｃ→ｎｏｔ（Ｃ）
（２）ＵＰ＝“０”，ＤＯＷＮ＝“１”：Ｃ→ｎｏｔ（Ｃ）
（３）ＵＰ＝“０”，ＤＯＷＮ＝“０”：Ｃ→Ｃ
図３は、１ｂｉｔカウンタ２１の動作を示す図である。ただし、Ｃの初期値は“０”である。
【００６３】
同期ロード値出力部２３では、以下のように、ＵＰ，ＤＯＷＮ信号、およびレジスタＣの値に応じて、所定のデータＲ＿ＬＯＡＤ＿ＤＡＴＡ，Ｆ＿ＬＯＡＤ＿ＤＡＴＡを出力する。
（１）ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“０”→“１”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｍ−１
（２）ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“１”→“０”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝０
（３）ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“０”→“１”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｍ−２
（４）ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“１”→“０”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｍ−１
（５）ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“０”（変化なし）の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｍ−１
（６）ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“１”（変化なし）の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｍ−１
【００６４】
なお、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡは、上記のように、いずれも同じ値を示すが、ＵＰ，ＤＯＷＮ信号、およびレジスタＣの値によって、変化タイミングが前後する。具体的にいうと、以下のように動作する。
（１）ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“０”→“１”の場合：
同時に変化
（２）ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“１”→“０”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡが先に変化
（３）ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“０”→“１”の場合：
Ｆ＿ＬＯＡＤ＿ＤＡＴＡが先に変化
（４）ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“１”→“０”の場合：
同時に変化
【００６５】
マスク信号生成部２２では、レジスタ値Ｃの変化に応じて、2つのマスク信号Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫを、以下の論理で出力する。
（１）Ｃ＝“０”→“１”の場合：
Ｒ＿ＭＳＫ＝“１”→“０”，Ｆ＿ＭＳＫ＝“０”→“１”
（２）Ｃ＝“１”→“０”の場合：
Ｒ＿ＭＳＫ＝“０”→“１”，Ｆ＿ＭＳＫ＝“１”→“０”
ただし、Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫについては同時に変化させる必要はなく、データ変化の際に、両者が論理“１”となる状態を、１シンボル周期Ｔ程度オーバーラップさせることとしてもよい。
【００６６】
第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６では、同期ロードパルスＲ＿ＬＯＡＤ＿ＰＵＬＳＥが論理“１”を示さない限り、原振クロックの立上がりエッジに同期してダウンカウント動作を行う。同様に、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７でも、同期ロードパルスＦ＿ＬＯＡＤ＿ＰＵＬＳＥが論理“１”を示さない限り、原振クロックの立下がりエッジに同期してダウンカウント動作を行う。
【００６７】
第１のロードパルス生成部２４は、原振クロックの立上がりエッジで動作し、後段の第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のカウンタ値に応じて、同期ロードパルスＲ＿ＬＯＡＤ＿ＰＵＬＳＥを出力する。同期ロードパルスＲ＿ＬＯＡＤ＿ＰＵＬＳＥは、通常は論理“０”を示すが、後段の第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６から入力されるカウンタ値が“０”を示した場合に、原振クロックの１周期分だけ論理“１”を示す。一方、第２のロードパルス生成部２５は、原振クロックの立下がりエッジで動作し、後段の第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のカウンタ値に応じて、同期ロードパルスＦ＿ＬＯＡＤ＿ＰＵＬＳＥを出力する。同期ロードパルスＦ＿ＬＯＡＤ＿ＰＵＬＳＥは、通常は論理“０”を示すが、後段の第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７から入力されるカウンタ値が“０”を示した場合に、原振クロックの１周期分だけ論理“１”を示す。
【００６８】
第１のマスク部２８では、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６出力の最上位ビット（ＭＳＢ）と、マスク信号生成部２２から出力されるＲ＿ＭＳＫと、の論理積（ＡＮＤ）をとり、その結果を原振クロックの立上がりでリタイミングして出力する。同様に、第２のマスク部２９では、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７出力の最上位ビット（ＭＳＢ）と、マスク信号生成部２２から出力されるＦ＿ＭＳＫと、の論理積（ＡＮＤ）をとり、その結果を原振クロックの立下がりでリタイミングして出力する。
【００６９】
クロック合成部３０では、第１のマスク部２８と第２のマスク部２９から出力される信号の論理和（ＯＲ）を求め、その結果を再生クロックとして出力する。
【００７０】
つぎに、Ｍ＝８を一例とした場合の、上記（Ｍ＋ｋ／２）分周部１５の一連の動作を、図面に基づいて詳細に説明する。この場合、各（ｌｏｇ2Ｍ）ｂｉｔカウンタは、それぞれ３（＝ｌｏｇ2８）ｂｉｔダウンカウンタとなる。なお、Ｒ＿ＭＳＫおよびＦ＿ＭＳＫの論理“１”のオーバーラップ時間は、シンボル周期Ｔとする。
【００７１】
図４は、ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“０”（変化なし）である場合の動作を示すタイミングチャートである。たとえば、レジスタＣが“０”で、無制御時の場合、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６では、Ｒ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＲ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、ダウンカウントが行われる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６の最上位ビット（ＭＳＢ）の周期は、常にシンボル周期Ｔとなる。同様に、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７でも、Ｆ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＦ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、常にダウンカウントが行われる。そのため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢの周期も、常にシンボル周期Ｔとなる。
【００７２】
このとき、レジスタＣが“０”であるため、すなわち、Ｆ＿ＭＳＫ＝“０”となるため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢは、第２のマスク部２９における論理積によってマスクされ、その後、原振クロックの立下りでリタイミングされる。一方、Ｒ＿ＭＳＫ＝“１”となるため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢは、第１のマスク部２８にてマスクされることなく原振クロックの立上りでリタイミングされる。
【００７３】
したがって、レジスタＣが“０”、かつ無制御時の場合は、図４に示すように、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢが、再生クロックとなる。
【００７４】
図５は、ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。ここでは、再生クロックの位相を遅らせる動作について説明する。なお、再生クロックの位相を遅らせる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”の状態であった場合を想定する。
【００７５】
たとえば、図４に示す状態（レジスタ＝０）から、再生クロックの位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、ＤＯＷＮ信号は、再生クロックの立下りエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０”からＵＰ＝“０”，ＤＯＷＮ＝“１”へ変化するため、その後、レジスタＣは、“０”→“１”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“１”→“０”，Ｆ＿ＭＳＫ信号が“０”→“１”に変化する。
【００７６】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡが“７”であるため、図４と同様、各（ｌｏｇ2Ｍ）ｂｉｔカウンタは、いずれもダウンカウント動作を行い、各ＭＳＢの周期も常にシンボル周期Ｔとなる。
【００７７】
一方、再生クロックの周期は、マスク信号Ｒ＿ＭＳＫとＦ＿ＭＳＫの論理が切り替わるため、変化する。すなわち、第２のマスク部２９の出力は、上記ようにマスクが解除されるため、図５に示すように、常に論理“０”の状態から、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢに変化する。逆に、第１のマスク部２８の出力は、マスクが開始されるため、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢから、論理“０”の状態に変化する。
【００７８】
これにより、第１のマスク部２８の出力と第２のマスク部２９の出力との論理和である再生クロックの位相が変化する。具体的にいうと、図５に示すように、一回だけ再生クロックの周期が１７Ｔ／１６となり、それ以外は周期Ｔとなる。
【００７９】
このように、レジスタＣが“０”の状態のときに、位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、（Ｍ＋ｋ／２）分周部１５では、位相を原振クロックの半周期分（＝２πＴ／１６）だけ遅らせた再生クロックを出力することとなる。
【００８０】
図６は、ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“１”（変化なし）である場合の動作を示すタイミングチャートである。たとえば、レジスタＣが“１”で、無制御時の場合、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６では、Ｒ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＲ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、ダウンカウントが行われる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６の最上位ビット（ＭＳＢ）の周期は、常にシンボル周期Ｔとなる。同様に、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７でも、Ｆ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＦ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、常にダウンカウントが行われる。そのため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢの周期も、常にシンボル周期Ｔとなる。
【００８１】
このとき、レジスタＣが“１”であるため、すなわち、Ｒ＿ＭＳＫ＝“０”となるため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢは、第１のマスク部２８における論理積によってマスクされ、その後、原振クロックの立下りでリタイミングされる。一方、Ｆ＿ＭＳＫ＝“１”となるため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢは、第２のマスク部２９にてマスクされることなく原振クロックの立上りでリタイミングされる。
【００８２】
したがって、レジスタＣが“１”、かつ無制御時の場合は、図６に示すように、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢが、再生クロックとなる。
【００８３】
図７は、ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。ここでは、再生クロックの位相を遅らせる動作について説明する。なお、再生クロックの位相を遅らせる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”→“１”に変化後、無制御時（ＵＰ＝“０”，ＤＯＷＮ＝“０”）の状態に遷移し、その後、その状態から位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合を想定する。
【００８４】
たとえば、図６に示す状態（レジスタＣ＝１）から、再生クロックの位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、ＤＯＷＮ信号は、再生クロックの立下りエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０”からＵＰ＝“０”，ＤＯＷＮ＝“１”へ変化するため、その後、レジスタＣは、“１”→“０”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“０”→“１”，Ｆ＿ＭＳＫ信号が“１”→“０”に変化する。
【００８５】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡは、“７”→“０”となり、かつＲ＿ＬＯＡＤ＿ＤＡＴＡが先に“７”→“０”に変化する。また、各データの変化のタイミング、および各（ｌｏｇ2Ｍ）ｂｉｔカウンタの同期ロードのタイミングは、図７に示す通り、先に第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６に“０”がロードされ、その後、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７に“０”がロードされる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢも、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢも、“０”の同期ロード時においてはシンボル周期が９Ｔ／８となり、それ以外の“７”の同期ロード時においてはシンボル周期がＴとなる。
【００８６】
一方、再生クロックの周期は、マスク信号Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫの論理が反転するため、変化する。具体的にいうと、１７Ｔ／１６になる。すなわち、第１のマスク部２８の出力は、マスクが解除されるため、図７に示すように、常に論理“０”の状態から、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢに変化する。逆に、第２のマスク部２９の出力は、マスクが開始されるため、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢから、論理“０”の状態に変化する。そして、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢは、“０”の同期ロードによって、その周期が一回だけシンボル周期が９Ｔ／８となり、一方で、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７への“０”の同期ロードが行われていない。その結果、第１のマスク部２８から出力されるクロックの位相は、第２のマスク部２９から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ遅れた関係となる。
【００８７】
これにより、第１のマスク部２８の出力と第２のマスク部２９の出力との論理和である再生クロックの位相が変化する。具体的にいうと、図７に示すように、一回だけ再生クロックの周期が１７Ｔ／１６となり、それ以外は周期Ｔとなる。そして、第２のマスク部２９の出力がマスク信号Ｆ＿ＭＳＫによって論理“０”の状態になると、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７への“０”の同期ロードによって、その周期も一回だけ９Ｔ／８となる。その結果、再び、第１のマスク部２８から出力されるクロックの位相は、第２のマスク部２９から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ進んだ関係に戻される。
【００８８】
このように、レジスタＣが“１”の状態のときに、位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、（Ｍ＋ｋ／２）分周部１５では、位相を原振クロックの半周期分（＝２πＴ／１６）だけ遅らせた再生クロックを出力することとなる。
【００８９】
図８は、ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。ここでは、再生クロックの位相を進ませる動作について説明する。なお、再生クロックの位相を進ませる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”の状態であった場合を想定する。
【００９０】
たとえば、図４に示す状態（レジスタＣ＝０）から、再生クロックの位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、ＵＰ信号は、再生信号の立下りエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０からＵＰ＝“１”，ＤＯＷＮ＝“０”へ変化するため、その後、レジスタＣは、“０”→“１”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“１”→“０”，Ｆ＿ＭＳＫ信号が“０”→“１”に変化する。
【００９１】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡは、“７”→“６”となり、かつＦ＿ＬＯＡＤ＿ＤＡＴＡが先に“７”→“６”に変化する。また、各データの変化のタイミング、および各（ｌｏｇ2Ｍ）ｂｉｔカウンタの同期ロードのタイミングは、図８に示す通り、先に第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７に“６”がロードされ、その後、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６に“６”がロードされる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢも、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢも、“６”の同期ロード時においてはシンボル周期が７Ｔ／８となり、それ以外の“７”の同期ロード時においてはシンボル周期がＴとなる。
【００９２】
一方、再生クロックの周期は、マスク信号Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫの論理が反転するため、変化する。具体的にいうと、１５Ｔ／１６になる。すなわち、第２のマスク部２９の出力は、マスクが解除されるため、図８に示すように、常に論理“０”の状態から、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢに変化する。逆に、第１のマスク部２８の出力は、マスクが開始されるため、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢから、論理“０”の状態に変化する。そして、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢは、“６”同期ロードによって、その周期が一回だけ７Ｔ／８となり、一方で、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６への“６”の同期ロードが行われていない。その結果、第１のマスク部２８から出力されるクロックの位相は、第２のマスク部２９から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ遅れた関係となる。
【００９３】
これにより、第１のマスク部２８の出力と第２のマスク部２９の出力との論理和である再生クロックの位相が変化する。具体的にいうと、図８に示すように、一回だけ再生クロックの周期が１５Ｔ／１６となり、それ以外は周期Ｔとなる。そして、第１のマスク部２８の出力がマスク信号Ｒ＿ＭＳＫによって論理“０”の状態になると、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６への“６”の同期ロードによって、その周期も一回だけ７Ｔ／８となる。その結果、再び、第１のマスク部２８から出力されるクロックの位相は、第２のマスク部２９から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ進んだ関係に戻される。
【００９４】
このように、レジスタＣが“０”の状態のときに、位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、（Ｍ＋ｋ／２）分周部１５では、位相を原振クロックの半周期分（２πＴ／１６）だけ進ませた再生クロックを出力することとなる。
【００９５】
図９は、ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。ここでは、再生クロックの位相を進ませる動作について説明する。なお、再生クロックの位相を進ませる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”→“１”に変化後、無制御時（ＵＰ＝“０”，ＤＯＷＮ＝“０”）の状態に遷移し、その後、その状態から位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合を想定する。
【００９６】
たとえば、図６に示す状態（レジスタＣ＝１）から、再生クロックの位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、ＵＰ信号は、再生クロックの立下りエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０”からＵＰ＝“１”，ＤＯＷＮ＝“０”へ変化するため、レジスタＣは、“１”→“０”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“０”→“１”，Ｆ＿ＭＳＫ信号が“１”→“０”に変化する。
【００９７】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡが“７”であるため、各（ｌｏｇ2Ｍ）ｂｉｔカウンタは、いずれもダウンカウント動作を行い、各ＭＳＢの周期も常にシンボル周期Ｔとなる。
【００９８】
一方、再生クロックの周期は、マスク信号Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫの論理が切り替わるため、変化する。すなわち、第１のマスク部２８の出力は、マスクが解除されるため、常に論理“０”の状態から、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢに変化する。逆に、第２のマスク部２９の出力は、マスクが開始されるため、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢから、論理“０”の状態に変化する。
【００９９】
これにより、第１のマスク部２８の出力と第２のマスク部２９の出力との論理和である再生クロックの位相が変化する。具体的にいうと、図９に示すように、一回だけ再生クロックの周期が１５Ｔ／１６となり、それ以外は周期Ｔとなる。
【０１００】
このように、レジスタＣが“１”の状態のときに、位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、（Ｍ＋ｋ／２）分周部１５では、位相を原振クロックの半周期分（＝２πＴ／１６）だけ進ませた再生クロックを出力することとなる。
【０１０１】
以上、ここでは、（Ｍ＋ｋ／２）分周部１５における位相を遅らせる動作を、（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“０”，ＤＯＷＮ＝“１”）→（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“０”，ＤＯＷＮ＝“１”）の順に入力された制御信号を一例として説明した（図４〜図７参照）。また、（Ｍ＋ｋ／２）分周部１５における位相を進ませる動作を、（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“１”，ＤＯＷＮ＝“０”）→（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“１”，ＤＯＷＮ＝“０”）の順に入力された制御信号を一例として説明した（図４、図６、図８、図９参照）。
【０１０２】
なお、実際の位相制御は、遅れ制御、進み制御がランダムに生じるため、上記以外の状態遷移も考えられる。図１０は、（Ｍ＋ｋ／２）分周部１５における位相制御動作の状態遷移を示す図である。たとえば、ｋ＝ＵＰ−ＤＯＷＮ（∈｛０，±１｝）とした場合、（Ｍ＋ｋ／２）分周部１５における位相制御の状態は、図１０に示す通り、図４〜図９に対応した６状態の中を遷移することになる。この場合、平均化部１４は、２段以上の段数を有するランダムウォークフィルタを想定し、さらに、前段の平均化部は、２シンボル以上連続してｋ＝＋１またはｋ＝−１を出力しないことを前提とする。これにより、位相制御の状態遷移は、ｋ＝±１の位相制御が生じた場合に、図４の無制御状態から、２通りの位相制御状態（図５，図８）を経て図６の無制御状態へ遷移し、または図６の無制御状態から、２通りの位相制御状態（図７，図９）を経て図４の無制御状態へ遷移する。なお、上記構成により、位相制御状態（図５，図７，図８，図９）に、２シンボル以上連続して状態が留まることはない。
【０１０３】
以上述べた一連の動作により、本実施の形態のタイミング再生部３では、シンボル周波数ｆsのＭ倍の周波数（＝Ｍｆs）を有する原振クロックを用いて、再生クロックの位相を、その立上がりエッジがナイキスト点をサンプリングするように制御する。このとき、当該位相制御のステップ幅は、原振クロックの半周期に相当するＴ／２Ｍ（上記例Ｍ＝８の場合はＴ／１６となる）となる。
【０１０４】
したがって、タイミング再生部３の位相制御ステップ幅Ｔ／２Ｍが従来技術において説明した位相制御ステップ幅Ｔ／Ｎと等しい場合、本実施の形態のタイミング再生部３では、従来技術と同程度の位相制御ステップ幅を実現しつつ、原振クロックの周波数や、可変分周部である（Ｍ＋ｋ／２）分周部１５の動作速度を、従来技術の１／２に低減することができる。
【０１０５】
このように、本実施の形態においては、広帯域無線通信システムのようにシンボルレートが数十Ｍｂａｕｄと高く、従来技術では可変分周部の動作速度が高くなりすぎてタイミング再生部のすべての回路を安価なＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、タイミング再生部３のすべての回路をＣＭＯＳゲートアレイで構成できる。また、本実施の形態においては、動作速度を従来技術の１／２に低減できるため、タイミング再生部３の消費電力、ひいては復調器全体の消費電力、を大幅に低減することもできる。
【０１０６】
また、本実施の形態の復調器においては、広帯域無線通信システムにおいても、タイミング位相制御ステップ幅を短くできるため、低位相ジッタ（低い位相の揺らぎ）による良好なビット誤り率特性を実現できる。また、本実施の形態の復調器においては、タイミング再生部３を含む装置全体をＣＭＯＳゲートアレイで構成できるため、低コスト化、ＬＳＩ，ＦＰＧＡによる集積化、および小型化を実現することができる。
【０１０７】
また、本実施の形態においては、（Ｍ＋ｋ／２）分周部１５を、ＱＰＳＫ変調後の信号を受信する無線通信用復調器のタイミング再生に適用したが、（Ｍ＋ｋ／２）分周部１５は、これに限らず、ディジタル回路で構成されるディジタルＰＬＬ（Phase Locked Loop）であれば、どのような回路にも適用することができる。この場合、（Ｍ＋ｋ／２）分周部１５は、ＰＬＬのＶＣＯに相当する役割を果たし、位相制御ステップ幅を従来技術と同程度に抑えつつ（同程度の性能を実現しつつ）、ディジタルＰＬＬの動作速度を半減できるため、ＰＬＬの低消費電力化、小型化、および低コスト化を実現できる。
【０１０８】
なお、本実施の形態では、ロードするデータが（Ｍ−１）の場合においても、２つのカウンタへの同期ロードを行っているが、（Ｍ−１）ロード時における２つのカウンタの動作は、ダウンカウント動作と等価であるため、この場合については同期ロードを行わないように制御動作を変更することとしてもよい。
【０１０９】
また、本実施の形態においては、各ロードパルス生成部が、対応する（ｌｏｇ2Ｍ）ｂｉｔカウンタの値が“０”を示した場合に、各ロードパルスを原振クロックの１周期分（論理“１”）にわたって出力していたが、同期ロードのタイミングは、上記“０”に限定する必要はない。たとえば、各（ｌｏｇ2Ｍ）ｂｉｔカウンタの値をＹ∈｛０，１，２，・・・Ｍ−１｝とした場合、（ｌｏｇ2Ｍ）ｂｉｔカウンタの値が“Ｙ”となった場合に、各ロードパルスを原振クロックの１周期分にわたって出力し、以下のように、同期ロードデータを出力することとしてもよい。
（１）ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“０”→“１”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝（Ｙ−１）ｍｏｄＭ
（２）ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“１”→“０”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｙ
（３）ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“０”→“１”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝（Ｙ−２）ｍｏｄＭ
（４）ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“１”→“０”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝（Ｙ−１）ｍｏｄＭ
（５）ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“０”（変化なし）の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝（Ｙ−１）ｍｏｄＭ
（６）ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“１”（変化なし）の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝（Ｙ−１）ｍｏｄＭ
【０１１０】
また、各信号（ＵＰ信号，ＤＯＷＮ信号など）の論理は、最終的に上記動作と等価になれば、本実施の形態で述べた論理である必要はない。たとえば、無制御時をＵＰ＝“１”，ＤＯＷＮ＝“１”に変更し、位相を遅らせる場合をＵＰ＝“１”，ＤＯＷＮ＝“０”に変更し、位相を進ませる場合をＵＰ＝“０”，ＤＯＷＮ＝“１”に変更することとしてもよい。また、たとえば、Ｒ＿ＭＳＫ信号とＦ＿ＭＳＫ信号の論理を反転させ、第１のマスク部２８が、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６出力のＭＳＢとＲ＿ＭＳＫ信号との論理和（ＯＲ）をとって最上位ビットの信号をマスクし、同様に、第２のマスク部２９が、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７出力のＭＳＢとＦ＿ＭＳＫ信号とのＯＲをとって最上位ビットの信号をマスクし、最後に、クロック合成部３０が、マスク後信号の論理積（ＡＮＤ）を求め、その結果を再生クロックとしてもよい。
【０１１１】
また、各（ｌｏｇ2Ｍ）ｂｉｔカウンタについては、ダウンカウンタである必要はなく、アップカウンタであってもよい。その場合、上記ダウンカウンタの場合の動作と等価になるように、たとえば、同期ロードパルスＬＯＡＤ＿ＰＵＬＳＥのタイミングや、同期ロードデータＲ＿ＬＯＡＤ＿ＤＡＴＡ，Ｆ＿ＬＯＡＤ＿ＤＡＴＡの値を変更する。
【０１１２】
実施の形態２．
図１１は、実施の形態２の（Ｍ＋ｋ／２）分周部１５の構成を示す図である。この（Ｍ＋ｋ／２）分周部１５を用いた場合においても、前述の実施の形態１と同様の効果を得ることができる。図１１において、３１は第２のロードパルス生成部であり、３２は第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタであり、３３はＤフリップフロップである。なお、復調器の構成としては、前述の図１と同様である。また、図１１において、前述の実施の形態１の図２と同様の構成については、同一の符号を付してその説明を省略する。
【０１１３】
たとえば、前述の実施の形態１においては、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６が原振クロックの立上がりエッジで、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７が原振クロックの立下がりエッジで、それぞれ動作し、かつ、通常時（図４、図６参照）第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６出力の位相が、原振クロックの半周期分だけ第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７出力の位相より進んだタイミング関係であった。この両者のタイミング関係を実現するためには、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７に与えるリセット信号のタイミングを、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６に与えるリセット信号のタイミングより、原振クロックの半周期分だけ遅らせる処理が必要であり、この場合、２つのリセット信号を生成する回路が必要であった。
【０１１４】
また、前述の実施の形態１においては、シンボルレートの高速化に伴って（Ｍ＋ｋ／２）分周部１５の動作速度が速くなると、各カウンタに入力する各リセット信号の時間遅延差を、原振クロックの半周期程度に維持することが困難となり、誤差が増大する。たとえば、（時間遅延差）＝（原振クロックの半周期＋誤差）とすると、誤差が原振クロックの半周期を越えた場合に、両者のタイミング関係がくずれ、タイミング再生部３が誤動作してしまう場合がある。そのため、シンボルレートが高い場合には、２つのカウンタにおける各リセット信号の時間遅延差を極力“０”にするため、各カウンタやリセット信号生成回路等の配置配線を工夫する必要があった。
【０１１５】
そこで、本実施の形態では、２つの（ｌｏｇ2Ｍ）ｂｉｔカウンタを両方とも原振クロックの立上がりエッジで動作させ、どちらか一方の（ｌｏｇ2Ｍ）ｂｉｔカウンタの最上位ビットを、原振クロックの立下りでリタイミングする。具体的にいうと、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ３２の後段に原振クロックの立下りエッジで動作するＤフリップフロップ３３を配置することで、実施の形態１と等価な回路を実現する。
【０１１６】
すなわち、第２のロードパルス生成部３１は、原振クロックの立上りエッジで動作すること以外、前述の第２のロードパルス生成部２５と同等の動作を行い、同様に、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ３２も、原振クロックの立上りエッジで動作すること以外、前述の第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７と同等の動作を行う。また、Ｄフリップフロップ３３は、原振クロックの立上がりで変化する第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ３２のＭＳＢを、原振クロックの立下がりでリタイミングする。
【０１１７】
このように、本実施の形態においては、Ｄフリップフロップ３３から出力される信号と、前述の第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢが、入力されるＵＰ，ＤＯＷＮ信号に対して全く同じように変化する。これにより、本実施の形態においては、前述の実施の形態１と同様の効果が得られるとともに、さらに、２つの（ｌｏｇ2Ｍ）ｂｉｔカウンタに与えるリセット信号が一つでよいため、実施の形態１で必要な２つのリセット信号を生成するための回路が不要となり、回路規模が低減できる。
【０１１８】
また、本実施の形態においては、２つの（ｌｏｇ2Ｍ）ｂｉｔカウンタやロードパルス生成部が、原振クロックの立上がりエッジで動作するため、各（ｌｏｇ2Ｍ）ｂｉｔカウンタに入力するリセット信号の時間遅延誤差に対する許容量が２倍となり、回路の配置配線が容易になる。
【０１１９】
実施の形態３．
図１２は、本発明にかかる復調器の実施の形態３の構成を示す図である。図１２において、３ａはタイミング再生部であり、１１ａはサンプリング部であり、４１は可変分周回路として動作する（Ｍ／２＋ｋ／２）分周部であり、４ａはデータ判定部である。なお、前述の実施の形態１と同様の構成については、同一の符号を付してその説明を省略する。
【０１２０】
つぎに、上記復調器の動作を簡単に説明する。ここでは、変調方式として、ＱＰＳＫ変調方式を採用する。たとえば、タイミング再生部３ａでは、内部でサンプリングしたベースバンド信号Ｉi，Ｑi （ただし、Ｉはサンプリング後のベースバンド信号の同相成分であり、Ｑはサンプリング後のベースバンド信号の直交成分であり、ｉ＝１，２，３・・・である）を用い、受信データのナイキスト点に対する再生クロックの位相の進み／遅れを求め、進んでいる場合は再生クロックの位相を遅らせ、遅れている場合は再生クロックの位相を進ませる。なお、ここでは、位相比較部１３、平均化部１４、および（Ｍ／２＋ｋ／２）分周部４１でＰＬＬ（Phase Locked Loop）を構成する。ここでは、常に上記再生クロックの２倍の周波数をもつ２倍再生クロックの立上がりエッジが受信データのナイキスト点をサンプリングするように、２倍再生クロックを制御する。
【０１２１】
データ判定部４ａでは、上記再生クロックを用いて、サンプリング後のベースバンド信号を２サンプル毎に間引いてナイキスト点データを抽出し、当該ナイキスト点データを用いて受信データを判定し、判定後のデータを復調データとして出力する。
【０１２２】
ここで、本実施の形態のタイミング再生部３ａの動作を詳細に説明する。なお、ここでは、前述の実施の形態１と動作の異なる、サンプリング部１１ａおよび（Ｍ／２＋ｋ／２）分周部４１について説明を行う。
【０１２３】
前述のサンプリング部１１は、再生クロックの立上がりエッジで（Ｉ，Ｑ）データをサンプリングするために２個のＡ／Ｄ変換器を必要とし、また、再生クロックの立下がりエッジで（Ｉ，Ｑ）データをサンプリングするために２個のＡ／Ｄ変換器を必要とし、計４個のＡ／Ｄ変換器が必要であった。そこで、本実施の形態においては、後段の（Ｍ／２＋ｋ／２）分周部４１から出力される２倍再生クロック（＝再生クロックの２倍の周波数を有し、かつ位相制御ステップ幅Ｔ／２Ｍで位相制御されるクロック）の立上がりエッジを用いてデータをサンプリングすることで、サンプリング部１１ａにおける回路規模の低減を図る。
【０１２４】
図１３は、実施の形態３のサンプリング部１１ａの構成を示す図である。図１３において、４６，４７はＡ／Ｄ変換器である。このサンプリング部１１ａは、前述のサンプリング部１１と同様、データをシンボルレートの２倍の速度でサンプリングが、ここでは、後段の（Ｍ／２＋ｋ／２）分周部４１から出力される２倍再生クロックを用いてデータをサンプリングする。これにより、各Ａ／Ｄ変換器（４７，４７）の動作速度が、実施の形態１におけるＡ／Ｄ変換器の動作速度の２倍となるため、サンプリングに必要なＡ／Ｄ変換器が２個となり、サンプリング部１１ａの回路規模を１／２程度に低減できる。
【０１２５】
図１４は、上記（Ｍ／２＋ｋ／２）分周部４１の構成を示す図である。なお、図２と同様の構成については、同一の符号を付してその説明を省略する。図１４において、５１は第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタであり、５２は第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタであり、５３は第１のマスク部であり、５４は第２のマスク部であり、ここでは、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１のＭＳＢを「再生クロック」として出力し、さらに、各カウンタの上位２番目のビットの論理和（ＯＲ）を「２倍再生クロック」として出力する。
【０１２６】
第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１では、同期ロードパルスＲ＿ＬＯＡＤ＿ＰＵＬＳＥが論理“１”を示さない限り、原振クロックの立上がりエッジに同期してダウンカウント動作を行い、出力のＭＳＢを再生クロックとして出力し、さらに、上位２番目のビットを後続の第１のマスク部５３に対して出力する。また、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２では、同期ロードパルスＦ＿ＬＯＡＤ＿ＰＵＬＳＥが論理“１”を示さない限り、原振クロックの立下がりエッジに同期してダウンカウント動作を行い、上位２番目のビットを後続の第２のマスク部５４に対して出力する。
【０１２７】
第１のマスク部５３では、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１出力の上位２番目のビットと、マスク信号生成部２２から出力されるＲ＿ＭＳＫと、の論理積（ＡＮＤ）をとり、その結果を原振クロックの立上がりでリタイミングして出力する。同様に、第２のマスク部５４では、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２出力の最上位ビット（ＭＳＢ）と、マスク信号生成部２２から出力されるＦ＿ＭＳＫと、の論理積（ＡＮＤ）をとり、その結果を原振クロックの立下がりでリタイミングして出力する。
【０１２８】
クロック合成部３０では、第１のマスク部５３と第２のマスク部５４から出力される信号の論理和（ＯＲ）を求め、その結果を２倍再生クロックとして出力する。
【０１２９】
つぎに、Ｍ＝８を一例とした場合の、上記（Ｍ／２＋ｋ／２）分周部４１の一連の動作を、図面に基づいて詳細に説明する。この場合、各（ｌｏｇ2Ｍ）ｂｉｔカウンタは、それぞれ３（＝ｌｏｇ2８）ｂｉｔダウンカウンタとなる。なお、Ｒ＿ＭＳＫおよびＦ＿ＭＳＫの論理“１”のオーバーラップ時間は、シンボル周期Ｔ／２とする。
【０１３０】
図１５は、ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“０”（変化なし）である場合の動作を示すタイミングチャートである。たとえば、レジスタＣが“０”で、無制御時の場合、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１では、Ｒ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＲ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、ダウンカウントが行われる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットの周期は、常にシンボル周期Ｔ／２となる。同様に、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２でも、Ｆ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＦ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、常にダウンカウントが行われる。そのため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットの周期も、常にシンボル周期Ｔ／２となる。
【０１３１】
このとき、レジスタＣが“０”であるため、すなわち、Ｆ＿ＭＳＫ＝“０”となるため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットは、第２のマスク部５４における論理積によってマスクされ、その後、原振クロックの立下りでリタイミングされる。一方、Ｒ＿ＭＳＫ＝“１”となるため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットは、第１のマスク部５３にてマスクされることなく原振クロックの立上りでリタイミングされる。
【０１３２】
したがって、レジスタＣが“０”、かつ無制御時の場合は、図１５に示すように、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットが、２倍再生クロックとなる。
【０１３３】
図１６は、ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。ここでは、２倍再生クロックの位相を遅らせる動作について説明する。なお、２倍再生クロックの位相を遅らせる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”の状態であった場合を想定する。
【０１３４】
たとえば、図１５に示す状態（レジスタ＝０）から、２倍再生クロックの位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、ＤＯＷＮ信号は、２倍再生クロックの立上がりエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０”からＵＰ＝“０”，ＤＯＷＮ＝“１”へ変化するため、その後、レジスタＣは、“０”→“１”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“１”→“０”，Ｆ＿ＭＳＫ信号が“０”→“１”に変化する。
【０１３５】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡが“７”であるため、図１５と同様、各（ｌｏｇ2Ｍ）ｂｉｔカウンタは、いずれもダウンカウント動作を行い、各上位２番目のビットの周期も常にシンボル周期Ｔ／２となる。
【０１３６】
一方、２倍再生クロックの周期は、マスク信号Ｒ＿ＭＳＫとＦ＿ＭＳＫの論理が切り替わるため、変化する。すなわち、第２のマスク部５４の出力は、上記ようにマスクが解除されるため、図１６に示すように、常に論理“０”の状態から、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットに変化する。逆に、第１のマスク部５３の出力は、マスクが開始されるため、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットから、論理“０”の状態に変化する。
【０１３７】
これにより、第１のマスク部５３の出力と第２のマスク部５４の出力との論理和である２倍再生クロックの位相が変化する。具体的にいうと、図１６に示すように、一回だけ２倍再生クロックの周期が４．５Ｔ／８（＝９Ｔ／１６）となり、それ以外は周期Ｔ／２となる。
【０１３８】
このように、レジスタＣが“０”の状態のときに、位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、（Ｍ／２＋ｋ／２）分周部４１では、位相を原振クロックの半周期分（＝２πＴ／１６）だけ遅らせた２倍再生クロックを出力することとなる。
【０１３９】
図１７は、ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“１”（変化なし）である場合の動作を示すタイミングチャートである。たとえば、レジスタＣが“１”で、無制御時の場合、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１では、Ｒ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＲ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、ダウンカウントが行われる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットの周期は、常にシンボル周期Ｔ／２となる。同様に、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２でも、Ｆ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＦ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、常にダウンカウントが行われる。そのため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットの周期も、常にシンボル周期Ｔ／２となる。
【０１４０】
このとき、レジスタＣが“１”であるため、すなわち、Ｒ＿ＭＳＫ＝“０”となるため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットは、第１のマスク部５３における論理積によってマスクされ、その後、原振クロックの立下りでリタイミングされる。一方、Ｆ＿ＭＳＫ＝“１”となるため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットは、第２のマスク部５４にてマスクされることなく原振クロックの立上りでリタイミングされる。
【０１４１】
したがって、レジスタＣが“１”、かつ無制御時の場合は、図１７に示すように、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットが、２倍再生クロックとなる。
【０１４２】
図１８は、ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。ここでは、２倍再生クロックの位相を遅らせる動作について説明する。なお、２倍再生クロックの位相を遅らせる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”→“１”に変化後、無制御時（ＵＰ＝“０”，ＤＯＷＮ＝“０”）の状態に遷移し、その後、その状態から位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合を想定する。
【０１４３】
たとえば、図１７に示す状態（レジスタＣ＝１）から、２倍再生クロックの位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、ＤＯＷＮ信号は、２倍再生クロックの立上がりエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０”からＵＰ＝“０”，ＤＯＷＮ＝“１”へ変化するため、その後、レジスタＣは、“１”→“０”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“０”→“１”，Ｆ＿ＭＳＫ信号が“１”→“０”に変化する。
【０１４４】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡは、“７”→“０”となり、かつＲ＿ＬＯＡＤ＿ＤＡＴＡが先に“７”→“０”に変化する。また、各データの変化のタイミング、および各（ｌｏｇ2Ｍ）ｂｉｔカウンタの同期ロードのタイミングは、図１８に示す通り、先に第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１に“０”がロードされ、その後、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２に“０”がロードされる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットも、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットも、“０”の同期ロード時においてはシンボル周期が９Ｔ／８となり、それ以外の“７”の同期ロード時においてはシンボル周期がＴとなる。
【０１４５】
一方、２倍再生クロックの周期は、マスク信号Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫの論理が反転するため、変化する。具体的にいうと、９Ｔ／１６になる。すなわち、第１のマスク部５３の出力は、マスクが解除されるため、図１８に示すように、常に論理“０”の状態から、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットに変化する。逆に、第２のマスク部５４の出力は、マスクが開始されるため、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットから、論理“０”の状態に変化する。そして、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットは、“０”の同期ロードによって、その周期が一回だけシンボル周期が９Ｔ／１６となり、一方で、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２への“０”の同期ロードが行われていない。その結果、第１のマスク部５３から出力されるクロックの位相は、第２のマスク部５４から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ遅れた関係となる。
【０１４６】
これにより、第１のマスク部５３の出力と第２のマスク部５４の出力との論理和である２倍再生クロックの位相が変化する。具体的にいうと、図１８に示すように、一回だけ２倍再生クロックの周期が９Ｔ／１６となり、それ以外は周期Ｔ／２となる。そして、第２のマスク部５４の出力がマスク信号Ｆ＿ＭＳＫによって論理“０”の状態になると、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２への“０”の同期ロードによって、その周期も一回だけ９Ｔ／８となる。その結果、再び、第１のマスク部５３から出力されるクロックの位相は、第２のマスク部５４から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ進んだ関係に戻される。
【０１４７】
このように、レジスタＣが“１”の状態のときに、位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、（Ｍ／２＋ｋ／２）分周部４１では、位相を原振クロックの半周期分（＝２πＴ／１６）だけ遅らせた２倍再生クロックを出力することとなる。
【０１４８】
図１９は、ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。ここでは、２倍再生クロックの位相を進ませる動作について説明する。なお、２倍再生クロックの位相を進ませる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”の状態であった場合を想定する。
【０１４９】
たとえば、図１５に示す状態（レジスタＣ＝０）から、２倍再生クロックの位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、ＵＰ信号は、２倍再生信号の立上がりエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０からＵＰ＝“１”，ＤＯＷＮ＝“０”へ変化するため、その後、レジスタＣは、“０”→“１”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“１”→“０”，Ｆ＿ＭＳＫ信号が“０”→“１”に変化する。
【０１５０】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡは、“７”→“６”となり、かつＦ＿ＬＯＡＤ＿ＤＡＴＡが先に“７”→“６”に変化する。また、各データの変化のタイミング、および各（ｌｏｇ2Ｍ）ｂｉｔカウンタの同期ロードのタイミングは、図１９に示す通り、先に第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２に“６”がロードされ、その後、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１に“６”がロードされる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットも、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットも、“６”の同期ロード時においてはシンボル周期が７Ｔ／８となり、それ以外の“７”の同期ロード時においてはシンボル周期がＴとなる。
【０１５１】
一方、再生クロックの周期は、マスク信号Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫの論理が反転するため、変化する。具体的にいうと、７Ｔ／１６になる。すなわち、第２のマスク部５４の出力は、マスクが解除されるため、図１９に示すように、常に論理“０”の状態から、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットに変化する。逆に、第１のマスク部５３の出力は、マスクが開始されるため、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットから、論理“０”の状態に変化する。そして、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットは、“６”同期ロードによって、その周期が一回だけ７Ｔ／８となり、一方で、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１への“６”の同期ロードが行われていない。その結果、第１のマスク部５３から出力されるクロックの位相は、第２のマスク部５４から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ遅れた関係となる。
【０１５２】
これにより、第１のマスク部５３の出力と第２のマスク部５４の出力との論理和である２倍再生クロックの位相が変化する。具体的にいうと、図１９に示すように、一回だけ２倍再生クロックの周期が７Ｔ／１６となり、それ以外は周期Ｔ／２となる。そして、第１のマスク部５３の出力がマスク信号Ｒ＿ＭＳＫによって論理“０”の状態になると、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１への“６”の同期ロードによって、その周期も一回だけ７Ｔ／８となる。その結果、再び、第１のマスク部５３から出力されるクロックの位相は、第２のマスク部５４から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ進んだ関係に戻される。
【０１５３】
このように、レジスタＣが“０”の状態のときに、位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、（Ｍ／２＋ｋ／２）分周部４１では、位相を原振クロックの半周期分（２πＴ／１６）だけ進ませた２倍再生クロックを出力することとなる。
【０１５４】
図２０は、ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。ここでは、２倍再生クロックの位相を進ませる動作について説明する。なお、２倍再生クロックの位相を進ませる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”→“１”に変化後、無制御時（ＵＰ＝“０”，ＤＯＷＮ＝“０”）の状態に遷移し、その後、その状態から位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合を想定する。
【０１５５】
たとえば、図１７に示す状態（レジスタＣ＝１）から、２倍再生クロックの位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、ＵＰ信号は、２倍再生クロックの立上がりエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０”からＵＰ＝“１”，ＤＯＷＮ＝“０”へ変化するため、レジスタＣは、“１”→“０”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“０”→“１”，Ｆ＿ＭＳＫ信号が“１”→“０”に変化する。
【０１５６】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡが“７”であるため、各（ｌｏｇ2Ｍ）ｂｉｔカウンタは、いずれもダウンカウント動作を行い、各上位２番目のビットの周期も常にシンボル周期Ｔ／２となる。
【０１５７】
一方、２倍再生クロックの周期は、マスク信号Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫの論理が切り替わるため、変化する。すなわち、第１のマスク部５３の出力は、マスクが解除されるため、常に論理“０”の状態から、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットに変化する。逆に、第２のマスク部５４の出力は、マスクが開始されるため、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットから、論理“０”の状態に変化する。
【０１５８】
これにより、第１のマスク部５３の出力と第２のマスク部５４の出力との論理和である２倍再生クロックの位相が変化する。具体的にいうと、図２０に示すように、一回だけ２倍再生クロックの周期が７Ｔ／１６となり、それ以外は周期Ｔ／２となる。
【０１５９】
このように、レジスタＣが“１”の状態のときに、位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、（Ｍ／２＋ｋ／２）分周部４１では、位相を原振クロックの半周期分（＝２πＴ／１６）だけ進ませた２倍再生クロックを出力することとなる。
【０１６０】
なお、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１のＭＳＢである再生クロックは、２倍再生クロックの立上がりエッジでサンプリングされたデータのなかから、再生クロックの立上がりエッジでサンプリングされたデータと、再生クロックの立下がりエッジでサンプリングされたデータと、の判別に使用するため、位相比較部１３およびデータ判定部４ａに入力される。
【０１６１】
以上、ここでは、（Ｍ／２＋ｋ／２）分周部４１における位相を遅らせる動作を、（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“０”，ＤＯＷＮ＝“１”）→（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“０”，ＤＯＷＮ＝“１”）の順に入力された制御信号を一例として説明した（図１５〜図１８参照）。また、（Ｍ／２＋ｋ／２）分周部４１における位相を進ませる動作を、（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“１”，ＤＯＷＮ＝“０”）→（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“１”，ＤＯＷＮ＝“０”）の順に入力された制御信号を一例として説明した（図１５、図１７、図１９、図２０参照）。
【０１６２】
なお、実際の位相制御は、遅れ制御、進み制御がランダムに生じるため、上記以外の状態遷移も考えられる。図２１は、（Ｍ／２＋ｋ／２）分周部４１における位相制御動作の状態遷移を示す図である。たとえば、ｋ＝ＵＰ−ＤＯＷＮ（∈｛０，±１｝）とした場合、（Ｍ／２＋ｋ／２）分周部４１における位相制御の状態は、図２１に示す通り、図１５〜図２０に対応した６状態の中を遷移することになる。この場合、平均化部１４は、２段以上の段数を有するランダムウォークフィルタを想定し、さらに、前段の平均化部は、２シンボル以上連続してｋ＝＋１またはｋ＝−１を出力しないことを前提とする。これにより、位相制御の状態遷移は、ｋ＝±１の位相制御が生じた場合に、図１５の無制御状態から、２通りの位相制御状態（図１６，図１９）を経て図１７の無制御状態へ遷移し、または図１７の無制御状態から、２通りの位相制御状態（図１８，図２０）を経て図１５の無制御状態へ遷移する。なお、上記構成により、位相制御状態（図１６，図１８，図１９，図２０）に、２シンボル以上連続して状態が留まることはない。
【０１６３】
以上述べた一連の動作により、本実施の形態のタイミング再生部３ａでは、シンボル周波数ｆsのＭ倍の周波数（＝Ｍｆs）を有する原振クロックを用いて、２倍再生クロックの位相を、その立上がりエッジがナイキスト点をサンプリングするように制御する。このとき、当該位相制御のステップ幅は、原振クロックの半周期に相当するＴ／２Ｍ（上記例Ｍ＝８の場合はＴ／１６となる）となる。
【０１６４】
したがって、タイミング再生部３ａの位相制御ステップ幅Ｔ／２Ｍが従来技術において説明した位相制御ステップ幅Ｔ／Ｎと等しい場合、本実施の形態のタイミング再生部３ａでは、従来技術と同程度の位相制御ステップ幅を実現しつつ、原振クロックの周波数や、可変分周部である（Ｍ／２＋ｋ／２）分周部４１の動作速度を、従来技術の１／２に低減することができる。
【０１６５】
このように、本実施の形態においては、広帯域無線通信システムのようにシンボルレートが数十Ｍｂａｕｄと高く、従来技術では可変分周部の動作速度が高くなりすぎてタイミング再生部のすべての回路を安価なＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、タイミング再生部３ａのすべての回路をＣＭＯＳゲートアレイで構成できる。また、本実施の形態においては、動作速度を従来技術の１／２に低減できるため、タイミング再生部３ａの消費電力、ひいては復調器全体の消費電力、を大幅に低減することもできる。
【０１６６】
さらに、本実施の形態においては、サンプリング部１１ａが、後段の（Ｍ／２＋ｋ／２）分周部４１から出力される２倍再生クロックを用いてデータをサンプリングする。これにより、Ａ／Ｄ変換器の動作速度が、実施の形態１におけるＡ／Ｄ変換器の動作速度の２倍となるため、サンプリングに必要なＡ／Ｄ変換器が２個となり、サンプリング部１１ａの回路規模を１／２程度に低減できる。
【０１６７】
また、本実施の形態の復調器においては、広帯域無線通信システムにおいても、タイミング位相制御ステップ幅を短くできるため、低位相ジッタ（低い位相の揺らぎ）による良好なビット誤り率特性を実現できる。また、本実施の形態の復調器においては、タイミング再生部３ａを含む装置全体をＣＭＯＳゲートアレイで構成できるため、低コスト化、ＬＳＩ，ＦＰＧＡによる集積化、および小型化を実現することができる。
【０１６８】
また、本実施の形態においては、（Ｍ／２＋ｋ／２）分周部４１を、ＱＰＳＫ変調後の信号を受信する無線通信用復調器のタイミング再生に適用したが、（Ｍ／２＋ｋ／２）分周部４１は、これに限らず、ディジタル回路で構成されるディジタルＰＬＬ（Phase Locked Loop）であれば、どのような回路にも適用することができる。この場合、（Ｍ／２＋ｋ／２）分周部４１は、ＰＬＬのＶＣＯに相当する役割を果たし、位相制御ステップ幅を従来技術と同程度に抑えつつ（同程度の性能を実現しつつ）、ディジタルＰＬＬの動作速度を半減できるため、ＰＬＬの低消費電力化、小型化、および低コスト化を実現できる。
【０１６９】
なお、本実施の形態では、ロードするデータが（Ｍ−１）の場合においても、２つのカウンタへの同期ロードを行っているが、（Ｍ−１）ロード時における２つのカウンタの動作は、ダウンカウント動作と等価であるため、この場合については同期ロードを行わないように制御動作を変更することとしてもよい。
【０１７０】
また、本実施の形態においては、各ロードパルス生成部が、対応する（ｌｏｇ2Ｍ）ｂｉｔカウンタの値が“０”を示した場合に、各ロードパルスを原振クロックの１周期分（論理“１”）にわたって出力していたが、同期ロードのタイミングは、上記“０”に限定する必要はない。
【０１７１】
また、各信号（ＵＰ信号，ＤＯＷＮ信号など）の論理は、最終的に上記動作と等価になれば、本実施の形態で述べた論理である必要はない。
【０１７２】
また、各（ｌｏｇ2Ｍ）ｂｉｔカウンタについては、ダウンカウンタである必要はなく、アップカウンタであってもよい。
【０１７３】
実施の形態４．
図２２は、実施の形態４の（Ｍ／２＋ｋ／２）分周部４１の構成を示す図である。この（Ｍ／２＋ｋ／２）分周部４１を用いた場合においても、前述の実施の形態３と同様の効果を得ることができる。図２２において、６１は第２のロードパルス生成部であり、６２は第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタであり、６３はＤフリップフロップである。なお、復調器の構成としては、前述の図１２と同様である。また、図２２において、前述の実施の形態３の図１４と同様の構成については、同一の符号を付してその説明を省略する。
【０１７４】
たとえば、前述の実施の形態３においては、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１が原振クロックの立上がりエッジで、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２が原振クロックの立下がりエッジで、それぞれ動作し、かつ、通常時（図１５、図１７参照）第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１出力の位相が、原振クロックの半周期分だけ第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２出力の位相より進んだタイミング関係であった。この両者のタイミング関係を実現するためには、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２に与えるリセット信号のタイミングを、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１に与えるリセット信号のタイミングより、原振クロックの半周期分だけ遅らせる処理が必要であり、この場合、２つのリセット信号を生成する回路が必要であった。
【０１７５】
また、前述の実施の形態３においては、シンボルレートの高速化に伴って（Ｍ／２＋ｋ／２）分周部４１の動作速度が速くなると、各カウンタに入力する各リセット信号の時間遅延差を、原振クロックの半周期程度に維持することが困難となり、誤差が増大する。たとえば、（時間遅延差）＝（原振クロックの半周期＋誤差）とすると、誤差が原振クロックの半周期を越えた場合に、両者のタイミング関係がくずれ、タイミング再生部３ａが誤動作してしまう場合がある。そのため、シンボルレートが高い場合には、２つのカウンタにおける各リセット信号の時間遅延差を極力“０”にするため、各カウンタやリセット信号生成回路等の配置配線を工夫する必要があった。
【０１７６】
そこで、本実施の形態では、２つの（ｌｏｇ2Ｍ）ｂｉｔカウンタを両方とも原振クロックの立上がりエッジで動作させ、どちらか一方の（ｌｏｇ2Ｍ）ｂｉｔカウンタの上位２番目のビットを、原振クロックの立下りでリタイミングする。具体的にいうと、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ６２の後段に原振クロックの立下りエッジで動作するＤフリップフロップ６３を配置することで、実施の形態３と等価な回路を実現する。
【０１７７】
すなわち、第２のロードパルス生成部６１は、原振クロックの立上りエッジで動作すること以外、前述の第２のロードパルス生成部２５と同等の動作を行い、同様に、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ６２も、原振クロックの立上りエッジで動作すること以外、前述の第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２と同等の動作を行う。また、Ｄフリップフロップ６３は、原振クロックの立上がりで変化する第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ６２の上位２番目のビットを、原振クロックの立下がりでリタイミングする。
【０１７８】
このように、本実施の形態においては、Ｄフリップフロップ６３から出力される信号と、前述の第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットが、入力されるＵＰ，ＤＯＷＮ信号に対して全く同じように変化する。これにより、本実施の形態においては、前述の実施の形態３と同様の効果が得られるとともに、さらに、２つの（ｌｏｇ2Ｍ）ｂｉｔカウンタに与えるリセット信号が一つでよいため、実施の形態３で必要な２つのリセット信号を生成するための回路が不要となり、回路規模が低減できる。
【０１７９】
また、本実施の形態においては、２つの（ｌｏｇ2Ｍ）ｂｉｔカウンタやロードパルス生成部が、原振クロックの立上がりエッジで動作するため、各（ｌｏｇ2Ｍ）ｂｉｔカウンタに入力するリセット信号の時間遅延誤差に対する許容量が２倍となり、回路の配置配線が容易になる。
【０１８０】
【発明の効果】
以上、説明したとおり、本発明によれば、広帯域無線通信システムのようにシンボルレートが数十Ｍｂａｕｄと高く、従来技術では可変分周部の動作速度が高くなりすぎてＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、可変分周手段を安価なＣＭＯＳゲートアレイで構成することが可能なタイミング再生装置を得ることができる、という効果を奏する。また、同様の理由から、消費電力を大幅に低減することが可能なタイミング再生装置を得ることができる、という効果を奏する。
【０１８１】
つぎの発明によれば、さらに、２つのカウンタに与えるリセット信号を一種類に統一でき、２つのリセット信号を生成するための回路が不要となるため、回路規模を低減可能なタイミング再生装置を得ることができる、という効果を奏する。
【０１８２】
つぎの発明によれば、帯域無線通信システムのようにシンボルレートが数十Ｍｂａｕｄと高く、従来技術では可変分周部の動作速度が高くなりすぎてＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、すべての回路を安価なＣＭＯＳゲートアレイで構成することが可能なタイミング再生装置を得ることができる、という効果を奏する。
【０１８３】
つぎの発明によれば、広帯域無線通信システムのようにシンボルレートが数十Ｍｂａｕｄと高く、従来技術では可変分周部の動作速度が高くなりすぎてＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、可変分周手段を安価なＣＭＯＳゲートアレイで構成することが可能なタイミング再生装置を得ることができる、という効果を奏する。また、同様の理由から、消費電力を大幅に低減することが可能なタイミング再生装置を得ることができる、という効果を奏する。
【０１８４】
つぎの発明によれば、さらに、２つのカウンタに与えるリセット信号を一種類に統一でき、２つのリセット信号を生成するための回路が不要となるため、回路規模を低減可能なタイミング再生装置を得ることができる、という効果を奏する。
【０１８５】
つぎの発明によれば、サンプリング手段が、後段の可変分周手段から出力される２倍再生クロックを用いてデータをサンプリングする。これにより、Ａ／Ｄ変換器の動作速度が２倍となり、サンプリングに必要なＡ／Ｄ変換器の個数を削減できるため、サンプリング手段の回路規模を１／２程度に低減することが可能なタイミング再生装置を得ることができる、という効果を奏する。
【０１８６】
つぎの発明によれば、可変分周手段が、ＰＬＬのＶＣＯに相当する役割を果たし、位相制御ステップ幅を従来技術と同程度に抑えつつ（同程度の性能を実現しつつ）、ディジタルＰＬＬの動作速度を半減できるため、ＰＬＬの低消費電力化、小型化、および低コスト化を実現できる、という効果を奏する。
【０１８７】
つぎの発明によれば、広帯域無線通信システムのようにシンボルレートが数十Ｍｂａｕｄと高く、従来技術では可変分周部の動作速度が高くなりすぎてＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、可変分周手段を安価なＣＭＯＳゲートアレイで構成することが可能な復調器を得ることができる、という効果を奏する。また、同様の理由から、消費電力を大幅に低減することが可能な復調器を得ることができる、という効果を奏する。
【０１８８】
つぎの発明によれば、さらに、２つのカウンタに与えるリセット信号を一種類に統一でき、２つのリセット信号を生成するための回路が不要となるため、回路規模を低減可能な復調器を得ることができる、という効果を奏する。
【０１８９】
つぎの発明によれば、広帯域無線通信システムにおいても、タイミング位相制御ステップ幅を短くできるため、低位相ジッタ（低い位相の揺らぎ）による良好なビット誤り率特性を実現することが可能な復調器を得ることができる、という効果を奏する。また、本実施の形態の復調器においては、タイミング再生部を含む装置全体をＣＭＯＳゲートアレイで構成できるため、低コスト化、ＬＳＩやＦＰＧＡによる集積化、および小型化を実現することが可能な復調器を得ることができる、という効果を奏する。
【０１９０】
つぎの発明によれば、広帯域無線通信システムのようにシンボルレートが数十Ｍｂａｕｄと高く、従来技術では可変分周部の動作速度が高くなりすぎてＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、可変分周手段を安価なＣＭＯＳゲートアレイで構成することが可能な復調器を得ることができる、という効果を奏する。また、同様の理由から、消費電力を大幅に低減することが可能な復調器を得ることができる、という効果を奏する。
【０１９１】
つぎの発明によれば、さらに、２つのカウンタに与えるリセット信号を一種類に統一でき、２つのリセット信号を生成するための回路が不要となるため、回路規模を低減可能な復調器を得ることができる、という効果を奏する。
【０１９２】
つぎの発明によれば、サンプリング手段が、後段の可変分周手段から出力される２倍再生クロックを用いてデータをサンプリングする。これにより、Ａ／Ｄ変換器の動作速度が２倍となり、サンプリングに必要なＡ／Ｄ変換器の個数を削減できるため、サンプリング手段の回路規模を１／２程度に低減することが可能な復調器を得ることができる、という効果を奏する。
【０１９３】
つぎの発明によれば、従来技術では動作速度が高くなりすぎてＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、安価なＣＭＯＳゲートアレイで構成することが可能な可変分周回路を得ることができる、という効果を奏する。また、同様の理由から、消費電力を大幅に低減することが可能な可変分周回路を得ることができる、という効果を奏する。
【０１９４】
つぎの発明によれば、さらに、２つのカウンタに与えるリセット信号を一種類に統一でき、２つのリセット信号を生成するための回路が不要となるため、回路規模を低減可能な可変分周回路を得ることができる、という効果を奏する。
【０１９５】
つぎの発明によれば、従来技術では動作速度が高くなりすぎてＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、安価なＣＭＯＳゲートアレイで構成することが可能な可変分周回路を得ることができる、という効果を奏する。また、同様の理由から、消費電力を大幅に低減することが可能な可変分周回路を得ることができる、という効果を奏する。
【０１９６】
つぎの発明によれば、さらに、２つのカウンタに与えるリセット信号を一種類に統一でき、２つのリセット信号を生成するための回路が不要となるため、回路規模を低減可能な可変分周回路を得ることができる、という効果を奏する。
【図面の簡単な説明】
【図１】 本発明にかかる復調器の実施の形態１の構成を示す図である。
【図２】 実施の形態１の（Ｍ＋ｋ／２）分周部の構成を示す図である。
【図３】 １ｂｉｔカウンタの動作を示す図である。
【図４】 ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“０”（変化なし）である場合の動作を示すタイミングチャートである。
【図５】 ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。
【図６】 ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“１”（変化なし）である場合の動作を示すタイミングチャートである。
【図７】 ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。
【図８】 ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。
【図９】 ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。
【図１０】 （Ｍ＋ｋ／２）分周部における位相制御動作の状態遷移を示す図である。
【図１１】 実施の形態２の（Ｍ＋ｋ／２）分周部の構成を示す図である。
【図１２】 本発明にかかる復調器の実施の形態３の構成を示す図である。
【図１３】 実施の形態３のサンプリング部の構成を示す図である。
【図１４】 実施の形態３の（Ｍ／２＋ｋ／２）分周部の構成を示す図である。
【図１５】 ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“０”（変化なし）である場合の動作を示すタイミングチャートである。
【図１６】 ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。
【図１７】 ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“１”（変化なし）である場合の動作を示すタイミングチャートである。
【図１８】 ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。
【図１９】 ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。
【図２０】 ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。
【図２１】 （Ｍ／２＋ｋ／２）分周部における位相制御動作の状態遷移を示す図である。
【図２２】 実施の形態４の（Ｍ／２＋ｋ／２）分周部の構成を示す図である。
【図２３】 タイミング再生装置を含む従来の復調器の構成を示す図である。
【図２４】 サンプリング部の構成を示す図である。
【図２５】 ＱＰＳＫ変調におけるタイミング再生用プリアンブルパターン受信時のベースバンド信号を示す図である。
【図２６】 ＱＰＳＫ変調におけるタイミング再生用プリアンブルパターン受信時のベースバンド信号を示す図である。
【図２７】 非線形変換の一例を示す図である。
【図２８】 再生クロックの位相が遅れている場合の一例を示す図である。
【図２９】 再生クロックの位相が進んでいる場合の一例を示す図である。
【図３０】 可変分周部の構成を示す図である。
【図３１】 可変分周部の動作を示すタイミングチャートである。
【図３２】 可変分周部の動作を示すタイミングチャートである。
【図３３】 可変分周部の動作を示すタイミングチャートである。
【符号の説明】
１ アンテナ、２ 周波数変換部、３，３ａ タイミング再生部、４，４ａ データ判定部、１１，１１ａ サンプリング部、１２ 非線形変換部、１３ 位相比較部、１４ 平均化部、１５ （Ｍ＋ｋ／２）分周部、１６ 原振クロック生成部、２１ １ｂｉｔカウンタ、２２ マスク信号生成部、２３ 同期ロード値出力部、２４ 第１のロードパルス生成部、２５ 第２のロードパルス生成部、２６ 第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ、２７ 第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ、２８ 第１のマスク部、２９ 第２のマスク部、３０ クロック合成部、３１は第２のロードパルス生成部、３２ 第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ、３３ Ｄフリップフロップ、４１ （Ｍ／２＋ｋ／２）分周部、４６，４７ Ａ／Ｄ変換器、５１ 第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ、５２ 第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ、５３ 第１のマスク部、５４ 第２のマスク部、６１ 第２のロードパルス生成部、６２ 第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ、６３ Ｄフリップフロップ。
【発明の属する技術分野】
本発明は、無線通信に用いられる復調器に関するものであり、特に、常に受信データのナイキスト点をサンプリングするように再生クロックの位相を制御するタイミング再生装置および復調器、ならびに当該タイミング再生装置および復調器に用いられる可変分周回路、に関するものである。
【０００２】
【従来の技術】
以下、従来のタイミング再生装置および復調器について説明する。従来のタイミング再生装置としては、たとえば、文献「ディジタル衛星通信」（VIJAY K.BHARGAVA, DAVID HACCOUN, ROBERT MATYAS, PETER P. NUSPL著 ジャテック出版，pp136-139）に記載された、「２値量子化ディジタルＰＬＬ（Binary Quantized Digital Phase-Locked Loop）」がある。
【０００３】
図２３は、上記タイミング再生装置を含む従来の復調器の構成を示す図である。図２３において、１はアンテナであり、２は周波数変換部であり、１００はタイミング再生部（上記タイミング再生装置に対応）であり、４はデータ判定部であり、１１はサンプリング部であり、１２は非線形変換部であり、１３は位相比較部であり、１４は平均化部であり、１１１は（Ｎ＋ｋ）分周部であり、１１２は原振クロック生成部である。
【０００４】
つぎに、上記従来の復調器の動作を説明する。ここでは、変調方式として、ＱＰＳＫ変調方式を採用する。まず、アンテナ１を介してＱＰＳＫ変調が施された無線信号を受け取った周波数変換部２では、当該無線信号の周波数を無線周波数からベースバンド周波数に変換し、周波数変換後の信号として、ベースバンド信号の同相成分Ｉ（ｔ）と直交成分Ｑ（ｔ）とを出力する。
【０００５】
タイミング再生部１００では、内部でサンプリングしたベースバンド信号Ｉi，Ｑi （ただし、Ｉはサンプリング後のベースバンド信号の同相成分であり、Ｑはサンプリング後のベースバンド信号の直交成分であり、ｉ＝１，２，３・・・である）を用い、受信データのナイキスト点に対する再生クロックの位相の進み／遅れを求め、進んでいる場合は再生クロックの位相を遅らせ、遅れている場合は再生クロックの位相を進ませる。なお、従来技術では、位相比較部１３、平均化部１４、および（Ｎ＋ｋ）分周部１１１でＰＬＬ（Phase Locked Loop）を構成する。ここでは、常に再生クロックの立上がりエッジが受信データのナイキスト点をサンプリングするように、再生クロックの位相を制御する。
【０００６】
データ判定部４では、上記サンプリング後のベースバンド信号を用いて、送信されてきたデータを判定し、判定後のデータを復調データとして出力する。
【０００７】
ここで、タイミング再生部１００の動作を詳細に説明する。まず、サンプリング部１１では、受け取ったアナログのベースバンド信号を、後段の（Ｎ＋ｋ）分周部１１１から出力される再生クロックの立上がりエッジと立下りエッジのタイミングでサンプリングし、ディジタル信号に変換する。なお、再生クロックの周期がシンボル周期Ｔであるため、データのサンプリング周期はＴ／２となる。
【０００８】
図２４は、サンプリング部１１の構成を示す図である。図２４において、１２１，１２２，１２３，１２４はＡ／Ｄ変換器であり、１２５，１２６はＤフリップフロップである。ここでは、Ａ／Ｄ変換器１２１が、再生クロック立上がりエッジでベースバンド信号の同相成分Ｉ（ｔ）をサンプリングし、Ａ／Ｄ変換器１２２が、再生クロック立下がりエッジでベースバンド信号の同相成分Ｉ（ｔ）をサンプリングする。同様に、Ａ／Ｄ変換器１２３が、再生クロック立上がりエッジでベースバンド信号の直交成分Ｑ（ｔ）をサンプリングし、Ａ／Ｄ変換器１２４が、再生クロック立下がりエッジでベースバンド信号の同相成分Ｑ（ｔ）をサンプリングする。また、Ｄフリップフロップ１２５では、Ａ／Ｄ変換器１２１出力のデータを再生クロックの立下りエッジでリタイミングする。同様に、Ｄフリップフロップ１２６では、Ａ／Ｄ変換器１２３出力のデータを再生クロックの立下りエッジでリタイミングする。
【０００９】
つぎに、非線形変換部１２では、ベースバンド信号Ｉ（ｔ），Ｑ（ｔ）に非線形処理を施して、シンボル周波数ｆs（＝１／Ｔ）成分を有する信号α（ｔ）に変換する。非線形処理としては、たとえば、次式に基づく振幅差分処理がある。
図２５および図２６は、たとえば、ＱＰＳＫ変調におけるタイミング再生用プリアンブルパターンとして広く用いられている“１１００”パターン受信時のベースバンド信号を示す図である。詳細には、図２５は、“１１００”パターン受信時のベースバンド信号を複素平面で表記した場合を示し、この場合、点Ａと点Ｂを１シンボル周期で交互に繰り返す信号となる。ただし、θcはキャリア位相である。また、図２６は、θc＝４５．０［ｄｅｇ］，“１１００”パターンの受信ベースバンド信号波形を示し、ナイキスト点は時刻ｎ（＝１，２，３，・・・）シンボルに位置する。
【００１１】
また、図２７は、上記信号を式（１）に基づいて非線形変換した場合の波形を示す図である。図２７の結果から、非線形変換後のα（ｔ）はシンボル周期Ｔで増減を繰り返す波形であり、シンボル周波数ｆs（＝１／Ｔ）成分を豊富に有していることが判る。なお、上記非線形処理は、時間的に連続的な信号に対する処理であり、実際に非線形変換部１２に入力される信号は、離散的なデータＩi，Ｑiである。よって、非線形変部１２における処理は、上記式（１）の処理と等価な次式（２）で行われる。
αi＝（（Ｉi−Ｉi-1）2＋ （Ｑi−Ｑi-1）2）1/2 （２）
ただし、ｉが奇数のときのＩi，Ｑiは、再生クロックの立上がりエッジでサンプリングされたデータを表し、ｉが偶数のときのＩi，Ｑiは、再生クロックの立下がりエッジでサンプリングされたデータを表す。
【００１２】
つぎに、位相比較部１３では、再生クロックの立上がりエッジでサンプリングされたデータＩ2j-1，Ｑ2j-1（ｊ＝１，２，３，…）から求まる、
α2j-1＝（（Ｉ2j-1−Ｉ2j-2）2＋ （Ｑ2j-1−Ｑ2j-2）2）1/2 （３）
と、再生クロック立下がりエッジでサンプリングされたデータＩ2j，Ｑ2j（ｊ＝１，２，３，…）から求まる、
α2j＝（（Ｉ2j−Ｉ2j-1）2＋ （Ｑ2j−Ｑ2j-1）2）1/2 （４）
と、を比較する。
【００１３】
このとき、位相比較部１３では、α2j-1とα2jとの関係に応じて、位相の進み（ＬＥＡＤ）および遅れ（ＬＡＧ）を表す信号を出力する。すなわち、位相比較部１３では、
（１）α2j-1＜α2jの場合、具体的にいうと、図２８の場合、再生クロックの位相がナイキスト点より遅れていると判定し、ＬＥＡＤ＝“０”，ＬＡＧ＝“１”を出力する。
（２）α2j-1＞α2jの場合、具体的にいうと、図２９の場合、再生クロックの位相がナイキスト点より進んでいると判定し、ＬＥＡＤ＝“１”，ＬＡＧ＝“０”を出力する。
（３）α2j-1＝α2jの場合、再生クロックの立上がり位置がナイキスト点と一致していると判定し、ＬＥＡＤ＝“０”，ＬＡＧ＝“０”を出力する。
【００１４】
つぎに、平均化部１４では、上記位相の進み／遅れを平均化し、平均的に位相が進んでいる場合は再生クロックの位相を遅らせる命令（ＵＰ＝“０”，ＤＯＷＮ＝“１”）を、平均的に位相が遅れている場合は再生クロックの位相を進ませる命令（ＵＰ＝“１”，ＤＯＷＮ＝“０”）を、後段の（Ｎ＋ｋ）分周部１１１に通知する。上記平均化部１４は、アップダウンカウンタおよび比較器で構成されるランダムウォークフィルタで実現でき、たとえば、アップダウンカウンタの値をＸ，フィルタの時定数を決定する定数をＹ，位相比較部１３出力の位相検出値をＤ＝（ＬＥＡＤ−ＬＡＧ）∈｛−１，０，＋１｝とすると、ランダムウォークフィルタは、アップダウンカウンタ値の初期値Ｘ＝Ｙから、１シンボル毎にカウント値をＸ→Ｘ＋Ｄに更新し、以下の動作を行う。
（１）カウント値ＸがＸ＝０となったら、ＵＰ＝“１”，ＤＯＷＮ＝“０”を出力し、同時にカウント値Ｘを初期値Ｘ＝Ｙにセットする。
（２）カウント値ＸがＸ＝２Ｙとなったら、ＵＰ＝“０”，ＤＯＷＮ＝“１”を出力し、同時にカウント値Ｘを初期値Ｘ＝Ｙにセットする。
（３）カウント値Ｘが、０＜Ｘ＜２Ｙの範囲では、ＵＰ＝“０”，ＤＯＷＮ＝“０”を出力する。
【００１５】
つぎに、原振クロック生成部１１２では、シンボル周波数ｆsのＮ倍の周波数を有する原振クロックを出力する。すなわち、原振クロックの周波数ｆclkとシンボル周波数ｆsとの関係は、ｆclk＝Ｎｆsである。
【００１６】
最後に、（Ｎ＋ｋ）分周部１１１では、たとえば、再生クロックの位相制御信号をｋ＝（ＵＰ−ＤＯＷＮ）＝（−１，０，１）とした場合、原振クロックを（Ｎ＋ｋ）分周（可変分周）し、当該分周したクロックを再生クロックとして出力する。具体的にいうと、たとえば、ｋ＝０（すなわち、ＵＰ＝“０”，ＤＯＷＮ＝“０”）の場合、再生クロックは、原振クロックをＮ分周して生成されるため、シンボル周期Ｔ＝１／ｆsと一致する。また、Ｋ＝−１（すなわち、ＵＰ＝“０”，ＤＯＷＮ＝“１”）の場合、再生クロックは、原振クロックを（Ｎ＋１）分周して生成されるため、再生クロックの周期がＴ（Ｎ＋１）／Ｎとなる。また、Ｋ＝＋１（すなわち、ＵＰ＝“１”，ＤＯＷＮ＝“０”）の場合、再生クロックは、原振クロックを（Ｎ−１）分周して生成されるため、再生クロックの周期がＴ（Ｎ−１）／Ｎとなる。
【００１７】
つぎに、上記（Ｎ＋ｋ）分周部１１１の動作を詳細に説明する。図３０は、上記（Ｎ＋ｋ）分周部１１１の構成を示す図である。図３０において、２０１は同期ロード値生成部であり、２０２は同期ロード値選択部であり、２０３はロードパルス生成部であり、２０４は（ｌｏｇ2Ｎ）ｂｉｔカウンタである。
【００１８】
同期ロード値生成部２０１では、あらかじめ３つのデータＵＰ＿ＤＡＴＡ＝（Ｎ−２），ＳＴ＿ＤＡＴＡ＝（Ｎ−１），ＤＷ＿ＤＡＴＡ＝０を出力する。そして、同期ロード値選択部２０２では、ＵＰ，ＤＯＷＮ信号に基づいて、３つのデータＵＰ＿ＤＡＴＡ，ＳＴ＿ＤＡＴＡ，ＤＷ＿ＤＡＴＡのなかからいずれか一つをＬＯＡＤ＿ＤＡＴＡとして出力する。
ＵＰ＝“１”，ＤＯＷＮ＝“０”；
ＬＯＡＤ＿ＤＡＴＡ＝ＵＰ＿ＤＡＴＡ＝（Ｎ−２） （５）
ＵＰ＝“０”，ＤＯＷＮ＝“１”；
ＬＯＡＤ＿ＤＡＴＡ＝ＤＷ＿ＤＡＴＡ＝０ （６）
ＵＰ＝“０”，ＤＯＷＮ＝“０”；
ＬＯＡＤ＿ＤＡＴＡ＝ＳＴ＿ＤＡＴＡ＝（Ｎ−１） （７）
【００１９】
（ｌｏｇ2Ｎ）ｂｉｔカウンタ２０４では、後述するロードパルス生成部２０３から入力されるＬＯＡＤ＿ＰＵＬＳＥ信号の論理が“０”の場合に、原振クロックの立上がりエッジに同期して、ダウンカウント動作を行う。一方、ＬＯＡＤ＿ＰＵＬＳＥ信号の論理が“１”の場合には、ＬＯＡＤ＿ＤＡＴＡを同期ロードする。なお、（ｌｏｇ2Ｎ）ｂｉｔカウンタ２０４では、カウント値の最上位ビット（ＭＳＢ）を再生クロックとして出力する。
【００２０】
ロードパルス生成部２０３では、上記カウンタ値を入力とし、同期ロードパルスＬＯＡＤ＿ＰＵＬＳＥを出力する。ＬＯＡＤ＿ＰＵＬＳＥは、通常論理“０”であるが、（ｌｏｇ2Ｎ）ｂｉｔカウンタ２０４から出力されるカウンタ値が“０”を示した場合に、原振クロックの１周期分だけ論理“１”を出力する。したがって、再生クロックの周期は、ＬＯＡＤ＿ＰＵＬＳＥによって異なり、ＬＯＡＤ＿ＤＡＴＡ＝（Ｎ−１）の場合はＴ（シンボル周期）となり、ＬＯＡＤ＿ＤＡＴＡ＝０の場合はＴ（Ｎ＋１）／Ｎとなり、ＬＯＡＤ＿ＤＡＴＡ＝（Ｎ−２）の場合はＴ（Ｎ−１）／Ｎとなる。
【００２１】
ここで、（Ｎ＋ｋ）分周部１１１の動作を、Ｎ＝１６の場合を例として説明する。なお、ここでは、（Ｎ＋ｋ）分周＝（１６＋ｋ）分周となり、さらに（ｌｏｇ2Ｎ）ｂｉｔカウンタ２０４が４ビットダウンカウンタとなる。
図３１は、ＵＰ＝“０”，ＤＯＷＮ＝“０”時（無制御時）の動作を示すタイミングチャートである。ここでは、ＬＯＡＤ＿ＤＡＴＡ＝ＳＴ＿ＤＡＴＡ＝（１６−１）＝１５が、４ （＝ｌｏｇ2１６）ビットダウンカウンタに同期ロードされる。４ビットダウンカウンタに“１５”を同期ロードするタイミングは、図中に示すように、ＬＯＡＤ＿ＰＵＬＳＥが論理“１”を示す位置である。すなわち、“１５”を同期ロードする時の４ビットダウンカウンタの動作は、“通常時の０”から“１５”へのダウンカウントと同一の動作となる。したがって、再生クロックは、原振クロックを１６分周して生成され、１周期がＴ（ｆclk＝１６ｆs）となる。
【００２２】
また、図３２は、ＵＰ＝“０”，ＤＯＷＮ＝“１”時（位相を遅らせる）の動作を示すタイミングチャートである。ここでは、ＬＯＡＤ＿ＤＡＴＡ＝ＤＷ＿ＤＡＴＡ＝０が、４ビットダウンカウンタに同期ロードされる。４ビットダウンカウンタに“０”を同期ロードするタイミングは、図３０と同様であり、図中に示すように、ＬＯＡＤ＿ＰＵＬＳＥが論理“１”を示す位置である。すなわち、“０”を同期ロードする時の４ビットダウンカウンタの動作は、“０”→“０”となり、原振クロックを１７分周して再生クロックを生成する動作と等価になる。したがって、再生クロックの周期が１７Ｔ／１６となり、再生クロックの位相は、２π（Ｔ／１６）だけ遅れることとなる。
【００２３】
また、図３３は、ＵＰ＝“１”，ＤＯＷＮ＝“０”時（位相を進ませる）の動作を示すタイミングチャートである。ここでは、ＬＯＡＤ＿ＤＡＴＡ＝ＵＰ＿ＤＡＴＡ＝（１６−２）＝１４が、４ビットダウンカウンタに同期ロードされる。４ビットダウンカウンタに“１４”を同期ロードするタイミングは、図３０と同様であり、図中に示すように、ＬＯＡＤ＿ＰＵＬＳＥが論理“１”を示す位置である。すなわち、“１４”を同期ロードする時の４ビットダウンカウンタの動作は、“０”→“１４” となり、原振クロックを１５分周して再生クロックを生成する動作と等価になる。したがって、再生クロックの周期が１５Ｔ／１６となり、再生クロックの位相は、２π（Ｔ／１６）だけ進むこととなる。
【００２４】
このように、従来の復調器においては、（Ｎ＋ｋ）分周部１１１が、再生クロックの立上がりエッジがナイキスト点をサンプリングするように、当該再生クロックの位相を制御する。このとき、位相制御のステップ幅は、Ｔ／Ｎ（上記例の場合はＴ／１６）となる。また、従来の復調器においては、再生クロックの位相が遅れている場合、“←”の方向に再生クロックの位相を進ませ、一方、再生クロックの位相が進んでいる場合は、“→”の方向に再生クロックの位相を遅らせている。
【００２５】
【発明が解決しようとする課題】
しかしながら、上記、タイミング再生部を有する従来の復調器においては、（Ｎ＋ｋ）分周部１１１が、原振クロックで高速に動作するため、近年の広帯域無線通信システムのようにシンボルレート（＝シンボル周波数ｆs）が数十〜数百Ｍｂａｕｄ（＝ＭＨｚ）になると、動作速度が速くなりすぎ、安価なデバイスでは実現できない、という問題点があった。特にディジタル無線通信システムにおいて、良好なビット誤り率特性を実現するためには、位相制御のステップ幅が「Ｔ／Ｎ≦Ｔ／１６」であること、すなわち、原振クロックの周波数ｆclkが「ｆclk≧１６ｆs」であること、が望ましい。この場合、（Ｎ＋ｋ）分周部１１１では、少なくともシンボルレートの１６倍の速度を要する。したがって、ｆs＝２５ＭＨｚと仮定すると、（Ｎ＋ｋ）分周部１１１は、動作速度が４００ＭＨｚと非常に高速になるため、ＣＭＯＳデバイスで実現することが非常に困難となり、（Ｎ＋ｋ）分周部１１１のみ、高価なＥＣＬデバイス等を使用せざるを得ない。
【００２６】
また、上記のように、（Ｎ＋ｋ）分周部１１１の動作周波数が高くなると、復調器の消費電力が増加する、という問題点もあった。
【００２７】
本発明は、上記に鑑みてなされたものであって、可変分周部の低コスト化、かつ、従来と同等の詳細な位相制御ステップ幅を実現しつつ回路動作の低速化を実現可能なタイミング再生装置を得ること、また、広帯域無線通信を行う場合においても、ビット誤り率特性の向上、低コスト化、および低消費電力化、を実現可能な復調器、を得ることを目的とする。
【００２８】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるタイミング再生装置にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように当該再生クロックの位相を制御する構成とし、さらに、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタ（後述する実施の形態の第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６に相当）と、前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第２のカウンタ（第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７に相当）と、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方のカウンタ出力をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段（１ｂｉｔカウンタ２１、マスク信号生成部２２、同期ロード値出力部２３、第１のロードパルス生成部２４、第２のロードパルス生成部２５に相当）、前記マスク信号にしたがっていずれか一方のカウンタ出力をマスクし、マスクが解除されている他方のカウンタ出力を再生クロックとして出力する再生クロック出力手段（第１のマスク部２８、第２のマスク部２９、クロック合成部３０に相当）と、を備えることを特徴とする。
【００２９】
つぎの発明にかかるタイミング再生装置にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように当該再生クロックの位相を制御する構成とし、さらに、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、前記第１のカウンタと同様に動作し、さらに、上位ｎ番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタ（第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ３２に相当）と、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方のカウンタ出力をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段（１ｂｉｔカウンタ２１、マスク信号生成部２２、同期ロード値出力部２３、第１のロードパルス生成部２４、第２のロードパルス生成部３１に相当）と、前記マスク信号にしたがっていずれか一方のカウンタ出力をマスクし、マスクが解除されている他方のカウンタ出力を再生クロックとして出力する再生クロック出力手段（第１のマスク部２８、Ｄフリップフロップ３３、第２のマスク部２９、クロック合成部３０に相当）と、を備えることを特徴とする。
【００３０】
つぎの発明にかかるタイミング再生装置にあっては、さらに、前記再生クロックの立上がりエッジおよび立下りエッジを用いて、受信アナログベースバンド信号をシンボルレートの２倍の速度でＡ／Ｄ変換し、その結果を受信ディジタルベースバンド信号として出力するサンプリング手段（サンプリング部１１に相当）と、前記受信ディジタルベースバンド信号を非線形変換する非線形変換手段（非線形変換部１２に相当）と、前記非線形変換後の出力と前記再生クロックの位相とを比較する位相比較手段（位相比較部１３に相当）と、前記位相比較結果を平均化する平均化手段（平均化部１４に相当）と、シンボルレートのＭ倍の周波数を有する原振クロックを生成する原振クロック生成手段（原振クロック生成部１６に相当）と、を備え、前記可変分周手段（（Ｍ＋ｋ／２）分周部１５に相当）は、前記位相の進み／遅れに関する命令に応じて、原振クロックをＭ＋ｋ／２（ｋ∈｛−１，０，＋１｝）分周し、いずれか一方の上位ｎ＝１番目のビットの信号（ＭＳＢ）を再生クロックとして出力することを特徴とする。
【００３１】
つぎの発明にかかるタイミング再生装置にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように当該再生クロックの位相を制御する構成とし、さらに、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタ（第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１に相当）と、前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を出力する第２のカウンタ（第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２に相当）と、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方の上位ｎ＋１番目のビットの信号をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方の上位ｎ＋１番目のビットの信号をマスクし、マスクが解除されている他方の上位ｎ＋１番目のビットの信号を２倍再生クロックとして出力する２倍再生クロック出力手段（第１のマスク部５３、第２のマスク部５４、クロック合成部３０に相当）と、を備えることを特徴とする。
【００３２】
つぎの発明にかかるタイミング再生装置にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように当該再生クロックの位相を制御する構成とし、さらに、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタ（第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ６２に相当）と、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方の上位ｎ＋１番目のビットの信号をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段（１ｂｉｔカウンタ２１、マスク信号生成部２２、同期ロード値出力部２３、第１のロードパルス生成部２４、第２のロードパルス生成部６１に相当）と、前記マスク信号にしたがっていずれか一方の上位ｎ＋１番目のビットの信号をマスクし、マスクが解除されている他方の上位ｎ＋１番目のビットの信号を２倍再生クロックとして出力する２倍再生クロック出力手段（第１のマスク部５３、Ｄフリップフロップ６３、第２のマスク部５４、クロック合成部３０に相当）と、を備えることを特徴とする。
【００３３】
つぎの発明にかかるタイミング再生装置にあっては、さらに、前記２倍再生クロックの立上がりエッジを用いて、受信アナログベースバンド信号をシンボルレートの２倍の速度でＡ／Ｄ変換し、その結果を受信ディジタルベースバンド信号として出力するサンプリング手段（サンプリング部１１ａに相当）と、前記受信ディジタルベースバンド信号を非線形変換する非線形変換手段と、前記非線形変換後の出力と前記再生クロックの位相とを比較する位相比較手段と、前記位相比較結果を平均化する平均化手段と、シンボルレートのＭ倍の周波数を有する原振クロックを生成する原振クロック生成手段と、を備え、前記可変分周手段（（Ｍ／２＋ｋ／２）分周部４１に相当）は、前記位相の進み／遅れに関する命令に応じて、原振クロックをＭ／２＋ｋ／２（ｋ∈｛−１，０，＋１｝）分周し、いずれか一方の上位ｎ＋１＝２（ｎ＝１）番目のビットの信号を２倍再生クロックとして出力し、さらに前記第１のカウンタが出力する上位ｎ＝１番目のビットの信号を再生クロックとして出力することを特徴とする。
【００３４】
つぎの発明にかかるタイミング再生装置にあっては、前記位相比較手段、前記平均化手段、および前記可変分周手段で、ＰＬＬを構成することを特徴とする。
【００３５】
つぎの発明にかかる復調器にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように位相制御された当該再生クロックを用いて、当該受信データを復調する構成とし、さらに、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方のカウンタ出力をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方のカウンタ出力をマスクし、マスクが解除されている他方のカウンタ出力を再生クロックとして出力する再生クロック出力手段と、を備えることを特徴とする。
【００３６】
つぎの発明にかかる復調器にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように位相制御された当該再生クロックを用いて、当該受信データを復調する構成とし、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、前記第１のカウンタと同様に動作し、さらに、上位ｎ番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方のカウンタ出力をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方のカウンタ出力をマスクし、マスクが解除されている他方のカウンタ出力を再生クロックとして出力する再生クロック出力手段と、を備えることを特徴とする。
【００３７】
つぎの発明にかかる復調器にあっては、さらに、無線信号を受信するアンテナ（アンテナ１に相当）と、前記無線信号を受信アナログベースバンド信号に周波数変換する周波数変換手段（周波数変換部２に相当）と、前記再生クロックの立上がりエッジおよび立下りエッジを用いて、前記受信アナログベースバンド信号をシンボルレートの２倍の速度でＡ／Ｄ変換し、その結果を受信ディジタルベースバンド信号として出力するサンプリング手段と、前記受信ディジタルベースバンド信号を非線形変換する非線形変換手段と、前記非線形変換後の出力と前記再生クロックの位相とを比較する位相比較手段と、前記位相比較結果を平均化する平均化手段と シンボルレートのＭ倍の周波数を有する原振クロックを生成する原振クロック生成手段と、前記再生クロックを用いて、前記受信ディジタルベースバンド信号を判定し、判定後のデータを復調データとして出力するデータ復調手段と、を備えることを特徴とする。
【００３８】
つぎの発明にかかる復調器にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように位相制御された当該再生クロックを用いて、当該受信データを復調する構成とし、さらに、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を出力する第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方の上位ｎ＋１番目のビットの信号をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方の上位ｎ＋１番目のビットの信号をマスクし、マスクが解除されている他方の上位ｎ＋１番目のビットの信号を２倍再生クロックとして出力する２倍再生クロック出力手段と、を備えることを特徴とする。
【００３９】
つぎの発明にかかる復調器にあっては、原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように位相制御された当該再生クロックを用いて、当該受信データを復調する構成とし、さらに、前記可変分周手段は、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方の上位ｎ＋１番目のビットの信号をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方の上位ｎ＋１番目のビットの信号をマスクし、マスクが解除されている他方の上位ｎ＋１番目のビットの信号を２倍再生クロックとして出力する２倍再生クロック出力手段と、を備えることを特徴とする。
【００４０】
つぎの発明にかかる復調器にあっては、さらに、無線信号を受信するアンテナと、前記無線信号を受信アナログベースバンド信号に周波数変換する周波数変換手段と、前記２倍再生クロックの立上がりエッジを用いて、前記受信アナログベースバンド信号をシンボルレートの２倍の速度でＡ／Ｄ変換し、その結果を受信ディジタルベースバンド信号として出力するサンプリング手段と、前記受信ディジタルベースバンド信号を非線形変換する非線形変換手段と、前記非線形変換後の出力と前記再生クロックの位相とを比較する位相比較手段と、前記位相比較結果を平均化する平均化手段と、シンボルレートのＭ倍の周波数を有する原振クロックを生成する原振クロック生成手段と、前記再生クロックを用いて、前記受信ディジタルベースバンド信号を判定し、判定後のデータを復調データとして出力するデータ復調手段と、を備えることを特徴とする。
【００４１】
つぎの発明にかかる可変分周回路にあっては、原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方のカウンタ出力をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方のカウンタ出力をマスクし、マスクが解除されている他方のカウンタ出力を再生クロックとして出力する再生クロック出力手段と、を備えることを特徴とする。
【００４２】
つぎの発明にかかる可変分周回路にあっては、原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、前記第１のカウンタと同様に動作し、さらに、上位ｎ番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方のカウンタ出力をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方のカウンタ出力をマスクし、マスクが解除されている他方のカウンタ出力を再生クロックとして出力する再生クロック出力手段と、を備えることを特徴とする。
【００４３】
つぎの発明にかかる可変分周回路にあっては、原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を出力する第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方の上位ｎ＋１番目のビットの信号をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方の上位ｎ＋１番目のビットの信号をマスクし、マスクが解除されている他方の上位ｎ＋１番目のビットの信号を２倍再生クロックとして出力する２倍再生クロック出力手段と、を備えることを特徴とする。
【００４４】
つぎの発明にかかる可変分周回路にあっては、原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタと、受け取った位相の進み／遅れに関する命令に応じて、いずれか一方の上位ｎ＋１番目のビットの信号をマスクするためのマスク信号と、前記所定のロード値と、を生成し、さらに、当該ロード値を適当なタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、前記マスク信号にしたがっていずれか一方の上位ｎ＋１番目のビットの信号をマスクし、マスクが解除されている他方の上位ｎ＋１番目のビットの信号を２倍再生クロックとして出力する２倍再生クロック出力手段と、を備えることを特徴とする。
【００４５】
【発明の実施の形態】
以下に、本発明にかかるタイミング再生装置および復調器の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００４６】
実施の形態１．
図１は、本発明にかかる復調器の構成を示す図である。図１において、１はアンテナであり、２は周波数変換部であり、３はタイミング再生部であり、４はデータ判定部であり、１１はサンプリング部であり、１２は非線形変換部であり、１３は位相比較部であり、１４は平均化部であり、１５は可変分周回路として動作する（Ｍ＋ｋ／２）分周部であり、１６は原振クロック生成部である。
【００４７】
つぎに、上記復調器の動作を簡単に説明する。ここでは、変調方式として、ＱＰＳＫ変調方式を採用する。まず、アンテナ１を介してＱＰＳＫ変調が施された無線信号を受け取った周波数変換部２では、当該無線信号の周波数を無線周波数からベースバンド周波数に変換し、周波数変換後の信号として、ベースバンド信号の同相成分Ｉ（ｔ）と直交成分Ｑ（ｔ）とを出力する。
【００４８】
タイミング再生部３では、内部でサンプリングしたベースバンド信号Ｉi，Ｑi （ただし、Ｉはサンプリング後のベースバンド信号の同相成分であり、Ｑはサンプリング後のベースバンド信号の直交成分であり、ｉ＝１，２，３・・・である）を用い、受信データのナイキスト点に対する再生クロックの位相の進み／遅れを求め、進んでいる場合は再生クロックの位相を遅らせ、遅れている場合は再生クロックの位相を進ませる。なお、ここでは、位相比較部１３、平均化部１４、および（Ｍ＋ｋ／２）分周部１５でＰＬＬ（Phase Locked Loop）を構成する。ここでは、常に再生クロックの立上がりエッジが受信データのナイキスト点をサンプリングするように、再生クロックの位相を制御する。
【００４９】
ただし、タイミング再生部３では、先に説明したタイミング再生部１００とは異なり、従来の１／２の周波数（すなわち、ｆclk＝Ｎｆs／２）の原振クロックを用いて、タイミング再生部１００と同等な位相制御ステップ幅Ｔc＝Ｔ／Ｎ（Ｔ：シンボル周期、Ｎ＝１，２，３，・・・）を実現する。
【００５０】
データ判定部４では、上記サンプリング後のベースバンド信号を用いて、送信されてきたデータを判定し、判定後のデータを復調データとして出力する。
【００５１】
ここで、本実施の形態のタイミング再生部３の動作を詳細に説明する。まず、サンプリング部１１では、従来同様、受け取ったアナログのベースバンド信号を、後段の（Ｍ＋ｋ／２）分周部１５から出力される再生クロックの立上がりエッジと立下りエッジのタイミングでサンプリングし、ディジタル信号に変換する。なお、再生クロックの周期がシンボル周期Ｔであるため、データのサンプリング周期はＴ／２となる。
【００５２】
つぎに、非線形変換部１２では、従来同様、ベースバンド信号Ｉ（ｔ），Ｑ（ｔ）に非線形処理を施して、シンボル周波数ｆs（＝１／Ｔ）成分を有する信号α（ｔ）に変換する。なお、非線形処理としては、たとえば、先に説明した式（１）に基づく振幅差分処理がある。
【００５３】
つぎに、位相比較部１３では、再生クロックの立上がりエッジでサンプリングされたデータＩ2j-1，Ｑ2j-1（ｊ＝１，２，３，…）から求まる前述の式（３）と、再生クロック立下がりエッジでサンプリングされたデータＩ2j，Ｑ2j（ｊ＝１，２，３，…）から求まる前述の式（４）と、を比較する。
【００５４】
このとき、位相比較部１３では、α2j-1とα2jとの関係に応じて、位相の進み（ＬＥＡＤ）および遅れ（ＬＡＧ）を表す信号を出力する。すなわち、位相比較部１３では、
（１）α2j-1＞α2jの場合、再生クロックの位相がナイキスト点より遅れていると判定し、ＬＥＡＤ＝“０”，ＬＡＧ＝“１”を出力する（図２８参照）。
（２）α2j-1＜α2jの場合、再生クロックの位相がナイキスト点より進んでいると判定し、ＬＥＡＤ＝“１”，ＬＡＧ＝“０”を出力する（図２９参照）。
（３）α2j-1＝α2jの場合、再生クロックの立上がり位置がナイキスト点と一致していると判定し、ＬＥＡＤ＝“０”，ＬＡＧ＝“０”を出力する。
【００５５】
つぎに、平均化部１４では、上記位相の進み／遅れを平均化し、平均的に位相が進んでいる場合は再生クロックの位相を遅らせる命令（ＵＰ＝“０”，ＤＯＷＮ＝“１”）を、平均的に位相が遅れている場合は再生クロックの位相を進ませる命令（ＵＰ＝“１”，ＤＯＷＮ＝“０”）を、後段の（Ｍ＋ｋ／２）分周部１５に通知する。上記平均化部１４は、アップダウンカウンタおよび比較器で構成されるランダムウォークフィルタで実現でき、たとえば、アップダウンカウンタの値をＸ，フィルタの時定数を決定する定数をＹ，位相比較部１３出力の位相検出値をＤ＝（ＬＥＡＤ−ＬＡＧ）∈｛−１，０，＋１｝とすると、ランダムウォークフィルタは、アップダウンカウンタ値の初期値Ｘ＝Ｙから、１シンボル毎にカウント値をＸ→Ｘ＋Ｄに更新し、以下の動作を行う。
（１）カウント値ＸがＸ＝０となったら、ＵＰ＝“１”，ＤＯＷＮ＝“０”を出力し、同時にカウント値Ｘを初期値Ｘ＝Ｙにセットする。
（２）カウント値ＸがＸ＝２Ｙとなったら、ＵＰ＝“０”，ＤＯＷＮ＝“１”を出力し、同時にカウント値Ｘを初期値Ｘ＝Ｙにセットする。
（３）カウント値Ｘが、０＜Ｘ＜２Ｙの範囲では、ＵＰ＝“０”，ＤＯＷＮ＝“０”を出力する。
【００５６】
つぎに、原振クロック生成部１６では、シンボル周波数ｆs（＝１／Ｔ）のＭ（＝１，２，３，…）倍の周波数を有する原振クロックを出力する。すなわち、原振クロックの周波数ｆclkとシンボル周波数ｆsとの関係は、ｆclk＝Ｍｆsである。
【００５７】
最後に、（Ｍ＋ｋ／２）分周部１５では、たとえば、再生クロックの位相制御信号をｋ＝（ＵＰ−ＤＯＷＮ）＝（−１，０，１）とした場合、原振クロックを（Ｍ＋ｋ／２）分周（可変分周）し、当該分周したクロックを再生クロックとして出力する。具体的にいうと、たとえば、ｋ＝０（すなわち、ＵＰ＝“０”，ＤＯＷＮ＝“０”）の場合、再生クロックは、原振クロックをＭ分周して生成されるため、シンボル周期Ｔ＝１／ｆsと一致する。また、ｋ＝−１（すなわち、ＵＰ＝“０”，ＤＯＷＮ＝“１”）の場合、再生クロックは、原振クロックを（Ｍ＋１／２）分周して生成されるため、再生クロックの周期がＴ（Ｍ＋１／２）／Ｍとなり、Ｔ／２Ｍだけ長くなる。また、ｋ＝＋１（すなわち、ＵＰ＝“１”，ＤＯＷＮ＝“０”）の場合、再生クロックは、原振クロックを（Ｍ−１／２）分周して生成されるため、再生クロックの周期がＴ（Ｍ−１／２）／Ｍとなり、Ｔ／２Ｍだけ短くなる。
【００５８】
すなわち、（Ｍ＋ｋ／２）分周部１５では、再生クロックの位相を遅らせる命令（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、再生クロックの位相を２π（Ｔ／２Ｍ）だけ遅らせるように動作し、再生クロックの位相を進ませる命令（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、再生クロックの位相を２π（Ｔ／２Ｍ）だけ進めるように動作し、このとき、当該位相制御のステップ幅がＴ／２Ｍとなる。
【００５９】
また、（Ｍ＋ｋ／２）分周部１５では、上記位相制御ステップ幅Ｔ／２Ｍ＝Ｔ／Ｎ（従来技術の位相制御ステップ幅）とした場合、Ｍ＝Ｎ／２の関係が成立する。また、本実施の形態の原振クロック周波数はｆclk＝Ｍｆsであり、従来技術における原振クロック周波数はｆclk＝Ｎｆsである。
【００６０】
以上のことから、本実施の形態では、従来技術と同等の位相制御ステップ幅を実現しながら、原振クロックの周波数を従来例の原振クロック周波数の１／２にすることができる。
【００６１】
つぎに、上記（Ｍ＋ｋ／２）分周部１５の動作を詳細に説明する。図２は、上記（Ｍ＋ｋ／２）分周部１５の構成を示す図である。図２において、２１は１ｂｉｔカウンタであり、２２はマスク信号生成部であり、２３は同期ロード値出力部であり、２４は第１のロードパルス生成部であり、２５は第２のロードパルス生成部であり、２６は第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタであり、２７は第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタであり、２８は第１のマスク部であり、２９は第２のマスク部であり、３０はクロック合成部であり、ここでは、原振クロックの立ち上がりエッジで動作する第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６と、原振クロックの立ち下がりエッジで動作する第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７と、を同時に動作させ、各カウンタの最上位ビット（ＭＳＢ）の論理和（ＯＲ）を、再生クロックとして出力する。なお、再生クロックの位相制御は、後述する所定の同期ロード手順および各ＭＳＢのマスク制御、によって実現される。
【００６２】
まず、１ｂｉｔカウンタ２１では、そのレジスタ値をＣ∈｛０，１｝とした場合、ＵＰ，ＤＯＷＮ信号に対してつぎの処理を行う。
（１）ＵＰ＝“１”，ＤＯＷＮ＝“０”：Ｃ→ｎｏｔ（Ｃ）
（２）ＵＰ＝“０”，ＤＯＷＮ＝“１”：Ｃ→ｎｏｔ（Ｃ）
（３）ＵＰ＝“０”，ＤＯＷＮ＝“０”：Ｃ→Ｃ
図３は、１ｂｉｔカウンタ２１の動作を示す図である。ただし、Ｃの初期値は“０”である。
【００６３】
同期ロード値出力部２３では、以下のように、ＵＰ，ＤＯＷＮ信号、およびレジスタＣの値に応じて、所定のデータＲ＿ＬＯＡＤ＿ＤＡＴＡ，Ｆ＿ＬＯＡＤ＿ＤＡＴＡを出力する。
（１）ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“０”→“１”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｍ−１
（２）ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“１”→“０”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝０
（３）ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“０”→“１”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｍ−２
（４）ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“１”→“０”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｍ−１
（５）ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“０”（変化なし）の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｍ−１
（６）ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“１”（変化なし）の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｍ−１
【００６４】
なお、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡは、上記のように、いずれも同じ値を示すが、ＵＰ，ＤＯＷＮ信号、およびレジスタＣの値によって、変化タイミングが前後する。具体的にいうと、以下のように動作する。
（１）ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“０”→“１”の場合：
同時に変化
（２）ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“１”→“０”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡが先に変化
（３）ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“０”→“１”の場合：
Ｆ＿ＬＯＡＤ＿ＤＡＴＡが先に変化
（４）ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“１”→“０”の場合：
同時に変化
【００６５】
マスク信号生成部２２では、レジスタ値Ｃの変化に応じて、2つのマスク信号Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫを、以下の論理で出力する。
（１）Ｃ＝“０”→“１”の場合：
Ｒ＿ＭＳＫ＝“１”→“０”，Ｆ＿ＭＳＫ＝“０”→“１”
（２）Ｃ＝“１”→“０”の場合：
Ｒ＿ＭＳＫ＝“０”→“１”，Ｆ＿ＭＳＫ＝“１”→“０”
ただし、Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫについては同時に変化させる必要はなく、データ変化の際に、両者が論理“１”となる状態を、１シンボル周期Ｔ程度オーバーラップさせることとしてもよい。
【００６６】
第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６では、同期ロードパルスＲ＿ＬＯＡＤ＿ＰＵＬＳＥが論理“１”を示さない限り、原振クロックの立上がりエッジに同期してダウンカウント動作を行う。同様に、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７でも、同期ロードパルスＦ＿ＬＯＡＤ＿ＰＵＬＳＥが論理“１”を示さない限り、原振クロックの立下がりエッジに同期してダウンカウント動作を行う。
【００６７】
第１のロードパルス生成部２４は、原振クロックの立上がりエッジで動作し、後段の第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のカウンタ値に応じて、同期ロードパルスＲ＿ＬＯＡＤ＿ＰＵＬＳＥを出力する。同期ロードパルスＲ＿ＬＯＡＤ＿ＰＵＬＳＥは、通常は論理“０”を示すが、後段の第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６から入力されるカウンタ値が“０”を示した場合に、原振クロックの１周期分だけ論理“１”を示す。一方、第２のロードパルス生成部２５は、原振クロックの立下がりエッジで動作し、後段の第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のカウンタ値に応じて、同期ロードパルスＦ＿ＬＯＡＤ＿ＰＵＬＳＥを出力する。同期ロードパルスＦ＿ＬＯＡＤ＿ＰＵＬＳＥは、通常は論理“０”を示すが、後段の第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７から入力されるカウンタ値が“０”を示した場合に、原振クロックの１周期分だけ論理“１”を示す。
【００６８】
第１のマスク部２８では、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６出力の最上位ビット（ＭＳＢ）と、マスク信号生成部２２から出力されるＲ＿ＭＳＫと、の論理積（ＡＮＤ）をとり、その結果を原振クロックの立上がりでリタイミングして出力する。同様に、第２のマスク部２９では、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７出力の最上位ビット（ＭＳＢ）と、マスク信号生成部２２から出力されるＦ＿ＭＳＫと、の論理積（ＡＮＤ）をとり、その結果を原振クロックの立下がりでリタイミングして出力する。
【００６９】
クロック合成部３０では、第１のマスク部２８と第２のマスク部２９から出力される信号の論理和（ＯＲ）を求め、その結果を再生クロックとして出力する。
【００７０】
つぎに、Ｍ＝８を一例とした場合の、上記（Ｍ＋ｋ／２）分周部１５の一連の動作を、図面に基づいて詳細に説明する。この場合、各（ｌｏｇ2Ｍ）ｂｉｔカウンタは、それぞれ３（＝ｌｏｇ2８）ｂｉｔダウンカウンタとなる。なお、Ｒ＿ＭＳＫおよびＦ＿ＭＳＫの論理“１”のオーバーラップ時間は、シンボル周期Ｔとする。
【００７１】
図４は、ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“０”（変化なし）である場合の動作を示すタイミングチャートである。たとえば、レジスタＣが“０”で、無制御時の場合、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６では、Ｒ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＲ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、ダウンカウントが行われる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６の最上位ビット（ＭＳＢ）の周期は、常にシンボル周期Ｔとなる。同様に、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７でも、Ｆ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＦ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、常にダウンカウントが行われる。そのため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢの周期も、常にシンボル周期Ｔとなる。
【００７２】
このとき、レジスタＣが“０”であるため、すなわち、Ｆ＿ＭＳＫ＝“０”となるため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢは、第２のマスク部２９における論理積によってマスクされ、その後、原振クロックの立下りでリタイミングされる。一方、Ｒ＿ＭＳＫ＝“１”となるため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢは、第１のマスク部２８にてマスクされることなく原振クロックの立上りでリタイミングされる。
【００７３】
したがって、レジスタＣが“０”、かつ無制御時の場合は、図４に示すように、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢが、再生クロックとなる。
【００７４】
図５は、ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。ここでは、再生クロックの位相を遅らせる動作について説明する。なお、再生クロックの位相を遅らせる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”の状態であった場合を想定する。
【００７５】
たとえば、図４に示す状態（レジスタ＝０）から、再生クロックの位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、ＤＯＷＮ信号は、再生クロックの立下りエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０”からＵＰ＝“０”，ＤＯＷＮ＝“１”へ変化するため、その後、レジスタＣは、“０”→“１”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“１”→“０”，Ｆ＿ＭＳＫ信号が“０”→“１”に変化する。
【００７６】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡが“７”であるため、図４と同様、各（ｌｏｇ2Ｍ）ｂｉｔカウンタは、いずれもダウンカウント動作を行い、各ＭＳＢの周期も常にシンボル周期Ｔとなる。
【００７７】
一方、再生クロックの周期は、マスク信号Ｒ＿ＭＳＫとＦ＿ＭＳＫの論理が切り替わるため、変化する。すなわち、第２のマスク部２９の出力は、上記ようにマスクが解除されるため、図５に示すように、常に論理“０”の状態から、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢに変化する。逆に、第１のマスク部２８の出力は、マスクが開始されるため、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢから、論理“０”の状態に変化する。
【００７８】
これにより、第１のマスク部２８の出力と第２のマスク部２９の出力との論理和である再生クロックの位相が変化する。具体的にいうと、図５に示すように、一回だけ再生クロックの周期が１７Ｔ／１６となり、それ以外は周期Ｔとなる。
【００７９】
このように、レジスタＣが“０”の状態のときに、位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、（Ｍ＋ｋ／２）分周部１５では、位相を原振クロックの半周期分（＝２πＴ／１６）だけ遅らせた再生クロックを出力することとなる。
【００８０】
図６は、ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“１”（変化なし）である場合の動作を示すタイミングチャートである。たとえば、レジスタＣが“１”で、無制御時の場合、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６では、Ｒ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＲ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、ダウンカウントが行われる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６の最上位ビット（ＭＳＢ）の周期は、常にシンボル周期Ｔとなる。同様に、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７でも、Ｆ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＦ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、常にダウンカウントが行われる。そのため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢの周期も、常にシンボル周期Ｔとなる。
【００８１】
このとき、レジスタＣが“１”であるため、すなわち、Ｒ＿ＭＳＫ＝“０”となるため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢは、第１のマスク部２８における論理積によってマスクされ、その後、原振クロックの立下りでリタイミングされる。一方、Ｆ＿ＭＳＫ＝“１”となるため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢは、第２のマスク部２９にてマスクされることなく原振クロックの立上りでリタイミングされる。
【００８２】
したがって、レジスタＣが“１”、かつ無制御時の場合は、図６に示すように、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢが、再生クロックとなる。
【００８３】
図７は、ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。ここでは、再生クロックの位相を遅らせる動作について説明する。なお、再生クロックの位相を遅らせる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”→“１”に変化後、無制御時（ＵＰ＝“０”，ＤＯＷＮ＝“０”）の状態に遷移し、その後、その状態から位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合を想定する。
【００８４】
たとえば、図６に示す状態（レジスタＣ＝１）から、再生クロックの位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、ＤＯＷＮ信号は、再生クロックの立下りエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０”からＵＰ＝“０”，ＤＯＷＮ＝“１”へ変化するため、その後、レジスタＣは、“１”→“０”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“０”→“１”，Ｆ＿ＭＳＫ信号が“１”→“０”に変化する。
【００８５】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡは、“７”→“０”となり、かつＲ＿ＬＯＡＤ＿ＤＡＴＡが先に“７”→“０”に変化する。また、各データの変化のタイミング、および各（ｌｏｇ2Ｍ）ｂｉｔカウンタの同期ロードのタイミングは、図７に示す通り、先に第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６に“０”がロードされ、その後、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７に“０”がロードされる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢも、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢも、“０”の同期ロード時においてはシンボル周期が９Ｔ／８となり、それ以外の“７”の同期ロード時においてはシンボル周期がＴとなる。
【００８６】
一方、再生クロックの周期は、マスク信号Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫの論理が反転するため、変化する。具体的にいうと、１７Ｔ／１６になる。すなわち、第１のマスク部２８の出力は、マスクが解除されるため、図７に示すように、常に論理“０”の状態から、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢに変化する。逆に、第２のマスク部２９の出力は、マスクが開始されるため、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢから、論理“０”の状態に変化する。そして、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢは、“０”の同期ロードによって、その周期が一回だけシンボル周期が９Ｔ／８となり、一方で、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７への“０”の同期ロードが行われていない。その結果、第１のマスク部２８から出力されるクロックの位相は、第２のマスク部２９から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ遅れた関係となる。
【００８７】
これにより、第１のマスク部２８の出力と第２のマスク部２９の出力との論理和である再生クロックの位相が変化する。具体的にいうと、図７に示すように、一回だけ再生クロックの周期が１７Ｔ／１６となり、それ以外は周期Ｔとなる。そして、第２のマスク部２９の出力がマスク信号Ｆ＿ＭＳＫによって論理“０”の状態になると、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７への“０”の同期ロードによって、その周期も一回だけ９Ｔ／８となる。その結果、再び、第１のマスク部２８から出力されるクロックの位相は、第２のマスク部２９から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ進んだ関係に戻される。
【００８８】
このように、レジスタＣが“１”の状態のときに、位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、（Ｍ＋ｋ／２）分周部１５では、位相を原振クロックの半周期分（＝２πＴ／１６）だけ遅らせた再生クロックを出力することとなる。
【００８９】
図８は、ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。ここでは、再生クロックの位相を進ませる動作について説明する。なお、再生クロックの位相を進ませる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”の状態であった場合を想定する。
【００９０】
たとえば、図４に示す状態（レジスタＣ＝０）から、再生クロックの位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、ＵＰ信号は、再生信号の立下りエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０からＵＰ＝“１”，ＤＯＷＮ＝“０”へ変化するため、その後、レジスタＣは、“０”→“１”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“１”→“０”，Ｆ＿ＭＳＫ信号が“０”→“１”に変化する。
【００９１】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡは、“７”→“６”となり、かつＦ＿ＬＯＡＤ＿ＤＡＴＡが先に“７”→“６”に変化する。また、各データの変化のタイミング、および各（ｌｏｇ2Ｍ）ｂｉｔカウンタの同期ロードのタイミングは、図８に示す通り、先に第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７に“６”がロードされ、その後、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６に“６”がロードされる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢも、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢも、“６”の同期ロード時においてはシンボル周期が７Ｔ／８となり、それ以外の“７”の同期ロード時においてはシンボル周期がＴとなる。
【００９２】
一方、再生クロックの周期は、マスク信号Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫの論理が反転するため、変化する。具体的にいうと、１５Ｔ／１６になる。すなわち、第２のマスク部２９の出力は、マスクが解除されるため、図８に示すように、常に論理“０”の状態から、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢに変化する。逆に、第１のマスク部２８の出力は、マスクが開始されるため、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢから、論理“０”の状態に変化する。そして、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢは、“６”同期ロードによって、その周期が一回だけ７Ｔ／８となり、一方で、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６への“６”の同期ロードが行われていない。その結果、第１のマスク部２８から出力されるクロックの位相は、第２のマスク部２９から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ遅れた関係となる。
【００９３】
これにより、第１のマスク部２８の出力と第２のマスク部２９の出力との論理和である再生クロックの位相が変化する。具体的にいうと、図８に示すように、一回だけ再生クロックの周期が１５Ｔ／１６となり、それ以外は周期Ｔとなる。そして、第１のマスク部２８の出力がマスク信号Ｒ＿ＭＳＫによって論理“０”の状態になると、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６への“６”の同期ロードによって、その周期も一回だけ７Ｔ／８となる。その結果、再び、第１のマスク部２８から出力されるクロックの位相は、第２のマスク部２９から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ進んだ関係に戻される。
【００９４】
このように、レジスタＣが“０”の状態のときに、位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、（Ｍ＋ｋ／２）分周部１５では、位相を原振クロックの半周期分（２πＴ／１６）だけ進ませた再生クロックを出力することとなる。
【００９５】
図９は、ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。ここでは、再生クロックの位相を進ませる動作について説明する。なお、再生クロックの位相を進ませる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”→“１”に変化後、無制御時（ＵＰ＝“０”，ＤＯＷＮ＝“０”）の状態に遷移し、その後、その状態から位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合を想定する。
【００９６】
たとえば、図６に示す状態（レジスタＣ＝１）から、再生クロックの位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、ＵＰ信号は、再生クロックの立下りエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０”からＵＰ＝“１”，ＤＯＷＮ＝“０”へ変化するため、レジスタＣは、“１”→“０”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“０”→“１”，Ｆ＿ＭＳＫ信号が“１”→“０”に変化する。
【００９７】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡが“７”であるため、各（ｌｏｇ2Ｍ）ｂｉｔカウンタは、いずれもダウンカウント動作を行い、各ＭＳＢの周期も常にシンボル周期Ｔとなる。
【００９８】
一方、再生クロックの周期は、マスク信号Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫの論理が切り替わるため、変化する。すなわち、第１のマスク部２８の出力は、マスクが解除されるため、常に論理“０”の状態から、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６のＭＳＢに変化する。逆に、第２のマスク部２９の出力は、マスクが開始されるため、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢから、論理“０”の状態に変化する。
【００９９】
これにより、第１のマスク部２８の出力と第２のマスク部２９の出力との論理和である再生クロックの位相が変化する。具体的にいうと、図９に示すように、一回だけ再生クロックの周期が１５Ｔ／１６となり、それ以外は周期Ｔとなる。
【０１００】
このように、レジスタＣが“１”の状態のときに、位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、（Ｍ＋ｋ／２）分周部１５では、位相を原振クロックの半周期分（＝２πＴ／１６）だけ進ませた再生クロックを出力することとなる。
【０１０１】
以上、ここでは、（Ｍ＋ｋ／２）分周部１５における位相を遅らせる動作を、（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“０”，ＤＯＷＮ＝“１”）→（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“０”，ＤＯＷＮ＝“１”）の順に入力された制御信号を一例として説明した（図４〜図７参照）。また、（Ｍ＋ｋ／２）分周部１５における位相を進ませる動作を、（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“１”，ＤＯＷＮ＝“０”）→（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“１”，ＤＯＷＮ＝“０”）の順に入力された制御信号を一例として説明した（図４、図６、図８、図９参照）。
【０１０２】
なお、実際の位相制御は、遅れ制御、進み制御がランダムに生じるため、上記以外の状態遷移も考えられる。図１０は、（Ｍ＋ｋ／２）分周部１５における位相制御動作の状態遷移を示す図である。たとえば、ｋ＝ＵＰ−ＤＯＷＮ（∈｛０，±１｝）とした場合、（Ｍ＋ｋ／２）分周部１５における位相制御の状態は、図１０に示す通り、図４〜図９に対応した６状態の中を遷移することになる。この場合、平均化部１４は、２段以上の段数を有するランダムウォークフィルタを想定し、さらに、前段の平均化部は、２シンボル以上連続してｋ＝＋１またはｋ＝−１を出力しないことを前提とする。これにより、位相制御の状態遷移は、ｋ＝±１の位相制御が生じた場合に、図４の無制御状態から、２通りの位相制御状態（図５，図８）を経て図６の無制御状態へ遷移し、または図６の無制御状態から、２通りの位相制御状態（図７，図９）を経て図４の無制御状態へ遷移する。なお、上記構成により、位相制御状態（図５，図７，図８，図９）に、２シンボル以上連続して状態が留まることはない。
【０１０３】
以上述べた一連の動作により、本実施の形態のタイミング再生部３では、シンボル周波数ｆsのＭ倍の周波数（＝Ｍｆs）を有する原振クロックを用いて、再生クロックの位相を、その立上がりエッジがナイキスト点をサンプリングするように制御する。このとき、当該位相制御のステップ幅は、原振クロックの半周期に相当するＴ／２Ｍ（上記例Ｍ＝８の場合はＴ／１６となる）となる。
【０１０４】
したがって、タイミング再生部３の位相制御ステップ幅Ｔ／２Ｍが従来技術において説明した位相制御ステップ幅Ｔ／Ｎと等しい場合、本実施の形態のタイミング再生部３では、従来技術と同程度の位相制御ステップ幅を実現しつつ、原振クロックの周波数や、可変分周部である（Ｍ＋ｋ／２）分周部１５の動作速度を、従来技術の１／２に低減することができる。
【０１０５】
このように、本実施の形態においては、広帯域無線通信システムのようにシンボルレートが数十Ｍｂａｕｄと高く、従来技術では可変分周部の動作速度が高くなりすぎてタイミング再生部のすべての回路を安価なＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、タイミング再生部３のすべての回路をＣＭＯＳゲートアレイで構成できる。また、本実施の形態においては、動作速度を従来技術の１／２に低減できるため、タイミング再生部３の消費電力、ひいては復調器全体の消費電力、を大幅に低減することもできる。
【０１０６】
また、本実施の形態の復調器においては、広帯域無線通信システムにおいても、タイミング位相制御ステップ幅を短くできるため、低位相ジッタ（低い位相の揺らぎ）による良好なビット誤り率特性を実現できる。また、本実施の形態の復調器においては、タイミング再生部３を含む装置全体をＣＭＯＳゲートアレイで構成できるため、低コスト化、ＬＳＩ，ＦＰＧＡによる集積化、および小型化を実現することができる。
【０１０７】
また、本実施の形態においては、（Ｍ＋ｋ／２）分周部１５を、ＱＰＳＫ変調後の信号を受信する無線通信用復調器のタイミング再生に適用したが、（Ｍ＋ｋ／２）分周部１５は、これに限らず、ディジタル回路で構成されるディジタルＰＬＬ（Phase Locked Loop）であれば、どのような回路にも適用することができる。この場合、（Ｍ＋ｋ／２）分周部１５は、ＰＬＬのＶＣＯに相当する役割を果たし、位相制御ステップ幅を従来技術と同程度に抑えつつ（同程度の性能を実現しつつ）、ディジタルＰＬＬの動作速度を半減できるため、ＰＬＬの低消費電力化、小型化、および低コスト化を実現できる。
【０１０８】
なお、本実施の形態では、ロードするデータが（Ｍ−１）の場合においても、２つのカウンタへの同期ロードを行っているが、（Ｍ−１）ロード時における２つのカウンタの動作は、ダウンカウント動作と等価であるため、この場合については同期ロードを行わないように制御動作を変更することとしてもよい。
【０１０９】
また、本実施の形態においては、各ロードパルス生成部が、対応する（ｌｏｇ2Ｍ）ｂｉｔカウンタの値が“０”を示した場合に、各ロードパルスを原振クロックの１周期分（論理“１”）にわたって出力していたが、同期ロードのタイミングは、上記“０”に限定する必要はない。たとえば、各（ｌｏｇ2Ｍ）ｂｉｔカウンタの値をＹ∈｛０，１，２，・・・Ｍ−１｝とした場合、（ｌｏｇ2Ｍ）ｂｉｔカウンタの値が“Ｙ”となった場合に、各ロードパルスを原振クロックの１周期分にわたって出力し、以下のように、同期ロードデータを出力することとしてもよい。
（１）ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“０”→“１”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝（Ｙ−１）ｍｏｄＭ
（２）ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“１”→“０”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｙ
（３）ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“０”→“１”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝（Ｙ−２）ｍｏｄＭ
（４）ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“１”→“０”の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝（Ｙ−１）ｍｏｄＭ
（５）ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“０”（変化なし）の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝（Ｙ−１）ｍｏｄＭ
（６）ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“１”（変化なし）の場合：
Ｒ＿ＬＯＡＤ＿ＤＡＴＡ＝Ｆ＿ＬＯＡＤ＿ＤＡＴＡ＝（Ｙ−１）ｍｏｄＭ
【０１１０】
また、各信号（ＵＰ信号，ＤＯＷＮ信号など）の論理は、最終的に上記動作と等価になれば、本実施の形態で述べた論理である必要はない。たとえば、無制御時をＵＰ＝“１”，ＤＯＷＮ＝“１”に変更し、位相を遅らせる場合をＵＰ＝“１”，ＤＯＷＮ＝“０”に変更し、位相を進ませる場合をＵＰ＝“０”，ＤＯＷＮ＝“１”に変更することとしてもよい。また、たとえば、Ｒ＿ＭＳＫ信号とＦ＿ＭＳＫ信号の論理を反転させ、第１のマスク部２８が、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６出力のＭＳＢとＲ＿ＭＳＫ信号との論理和（ＯＲ）をとって最上位ビットの信号をマスクし、同様に、第２のマスク部２９が、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７出力のＭＳＢとＦ＿ＭＳＫ信号とのＯＲをとって最上位ビットの信号をマスクし、最後に、クロック合成部３０が、マスク後信号の論理積（ＡＮＤ）を求め、その結果を再生クロックとしてもよい。
【０１１１】
また、各（ｌｏｇ2Ｍ）ｂｉｔカウンタについては、ダウンカウンタである必要はなく、アップカウンタであってもよい。その場合、上記ダウンカウンタの場合の動作と等価になるように、たとえば、同期ロードパルスＬＯＡＤ＿ＰＵＬＳＥのタイミングや、同期ロードデータＲ＿ＬＯＡＤ＿ＤＡＴＡ，Ｆ＿ＬＯＡＤ＿ＤＡＴＡの値を変更する。
【０１１２】
実施の形態２．
図１１は、実施の形態２の（Ｍ＋ｋ／２）分周部１５の構成を示す図である。この（Ｍ＋ｋ／２）分周部１５を用いた場合においても、前述の実施の形態１と同様の効果を得ることができる。図１１において、３１は第２のロードパルス生成部であり、３２は第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタであり、３３はＤフリップフロップである。なお、復調器の構成としては、前述の図１と同様である。また、図１１において、前述の実施の形態１の図２と同様の構成については、同一の符号を付してその説明を省略する。
【０１１３】
たとえば、前述の実施の形態１においては、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６が原振クロックの立上がりエッジで、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７が原振クロックの立下がりエッジで、それぞれ動作し、かつ、通常時（図４、図６参照）第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６出力の位相が、原振クロックの半周期分だけ第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７出力の位相より進んだタイミング関係であった。この両者のタイミング関係を実現するためには、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７に与えるリセット信号のタイミングを、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２６に与えるリセット信号のタイミングより、原振クロックの半周期分だけ遅らせる処理が必要であり、この場合、２つのリセット信号を生成する回路が必要であった。
【０１１４】
また、前述の実施の形態１においては、シンボルレートの高速化に伴って（Ｍ＋ｋ／２）分周部１５の動作速度が速くなると、各カウンタに入力する各リセット信号の時間遅延差を、原振クロックの半周期程度に維持することが困難となり、誤差が増大する。たとえば、（時間遅延差）＝（原振クロックの半周期＋誤差）とすると、誤差が原振クロックの半周期を越えた場合に、両者のタイミング関係がくずれ、タイミング再生部３が誤動作してしまう場合がある。そのため、シンボルレートが高い場合には、２つのカウンタにおける各リセット信号の時間遅延差を極力“０”にするため、各カウンタやリセット信号生成回路等の配置配線を工夫する必要があった。
【０１１５】
そこで、本実施の形態では、２つの（ｌｏｇ2Ｍ）ｂｉｔカウンタを両方とも原振クロックの立上がりエッジで動作させ、どちらか一方の（ｌｏｇ2Ｍ）ｂｉｔカウンタの最上位ビットを、原振クロックの立下りでリタイミングする。具体的にいうと、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ３２の後段に原振クロックの立下りエッジで動作するＤフリップフロップ３３を配置することで、実施の形態１と等価な回路を実現する。
【０１１６】
すなわち、第２のロードパルス生成部３１は、原振クロックの立上りエッジで動作すること以外、前述の第２のロードパルス生成部２５と同等の動作を行い、同様に、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ３２も、原振クロックの立上りエッジで動作すること以外、前述の第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７と同等の動作を行う。また、Ｄフリップフロップ３３は、原振クロックの立上がりで変化する第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ３２のＭＳＢを、原振クロックの立下がりでリタイミングする。
【０１１７】
このように、本実施の形態においては、Ｄフリップフロップ３３から出力される信号と、前述の第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ２７のＭＳＢが、入力されるＵＰ，ＤＯＷＮ信号に対して全く同じように変化する。これにより、本実施の形態においては、前述の実施の形態１と同様の効果が得られるとともに、さらに、２つの（ｌｏｇ2Ｍ）ｂｉｔカウンタに与えるリセット信号が一つでよいため、実施の形態１で必要な２つのリセット信号を生成するための回路が不要となり、回路規模が低減できる。
【０１１８】
また、本実施の形態においては、２つの（ｌｏｇ2Ｍ）ｂｉｔカウンタやロードパルス生成部が、原振クロックの立上がりエッジで動作するため、各（ｌｏｇ2Ｍ）ｂｉｔカウンタに入力するリセット信号の時間遅延誤差に対する許容量が２倍となり、回路の配置配線が容易になる。
【０１１９】
実施の形態３．
図１２は、本発明にかかる復調器の実施の形態３の構成を示す図である。図１２において、３ａはタイミング再生部であり、１１ａはサンプリング部であり、４１は可変分周回路として動作する（Ｍ／２＋ｋ／２）分周部であり、４ａはデータ判定部である。なお、前述の実施の形態１と同様の構成については、同一の符号を付してその説明を省略する。
【０１２０】
つぎに、上記復調器の動作を簡単に説明する。ここでは、変調方式として、ＱＰＳＫ変調方式を採用する。たとえば、タイミング再生部３ａでは、内部でサンプリングしたベースバンド信号Ｉi，Ｑi （ただし、Ｉはサンプリング後のベースバンド信号の同相成分であり、Ｑはサンプリング後のベースバンド信号の直交成分であり、ｉ＝１，２，３・・・である）を用い、受信データのナイキスト点に対する再生クロックの位相の進み／遅れを求め、進んでいる場合は再生クロックの位相を遅らせ、遅れている場合は再生クロックの位相を進ませる。なお、ここでは、位相比較部１３、平均化部１４、および（Ｍ／２＋ｋ／２）分周部４１でＰＬＬ（Phase Locked Loop）を構成する。ここでは、常に上記再生クロックの２倍の周波数をもつ２倍再生クロックの立上がりエッジが受信データのナイキスト点をサンプリングするように、２倍再生クロックを制御する。
【０１２１】
データ判定部４ａでは、上記再生クロックを用いて、サンプリング後のベースバンド信号を２サンプル毎に間引いてナイキスト点データを抽出し、当該ナイキスト点データを用いて受信データを判定し、判定後のデータを復調データとして出力する。
【０１２２】
ここで、本実施の形態のタイミング再生部３ａの動作を詳細に説明する。なお、ここでは、前述の実施の形態１と動作の異なる、サンプリング部１１ａおよび（Ｍ／２＋ｋ／２）分周部４１について説明を行う。
【０１２３】
前述のサンプリング部１１は、再生クロックの立上がりエッジで（Ｉ，Ｑ）データをサンプリングするために２個のＡ／Ｄ変換器を必要とし、また、再生クロックの立下がりエッジで（Ｉ，Ｑ）データをサンプリングするために２個のＡ／Ｄ変換器を必要とし、計４個のＡ／Ｄ変換器が必要であった。そこで、本実施の形態においては、後段の（Ｍ／２＋ｋ／２）分周部４１から出力される２倍再生クロック（＝再生クロックの２倍の周波数を有し、かつ位相制御ステップ幅Ｔ／２Ｍで位相制御されるクロック）の立上がりエッジを用いてデータをサンプリングすることで、サンプリング部１１ａにおける回路規模の低減を図る。
【０１２４】
図１３は、実施の形態３のサンプリング部１１ａの構成を示す図である。図１３において、４６，４７はＡ／Ｄ変換器である。このサンプリング部１１ａは、前述のサンプリング部１１と同様、データをシンボルレートの２倍の速度でサンプリングが、ここでは、後段の（Ｍ／２＋ｋ／２）分周部４１から出力される２倍再生クロックを用いてデータをサンプリングする。これにより、各Ａ／Ｄ変換器（４７，４７）の動作速度が、実施の形態１におけるＡ／Ｄ変換器の動作速度の２倍となるため、サンプリングに必要なＡ／Ｄ変換器が２個となり、サンプリング部１１ａの回路規模を１／２程度に低減できる。
【０１２５】
図１４は、上記（Ｍ／２＋ｋ／２）分周部４１の構成を示す図である。なお、図２と同様の構成については、同一の符号を付してその説明を省略する。図１４において、５１は第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタであり、５２は第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタであり、５３は第１のマスク部であり、５４は第２のマスク部であり、ここでは、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１のＭＳＢを「再生クロック」として出力し、さらに、各カウンタの上位２番目のビットの論理和（ＯＲ）を「２倍再生クロック」として出力する。
【０１２６】
第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１では、同期ロードパルスＲ＿ＬＯＡＤ＿ＰＵＬＳＥが論理“１”を示さない限り、原振クロックの立上がりエッジに同期してダウンカウント動作を行い、出力のＭＳＢを再生クロックとして出力し、さらに、上位２番目のビットを後続の第１のマスク部５３に対して出力する。また、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２では、同期ロードパルスＦ＿ＬＯＡＤ＿ＰＵＬＳＥが論理“１”を示さない限り、原振クロックの立下がりエッジに同期してダウンカウント動作を行い、上位２番目のビットを後続の第２のマスク部５４に対して出力する。
【０１２７】
第１のマスク部５３では、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１出力の上位２番目のビットと、マスク信号生成部２２から出力されるＲ＿ＭＳＫと、の論理積（ＡＮＤ）をとり、その結果を原振クロックの立上がりでリタイミングして出力する。同様に、第２のマスク部５４では、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２出力の最上位ビット（ＭＳＢ）と、マスク信号生成部２２から出力されるＦ＿ＭＳＫと、の論理積（ＡＮＤ）をとり、その結果を原振クロックの立下がりでリタイミングして出力する。
【０１２８】
クロック合成部３０では、第１のマスク部５３と第２のマスク部５４から出力される信号の論理和（ＯＲ）を求め、その結果を２倍再生クロックとして出力する。
【０１２９】
つぎに、Ｍ＝８を一例とした場合の、上記（Ｍ／２＋ｋ／２）分周部４１の一連の動作を、図面に基づいて詳細に説明する。この場合、各（ｌｏｇ2Ｍ）ｂｉｔカウンタは、それぞれ３（＝ｌｏｇ2８）ｂｉｔダウンカウンタとなる。なお、Ｒ＿ＭＳＫおよびＦ＿ＭＳＫの論理“１”のオーバーラップ時間は、シンボル周期Ｔ／２とする。
【０１３０】
図１５は、ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“０”（変化なし）である場合の動作を示すタイミングチャートである。たとえば、レジスタＣが“０”で、無制御時の場合、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１では、Ｒ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＲ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、ダウンカウントが行われる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットの周期は、常にシンボル周期Ｔ／２となる。同様に、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２でも、Ｆ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＦ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、常にダウンカウントが行われる。そのため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットの周期も、常にシンボル周期Ｔ／２となる。
【０１３１】
このとき、レジスタＣが“０”であるため、すなわち、Ｆ＿ＭＳＫ＝“０”となるため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットは、第２のマスク部５４における論理積によってマスクされ、その後、原振クロックの立下りでリタイミングされる。一方、Ｒ＿ＭＳＫ＝“１”となるため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットは、第１のマスク部５３にてマスクされることなく原振クロックの立上りでリタイミングされる。
【０１３２】
したがって、レジスタＣが“０”、かつ無制御時の場合は、図１５に示すように、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットが、２倍再生クロックとなる。
【０１３３】
図１６は、ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。ここでは、２倍再生クロックの位相を遅らせる動作について説明する。なお、２倍再生クロックの位相を遅らせる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”の状態であった場合を想定する。
【０１３４】
たとえば、図１５に示す状態（レジスタ＝０）から、２倍再生クロックの位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、ＤＯＷＮ信号は、２倍再生クロックの立上がりエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０”からＵＰ＝“０”，ＤＯＷＮ＝“１”へ変化するため、その後、レジスタＣは、“０”→“１”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“１”→“０”，Ｆ＿ＭＳＫ信号が“０”→“１”に変化する。
【０１３５】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡが“７”であるため、図１５と同様、各（ｌｏｇ2Ｍ）ｂｉｔカウンタは、いずれもダウンカウント動作を行い、各上位２番目のビットの周期も常にシンボル周期Ｔ／２となる。
【０１３６】
一方、２倍再生クロックの周期は、マスク信号Ｒ＿ＭＳＫとＦ＿ＭＳＫの論理が切り替わるため、変化する。すなわち、第２のマスク部５４の出力は、上記ようにマスクが解除されるため、図１６に示すように、常に論理“０”の状態から、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットに変化する。逆に、第１のマスク部５３の出力は、マスクが開始されるため、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットから、論理“０”の状態に変化する。
【０１３７】
これにより、第１のマスク部５３の出力と第２のマスク部５４の出力との論理和である２倍再生クロックの位相が変化する。具体的にいうと、図１６に示すように、一回だけ２倍再生クロックの周期が４．５Ｔ／８（＝９Ｔ／１６）となり、それ以外は周期Ｔ／２となる。
【０１３８】
このように、レジスタＣが“０”の状態のときに、位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、（Ｍ／２＋ｋ／２）分周部４１では、位相を原振クロックの半周期分（＝２πＴ／１６）だけ遅らせた２倍再生クロックを出力することとなる。
【０１３９】
図１７は、ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“１”（変化なし）である場合の動作を示すタイミングチャートである。たとえば、レジスタＣが“１”で、無制御時の場合、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１では、Ｒ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＲ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、ダウンカウントが行われる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットの周期は、常にシンボル周期Ｔ／２となる。同様に、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２でも、Ｆ＿ＬＯＡＤ＿ＰＵＬＳＥによって、常にＦ＿ＬＯＡＤ＿ＤＡＴＡ＝“７”が同期ロードされるため、常にダウンカウントが行われる。そのため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットの周期も、常にシンボル周期Ｔ／２となる。
【０１４０】
このとき、レジスタＣが“１”であるため、すなわち、Ｒ＿ＭＳＫ＝“０”となるため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットは、第１のマスク部５３における論理積によってマスクされ、その後、原振クロックの立下りでリタイミングされる。一方、Ｆ＿ＭＳＫ＝“１”となるため、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットは、第２のマスク部５４にてマスクされることなく原振クロックの立上りでリタイミングされる。
【０１４１】
したがって、レジスタＣが“１”、かつ無制御時の場合は、図１７に示すように、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットが、２倍再生クロックとなる。
【０１４２】
図１８は、ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。ここでは、２倍再生クロックの位相を遅らせる動作について説明する。なお、２倍再生クロックの位相を遅らせる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”→“１”に変化後、無制御時（ＵＰ＝“０”，ＤＯＷＮ＝“０”）の状態に遷移し、その後、その状態から位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合を想定する。
【０１４３】
たとえば、図１７に示す状態（レジスタＣ＝１）から、２倍再生クロックの位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、ＤＯＷＮ信号は、２倍再生クロックの立上がりエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０”からＵＰ＝“０”，ＤＯＷＮ＝“１”へ変化するため、その後、レジスタＣは、“１”→“０”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“０”→“１”，Ｆ＿ＭＳＫ信号が“１”→“０”に変化する。
【０１４４】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡは、“７”→“０”となり、かつＲ＿ＬＯＡＤ＿ＤＡＴＡが先に“７”→“０”に変化する。また、各データの変化のタイミング、および各（ｌｏｇ2Ｍ）ｂｉｔカウンタの同期ロードのタイミングは、図１８に示す通り、先に第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１に“０”がロードされ、その後、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２に“０”がロードされる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットも、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットも、“０”の同期ロード時においてはシンボル周期が９Ｔ／８となり、それ以外の“７”の同期ロード時においてはシンボル周期がＴとなる。
【０１４５】
一方、２倍再生クロックの周期は、マスク信号Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫの論理が反転するため、変化する。具体的にいうと、９Ｔ／１６になる。すなわち、第１のマスク部５３の出力は、マスクが解除されるため、図１８に示すように、常に論理“０”の状態から、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットに変化する。逆に、第２のマスク部５４の出力は、マスクが開始されるため、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットから、論理“０”の状態に変化する。そして、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットは、“０”の同期ロードによって、その周期が一回だけシンボル周期が９Ｔ／１６となり、一方で、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２への“０”の同期ロードが行われていない。その結果、第１のマスク部５３から出力されるクロックの位相は、第２のマスク部５４から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ遅れた関係となる。
【０１４６】
これにより、第１のマスク部５３の出力と第２のマスク部５４の出力との論理和である２倍再生クロックの位相が変化する。具体的にいうと、図１８に示すように、一回だけ２倍再生クロックの周期が９Ｔ／１６となり、それ以外は周期Ｔ／２となる。そして、第２のマスク部５４の出力がマスク信号Ｆ＿ＭＳＫによって論理“０”の状態になると、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２への“０”の同期ロードによって、その周期も一回だけ９Ｔ／８となる。その結果、再び、第１のマスク部５３から出力されるクロックの位相は、第２のマスク部５４から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ進んだ関係に戻される。
【０１４７】
このように、レジスタＣが“１”の状態のときに、位相を遅らせる制御信号（ＵＰ＝“０”，ＤＯＷＮ＝“１”）が入力された場合、（Ｍ／２＋ｋ／２）分周部４１では、位相を原振クロックの半周期分（＝２πＴ／１６）だけ遅らせた２倍再生クロックを出力することとなる。
【０１４８】
図１９は、ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。ここでは、２倍再生クロックの位相を進ませる動作について説明する。なお、２倍再生クロックの位相を進ませる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”の状態であった場合を想定する。
【０１４９】
たとえば、図１５に示す状態（レジスタＣ＝０）から、２倍再生クロックの位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、ＵＰ信号は、２倍再生信号の立上がりエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０からＵＰ＝“１”，ＤＯＷＮ＝“０”へ変化するため、その後、レジスタＣは、“０”→“１”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“１”→“０”，Ｆ＿ＭＳＫ信号が“０”→“１”に変化する。
【０１５０】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡは、“７”→“６”となり、かつＦ＿ＬＯＡＤ＿ＤＡＴＡが先に“７”→“６”に変化する。また、各データの変化のタイミング、および各（ｌｏｇ2Ｍ）ｂｉｔカウンタの同期ロードのタイミングは、図１９に示す通り、先に第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２に“６”がロードされ、その後、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１に“６”がロードされる。そのため、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットも、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットも、“６”の同期ロード時においてはシンボル周期が７Ｔ／８となり、それ以外の“７”の同期ロード時においてはシンボル周期がＴとなる。
【０１５１】
一方、再生クロックの周期は、マスク信号Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫの論理が反転するため、変化する。具体的にいうと、７Ｔ／１６になる。すなわち、第２のマスク部５４の出力は、マスクが解除されるため、図１９に示すように、常に論理“０”の状態から、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットに変化する。逆に、第１のマスク部５３の出力は、マスクが開始されるため、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットから、論理“０”の状態に変化する。そして、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットは、“６”同期ロードによって、その周期が一回だけ７Ｔ／８となり、一方で、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１への“６”の同期ロードが行われていない。その結果、第１のマスク部５３から出力されるクロックの位相は、第２のマスク部５４から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ遅れた関係となる。
【０１５２】
これにより、第１のマスク部５３の出力と第２のマスク部５４の出力との論理和である２倍再生クロックの位相が変化する。具体的にいうと、図１９に示すように、一回だけ２倍再生クロックの周期が７Ｔ／１６となり、それ以外は周期Ｔ／２となる。そして、第１のマスク部５３の出力がマスク信号Ｒ＿ＭＳＫによって論理“０”の状態になると、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１への“６”の同期ロードによって、その周期も一回だけ７Ｔ／８となる。その結果、再び、第１のマスク部５３から出力されるクロックの位相は、第２のマスク部５４から出力されるクロックの位相と比較して、２π（Ｔ／１６）だけ進んだ関係に戻される。
【０１５３】
このように、レジスタＣが“０”の状態のときに、位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、（Ｍ／２＋ｋ／２）分周部４１では、位相を原振クロックの半周期分（２πＴ／１６）だけ進ませた２倍再生クロックを出力することとなる。
【０１５４】
図２０は、ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。ここでは、２倍再生クロックの位相を進ませる動作について説明する。なお、２倍再生クロックの位相を進ませる動作については、レジスタＣの値（∈｛０，１｝）によって異なるが、ここでは、レジスタ値Ｃが“０”→“１”に変化後、無制御時（ＵＰ＝“０”，ＤＯＷＮ＝“０”）の状態に遷移し、その後、その状態から位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合を想定する。
【０１５５】
たとえば、図１７に示す状態（レジスタＣ＝１）から、２倍再生クロックの位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、ＵＰ信号は、２倍再生クロックの立上がりエッジに同期してその論理が変化する。ここでは、ＵＰ＝“０”，ＤＯＷＮ＝“０”からＵＰ＝“１”，ＤＯＷＮ＝“０”へ変化するため、レジスタＣは、“１”→“０”となる。さらに、マスク信号生成部２２の出力は、レジスタＣの変化に連動して、Ｒ＿ＭＳＫ信号が“０”→“１”，Ｆ＿ＭＳＫ信号が“１”→“０”に変化する。
【０１５６】
このとき、Ｒ＿ＬＯＡＤ＿ＤＡＴＡおよびＦ＿ＬＯＡＤ＿ＤＡＴＡが“７”であるため、各（ｌｏｇ2Ｍ）ｂｉｔカウンタは、いずれもダウンカウント動作を行い、各上位２番目のビットの周期も常にシンボル周期Ｔ／２となる。
【０１５７】
一方、２倍再生クロックの周期は、マスク信号Ｒ＿ＭＳＫ，Ｆ＿ＭＳＫの論理が切り替わるため、変化する。すなわち、第１のマスク部５３の出力は、マスクが解除されるため、常に論理“０”の状態から、原振クロックの立上がりでリタイミングされた第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１の上位２番目のビットに変化する。逆に、第２のマスク部５４の出力は、マスクが開始されるため、原振クロックの立下がりでリタイミングされた第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットから、論理“０”の状態に変化する。
【０１５８】
これにより、第１のマスク部５３の出力と第２のマスク部５４の出力との論理和である２倍再生クロックの位相が変化する。具体的にいうと、図２０に示すように、一回だけ２倍再生クロックの周期が７Ｔ／１６となり、それ以外は周期Ｔ／２となる。
【０１５９】
このように、レジスタＣが“１”の状態のときに、位相を進ませる制御信号（ＵＰ＝“１”，ＤＯＷＮ＝“０”）が入力された場合、（Ｍ／２＋ｋ／２）分周部４１では、位相を原振クロックの半周期分（＝２πＴ／１６）だけ進ませた２倍再生クロックを出力することとなる。
【０１６０】
なお、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１のＭＳＢである再生クロックは、２倍再生クロックの立上がりエッジでサンプリングされたデータのなかから、再生クロックの立上がりエッジでサンプリングされたデータと、再生クロックの立下がりエッジでサンプリングされたデータと、の判別に使用するため、位相比較部１３およびデータ判定部４ａに入力される。
【０１６１】
以上、ここでは、（Ｍ／２＋ｋ／２）分周部４１における位相を遅らせる動作を、（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“０”，ＤＯＷＮ＝“１”）→（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“０”，ＤＯＷＮ＝“１”）の順に入力された制御信号を一例として説明した（図１５〜図１８参照）。また、（Ｍ／２＋ｋ／２）分周部４１における位相を進ませる動作を、（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“１”，ＤＯＷＮ＝“０”）→（ＵＰ＝“０”，ＤＯＷＮ＝“０”）→（ＵＰ＝“１”，ＤＯＷＮ＝“０”）の順に入力された制御信号を一例として説明した（図１５、図１７、図１９、図２０参照）。
【０１６２】
なお、実際の位相制御は、遅れ制御、進み制御がランダムに生じるため、上記以外の状態遷移も考えられる。図２１は、（Ｍ／２＋ｋ／２）分周部４１における位相制御動作の状態遷移を示す図である。たとえば、ｋ＝ＵＰ−ＤＯＷＮ（∈｛０，±１｝）とした場合、（Ｍ／２＋ｋ／２）分周部４１における位相制御の状態は、図２１に示す通り、図１５〜図２０に対応した６状態の中を遷移することになる。この場合、平均化部１４は、２段以上の段数を有するランダムウォークフィルタを想定し、さらに、前段の平均化部は、２シンボル以上連続してｋ＝＋１またはｋ＝−１を出力しないことを前提とする。これにより、位相制御の状態遷移は、ｋ＝±１の位相制御が生じた場合に、図１５の無制御状態から、２通りの位相制御状態（図１６，図１９）を経て図１７の無制御状態へ遷移し、または図１７の無制御状態から、２通りの位相制御状態（図１８，図２０）を経て図１５の無制御状態へ遷移する。なお、上記構成により、位相制御状態（図１６，図１８，図１９，図２０）に、２シンボル以上連続して状態が留まることはない。
【０１６３】
以上述べた一連の動作により、本実施の形態のタイミング再生部３ａでは、シンボル周波数ｆsのＭ倍の周波数（＝Ｍｆs）を有する原振クロックを用いて、２倍再生クロックの位相を、その立上がりエッジがナイキスト点をサンプリングするように制御する。このとき、当該位相制御のステップ幅は、原振クロックの半周期に相当するＴ／２Ｍ（上記例Ｍ＝８の場合はＴ／１６となる）となる。
【０１６４】
したがって、タイミング再生部３ａの位相制御ステップ幅Ｔ／２Ｍが従来技術において説明した位相制御ステップ幅Ｔ／Ｎと等しい場合、本実施の形態のタイミング再生部３ａでは、従来技術と同程度の位相制御ステップ幅を実現しつつ、原振クロックの周波数や、可変分周部である（Ｍ／２＋ｋ／２）分周部４１の動作速度を、従来技術の１／２に低減することができる。
【０１６５】
このように、本実施の形態においては、広帯域無線通信システムのようにシンボルレートが数十Ｍｂａｕｄと高く、従来技術では可変分周部の動作速度が高くなりすぎてタイミング再生部のすべての回路を安価なＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、タイミング再生部３ａのすべての回路をＣＭＯＳゲートアレイで構成できる。また、本実施の形態においては、動作速度を従来技術の１／２に低減できるため、タイミング再生部３ａの消費電力、ひいては復調器全体の消費電力、を大幅に低減することもできる。
【０１６６】
さらに、本実施の形態においては、サンプリング部１１ａが、後段の（Ｍ／２＋ｋ／２）分周部４１から出力される２倍再生クロックを用いてデータをサンプリングする。これにより、Ａ／Ｄ変換器の動作速度が、実施の形態１におけるＡ／Ｄ変換器の動作速度の２倍となるため、サンプリングに必要なＡ／Ｄ変換器が２個となり、サンプリング部１１ａの回路規模を１／２程度に低減できる。
【０１６７】
また、本実施の形態の復調器においては、広帯域無線通信システムにおいても、タイミング位相制御ステップ幅を短くできるため、低位相ジッタ（低い位相の揺らぎ）による良好なビット誤り率特性を実現できる。また、本実施の形態の復調器においては、タイミング再生部３ａを含む装置全体をＣＭＯＳゲートアレイで構成できるため、低コスト化、ＬＳＩ，ＦＰＧＡによる集積化、および小型化を実現することができる。
【０１６８】
また、本実施の形態においては、（Ｍ／２＋ｋ／２）分周部４１を、ＱＰＳＫ変調後の信号を受信する無線通信用復調器のタイミング再生に適用したが、（Ｍ／２＋ｋ／２）分周部４１は、これに限らず、ディジタル回路で構成されるディジタルＰＬＬ（Phase Locked Loop）であれば、どのような回路にも適用することができる。この場合、（Ｍ／２＋ｋ／２）分周部４１は、ＰＬＬのＶＣＯに相当する役割を果たし、位相制御ステップ幅を従来技術と同程度に抑えつつ（同程度の性能を実現しつつ）、ディジタルＰＬＬの動作速度を半減できるため、ＰＬＬの低消費電力化、小型化、および低コスト化を実現できる。
【０１６９】
なお、本実施の形態では、ロードするデータが（Ｍ−１）の場合においても、２つのカウンタへの同期ロードを行っているが、（Ｍ−１）ロード時における２つのカウンタの動作は、ダウンカウント動作と等価であるため、この場合については同期ロードを行わないように制御動作を変更することとしてもよい。
【０１７０】
また、本実施の形態においては、各ロードパルス生成部が、対応する（ｌｏｇ2Ｍ）ｂｉｔカウンタの値が“０”を示した場合に、各ロードパルスを原振クロックの１周期分（論理“１”）にわたって出力していたが、同期ロードのタイミングは、上記“０”に限定する必要はない。
【０１７１】
また、各信号（ＵＰ信号，ＤＯＷＮ信号など）の論理は、最終的に上記動作と等価になれば、本実施の形態で述べた論理である必要はない。
【０１７２】
また、各（ｌｏｇ2Ｍ）ｂｉｔカウンタについては、ダウンカウンタである必要はなく、アップカウンタであってもよい。
【０１７３】
実施の形態４．
図２２は、実施の形態４の（Ｍ／２＋ｋ／２）分周部４１の構成を示す図である。この（Ｍ／２＋ｋ／２）分周部４１を用いた場合においても、前述の実施の形態３と同様の効果を得ることができる。図２２において、６１は第２のロードパルス生成部であり、６２は第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタであり、６３はＤフリップフロップである。なお、復調器の構成としては、前述の図１２と同様である。また、図２２において、前述の実施の形態３の図１４と同様の構成については、同一の符号を付してその説明を省略する。
【０１７４】
たとえば、前述の実施の形態３においては、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１が原振クロックの立上がりエッジで、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２が原振クロックの立下がりエッジで、それぞれ動作し、かつ、通常時（図１５、図１７参照）第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１出力の位相が、原振クロックの半周期分だけ第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２出力の位相より進んだタイミング関係であった。この両者のタイミング関係を実現するためには、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２に与えるリセット信号のタイミングを、第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５１に与えるリセット信号のタイミングより、原振クロックの半周期分だけ遅らせる処理が必要であり、この場合、２つのリセット信号を生成する回路が必要であった。
【０１７５】
また、前述の実施の形態３においては、シンボルレートの高速化に伴って（Ｍ／２＋ｋ／２）分周部４１の動作速度が速くなると、各カウンタに入力する各リセット信号の時間遅延差を、原振クロックの半周期程度に維持することが困難となり、誤差が増大する。たとえば、（時間遅延差）＝（原振クロックの半周期＋誤差）とすると、誤差が原振クロックの半周期を越えた場合に、両者のタイミング関係がくずれ、タイミング再生部３ａが誤動作してしまう場合がある。そのため、シンボルレートが高い場合には、２つのカウンタにおける各リセット信号の時間遅延差を極力“０”にするため、各カウンタやリセット信号生成回路等の配置配線を工夫する必要があった。
【０１７６】
そこで、本実施の形態では、２つの（ｌｏｇ2Ｍ）ｂｉｔカウンタを両方とも原振クロックの立上がりエッジで動作させ、どちらか一方の（ｌｏｇ2Ｍ）ｂｉｔカウンタの上位２番目のビットを、原振クロックの立下りでリタイミングする。具体的にいうと、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ６２の後段に原振クロックの立下りエッジで動作するＤフリップフロップ６３を配置することで、実施の形態３と等価な回路を実現する。
【０１７７】
すなわち、第２のロードパルス生成部６１は、原振クロックの立上りエッジで動作すること以外、前述の第２のロードパルス生成部２５と同等の動作を行い、同様に、第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ６２も、原振クロックの立上りエッジで動作すること以外、前述の第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２と同等の動作を行う。また、Ｄフリップフロップ６３は、原振クロックの立上がりで変化する第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ６２の上位２番目のビットを、原振クロックの立下がりでリタイミングする。
【０１７８】
このように、本実施の形態においては、Ｄフリップフロップ６３から出力される信号と、前述の第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ５２の上位２番目のビットが、入力されるＵＰ，ＤＯＷＮ信号に対して全く同じように変化する。これにより、本実施の形態においては、前述の実施の形態３と同様の効果が得られるとともに、さらに、２つの（ｌｏｇ2Ｍ）ｂｉｔカウンタに与えるリセット信号が一つでよいため、実施の形態３で必要な２つのリセット信号を生成するための回路が不要となり、回路規模が低減できる。
【０１７９】
また、本実施の形態においては、２つの（ｌｏｇ2Ｍ）ｂｉｔカウンタやロードパルス生成部が、原振クロックの立上がりエッジで動作するため、各（ｌｏｇ2Ｍ）ｂｉｔカウンタに入力するリセット信号の時間遅延誤差に対する許容量が２倍となり、回路の配置配線が容易になる。
【０１８０】
【発明の効果】
以上、説明したとおり、本発明によれば、広帯域無線通信システムのようにシンボルレートが数十Ｍｂａｕｄと高く、従来技術では可変分周部の動作速度が高くなりすぎてＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、可変分周手段を安価なＣＭＯＳゲートアレイで構成することが可能なタイミング再生装置を得ることができる、という効果を奏する。また、同様の理由から、消費電力を大幅に低減することが可能なタイミング再生装置を得ることができる、という効果を奏する。
【０１８１】
つぎの発明によれば、さらに、２つのカウンタに与えるリセット信号を一種類に統一でき、２つのリセット信号を生成するための回路が不要となるため、回路規模を低減可能なタイミング再生装置を得ることができる、という効果を奏する。
【０１８２】
つぎの発明によれば、帯域無線通信システムのようにシンボルレートが数十Ｍｂａｕｄと高く、従来技術では可変分周部の動作速度が高くなりすぎてＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、すべての回路を安価なＣＭＯＳゲートアレイで構成することが可能なタイミング再生装置を得ることができる、という効果を奏する。
【０１８３】
つぎの発明によれば、広帯域無線通信システムのようにシンボルレートが数十Ｍｂａｕｄと高く、従来技術では可変分周部の動作速度が高くなりすぎてＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、可変分周手段を安価なＣＭＯＳゲートアレイで構成することが可能なタイミング再生装置を得ることができる、という効果を奏する。また、同様の理由から、消費電力を大幅に低減することが可能なタイミング再生装置を得ることができる、という効果を奏する。
【０１８４】
つぎの発明によれば、さらに、２つのカウンタに与えるリセット信号を一種類に統一でき、２つのリセット信号を生成するための回路が不要となるため、回路規模を低減可能なタイミング再生装置を得ることができる、という効果を奏する。
【０１８５】
つぎの発明によれば、サンプリング手段が、後段の可変分周手段から出力される２倍再生クロックを用いてデータをサンプリングする。これにより、Ａ／Ｄ変換器の動作速度が２倍となり、サンプリングに必要なＡ／Ｄ変換器の個数を削減できるため、サンプリング手段の回路規模を１／２程度に低減することが可能なタイミング再生装置を得ることができる、という効果を奏する。
【０１８６】
つぎの発明によれば、可変分周手段が、ＰＬＬのＶＣＯに相当する役割を果たし、位相制御ステップ幅を従来技術と同程度に抑えつつ（同程度の性能を実現しつつ）、ディジタルＰＬＬの動作速度を半減できるため、ＰＬＬの低消費電力化、小型化、および低コスト化を実現できる、という効果を奏する。
【０１８７】
つぎの発明によれば、広帯域無線通信システムのようにシンボルレートが数十Ｍｂａｕｄと高く、従来技術では可変分周部の動作速度が高くなりすぎてＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、可変分周手段を安価なＣＭＯＳゲートアレイで構成することが可能な復調器を得ることができる、という効果を奏する。また、同様の理由から、消費電力を大幅に低減することが可能な復調器を得ることができる、という効果を奏する。
【０１８８】
つぎの発明によれば、さらに、２つのカウンタに与えるリセット信号を一種類に統一でき、２つのリセット信号を生成するための回路が不要となるため、回路規模を低減可能な復調器を得ることができる、という効果を奏する。
【０１８９】
つぎの発明によれば、広帯域無線通信システムにおいても、タイミング位相制御ステップ幅を短くできるため、低位相ジッタ（低い位相の揺らぎ）による良好なビット誤り率特性を実現することが可能な復調器を得ることができる、という効果を奏する。また、本実施の形態の復調器においては、タイミング再生部を含む装置全体をＣＭＯＳゲートアレイで構成できるため、低コスト化、ＬＳＩやＦＰＧＡによる集積化、および小型化を実現することが可能な復調器を得ることができる、という効果を奏する。
【０１９０】
つぎの発明によれば、広帯域無線通信システムのようにシンボルレートが数十Ｍｂａｕｄと高く、従来技術では可変分周部の動作速度が高くなりすぎてＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、可変分周手段を安価なＣＭＯＳゲートアレイで構成することが可能な復調器を得ることができる、という効果を奏する。また、同様の理由から、消費電力を大幅に低減することが可能な復調器を得ることができる、という効果を奏する。
【０１９１】
つぎの発明によれば、さらに、２つのカウンタに与えるリセット信号を一種類に統一でき、２つのリセット信号を生成するための回路が不要となるため、回路規模を低減可能な復調器を得ることができる、という効果を奏する。
【０１９２】
つぎの発明によれば、サンプリング手段が、後段の可変分周手段から出力される２倍再生クロックを用いてデータをサンプリングする。これにより、Ａ／Ｄ変換器の動作速度が２倍となり、サンプリングに必要なＡ／Ｄ変換器の個数を削減できるため、サンプリング手段の回路規模を１／２程度に低減することが可能な復調器を得ることができる、という効果を奏する。
【０１９３】
つぎの発明によれば、従来技術では動作速度が高くなりすぎてＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、安価なＣＭＯＳゲートアレイで構成することが可能な可変分周回路を得ることができる、という効果を奏する。また、同様の理由から、消費電力を大幅に低減することが可能な可変分周回路を得ることができる、という効果を奏する。
【０１９４】
つぎの発明によれば、さらに、２つのカウンタに与えるリセット信号を一種類に統一でき、２つのリセット信号を生成するための回路が不要となるため、回路規模を低減可能な可変分周回路を得ることができる、という効果を奏する。
【０１９５】
つぎの発明によれば、従来技術では動作速度が高くなりすぎてＣＭＯＳゲートアレイで構成できない場合でも、従来技術と同程度の位相制御ステップ幅を維持しながら、動作速度を低減できるため、安価なＣＭＯＳゲートアレイで構成することが可能な可変分周回路を得ることができる、という効果を奏する。また、同様の理由から、消費電力を大幅に低減することが可能な可変分周回路を得ることができる、という効果を奏する。
【０１９６】
つぎの発明によれば、さらに、２つのカウンタに与えるリセット信号を一種類に統一でき、２つのリセット信号を生成するための回路が不要となるため、回路規模を低減可能な可変分周回路を得ることができる、という効果を奏する。
【図面の簡単な説明】
【図１】 本発明にかかる復調器の実施の形態１の構成を示す図である。
【図２】 実施の形態１の（Ｍ＋ｋ／２）分周部の構成を示す図である。
【図３】 １ｂｉｔカウンタの動作を示す図である。
【図４】 ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“０”（変化なし）である場合の動作を示すタイミングチャートである。
【図５】 ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。
【図６】 ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“１”（変化なし）である場合の動作を示すタイミングチャートである。
【図７】 ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。
【図８】 ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。
【図９】 ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。
【図１０】 （Ｍ＋ｋ／２）分周部における位相制御動作の状態遷移を示す図である。
【図１１】 実施の形態２の（Ｍ＋ｋ／２）分周部の構成を示す図である。
【図１２】 本発明にかかる復調器の実施の形態３の構成を示す図である。
【図１３】 実施の形態３のサンプリング部の構成を示す図である。
【図１４】 実施の形態３の（Ｍ／２＋ｋ／２）分周部の構成を示す図である。
【図１５】 ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“０”（変化なし）である場合の動作を示すタイミングチャートである。
【図１６】 ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。
【図１７】 ＵＰ＝“０”，ＤＯＷＮ＝“０”，Ｃ＝“１”（変化なし）である場合の動作を示すタイミングチャートである。
【図１８】 ＵＰ＝“０”，ＤＯＷＮ＝“１”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。
【図１９】 ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“０”→“１”である場合の動作を示すタイミングチャートである。
【図２０】 ＵＰ＝“１”，ＤＯＷＮ＝“０”，Ｃ＝“１”→“０”である場合の動作を示すタイミングチャートである。
【図２１】 （Ｍ／２＋ｋ／２）分周部における位相制御動作の状態遷移を示す図である。
【図２２】 実施の形態４の（Ｍ／２＋ｋ／２）分周部の構成を示す図である。
【図２３】 タイミング再生装置を含む従来の復調器の構成を示す図である。
【図２４】 サンプリング部の構成を示す図である。
【図２５】 ＱＰＳＫ変調におけるタイミング再生用プリアンブルパターン受信時のベースバンド信号を示す図である。
【図２６】 ＱＰＳＫ変調におけるタイミング再生用プリアンブルパターン受信時のベースバンド信号を示す図である。
【図２７】 非線形変換の一例を示す図である。
【図２８】 再生クロックの位相が遅れている場合の一例を示す図である。
【図２９】 再生クロックの位相が進んでいる場合の一例を示す図である。
【図３０】 可変分周部の構成を示す図である。
【図３１】 可変分周部の動作を示すタイミングチャートである。
【図３２】 可変分周部の動作を示すタイミングチャートである。
【図３３】 可変分周部の動作を示すタイミングチャートである。
【符号の説明】
１ アンテナ、２ 周波数変換部、３，３ａ タイミング再生部、４，４ａ データ判定部、１１，１１ａ サンプリング部、１２ 非線形変換部、１３ 位相比較部、１４ 平均化部、１５ （Ｍ＋ｋ／２）分周部、１６ 原振クロック生成部、２１ １ｂｉｔカウンタ、２２ マスク信号生成部、２３ 同期ロード値出力部、２４ 第１のロードパルス生成部、２５ 第２のロードパルス生成部、２６ 第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ、２７ 第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ、２８ 第１のマスク部、２９ 第２のマスク部、３０ クロック合成部、３１は第２のロードパルス生成部、３２ 第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ、３３ Ｄフリップフロップ、４１ （Ｍ／２＋ｋ／２）分周部、４６，４７ Ａ／Ｄ変換器、５１ 第１の（ｌｏｇ2Ｍ）ｂｉｔカウンタ、５２ 第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ、５３ 第１のマスク部、５４ 第２のマスク部、６１ 第２のロードパルス生成部、６２ 第２の（ｌｏｇ2Ｍ）ｂｉｔカウンタ、６３ Ｄフリップフロップ。
Claims (17)
- 原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように当該再生クロックの位相を制御するタイミング再生装置において、
前記可変分周手段は、
前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、
前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第２のカウンタと、
受け取った位相の進み／遅れに関する命令に応じて、個別に前記カウンタ出力をマスクするためのマスク信号の生成処理、前記所定のロード値として基準値および当該基準値±１を出力する制御、を行い、さらに、当該ロード値を規定のカウンタ値のタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、
前記マスク信号にしたがって各カウンタ出力を個別にマスクし、マスク後の出力の合成結果を再生クロックとして出力する再生クロック出力手段と、
を備え、
前記カウンタ制御手段により生成された前記各マスク信号、前記ロード値および前記ロードパルスに基づいて、前記第１、第２のカウンタおよび前記再生クロック出力手段を動作させることによって、再生クロックの位相を原振クロックの半周期分だけ進める処理または遅らせる処理を行うことを特徴とするタイミング再生装置。 - 原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように当該再生クロックの位相を制御するタイミング再生装置において、
前記可変分周手段は、
前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、
前記第１のカウンタと同様に動作し、さらに、上位ｎ番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタと、
受け取った位相の進み／遅れに関する命令に応じて、個別に前記カウンタ出力をマスクするためのマスク信号の生成処理、前記所定のロード値として基準値および当該基準値±１を出力する制御、を行い、さらに、当該ロード値を規定のカウンタ値のタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、
前記マスク信号にしたがって各カウンタ出力を個別にマスクし、マスク後の出力の合成結果を再生クロックとして出力する再生クロック出力手段と、
を備え、
前記カウンタ制御手段により生成された前記各マスク信号、前記ロード値および前記ロードパルスに基づいて、前記第１、第２のカウンタおよび前記再生クロック出力手段を動作させることによって、再生クロックの位相を原振クロックの半周期分だけ進める処理または遅らせる処理を行うことを特徴とするタイミング再生装置。 - さらに、
前記再生クロックの立上がりエッジおよび立下りエッジを用いて、受信アナログベースバンド信号をシンボルレートの２倍の速度でＡ／Ｄ変換し、その結果を受信ディジタルベースバンド信号として出力するサンプリング手段と、
前記受信ディジタルベースバンド信号を非線形変換する非線形変換手段と、
前記非線形変換後の出力と前記再生クロックの位相とを比較する位相比較手段と、
前記位相比較結果を平均化する平均化手段と、
シンボルレートのＭ倍の周波数を有する原振クロックを生成する原振クロック生成手段と、
を備え、
前記可変分周手段は、前記位相の進み／遅れに関する命令に応じて、原振クロックをＭ＋ｋ／２（ｋ∈｛−１，０，＋１｝）分周し、各カウンタの上位ｎ＝１番目のビットの信号（ＭＳＢ）の合成結果を再生クロックとして出力することを特徴とする請求項１または２に記載のタイミング再生装置。 - 原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように当該再生クロックの位相を制御するタイミング再生装置において、
前記可変分周手段は、
前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、
前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を出力する第２のカウンタと、
受け取った位相の進み／遅れに関する命令に応じて、個別に前記上位ｎ＋１番目のビットの信号出力をマスクするためのマスク信号の生成処理、前記所定のロード値として基準値および当該基準値±１を出力する制御、を行い、さらに。当該ロード値を規定のカウンタ値のタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、
前記マスク信号にしたがって各上位ｎ＋１番目のビットの信号出力を個別にマスクし、マスク後の出力の合成結果を２倍再生クロックとして出力する２倍再生クロック出力手段と、
を備え、
前記カウンタ制御手段により生成された前記各マスク信号、前記ロード値および前記ロードパルスに基づいて、前記第１、第２のカウンタおよび前記２倍再生クロック出力手段を動作させることによって、２倍再生クロックの位相を原振クロックの半周期分だけ進める処理または遅らせる処理を行うことを特徴とするタイミング再生装置。 - 原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように当該再生クロックの位相を制御するタイミング再生装置において、
前記可変分周手段は、
前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、
前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタと、
受け取った位相の進み／遅れに関する命令に応じて、個別に前記上位ｎ＋１番目のビットの信号出力をマスクするためのマスク信号の生成処理、前記所定のロード値として基準値および当該基準値±１を出力する制御、を行い、さらに、当該ロード値を規定のカウンタ値のタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、
前記マスク信号にしたがって各上位ｎ＋１番目のビットの信号出力を個別にマスクし、マスク後の出力の合成結果を２倍再生クロックとして出力する２倍再生クロック出力手段と、
を備え、
前記カウンタ制御手段により生成された前記各マスク信号、前記ロード値および前記ロードパルスに基づいて、前記第１、第２のカウンタおよび前記２倍再生クロック出力手段 を動作させることによって、２倍再生クロックの位相を原振クロックの半周期分だけ進める処理または遅らせる処理を行うことを特徴とするタイミング再生装置。 - さらに、
前記２倍再生クロックの立上がりエッジを用いて、受信アナログベースバンド信号をシンボルレートの２倍の速度でＡ／Ｄ変換し、その結果を受信ディジタルベースバンド信号として出力するサンプリング手段と、
前記受信ディジタルベースバンド信号を非線形変換する非線形変換手段と、
前記非線形変換後の出力と前記再生クロックの位相とを比較する位相比較手段と、
前記位相比較結果を平均化する平均化手段と、
シンボルレートのＭ倍の周波数を有する原振クロックを生成する原振クロック生成手段と、
を備え、
前記可変分周手段は、前記位相の進み／遅れに関する命令に応じて、原振クロックをＭ／２＋ｋ／２（ｋ∈｛−１，０，＋１｝）分周し、各カウンタの上位ｎ＋１＝２（ｎ＝１）番目のビットの信号の合成結果を２倍再生クロックとして出力し、さらに前記第１のカウンタが出力する上位ｎ＝１番目のビットの信号を再生クロックとして出力することを特徴とする請求項４または５に記載のタイミング再生装置。 - 前記位相比較手段、前記平均化手段、および前記可変分周手段で、ＰＬＬを構成することを特徴とする請求項３または６に記載のタイミング再生装置。
- 原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように位相制御された当該再生クロックを用いて、当該受信データを復調する復調器において、
前記可変分周手段は、
前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、
前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第２のカウンタと、
受け取った位相の進み／遅れに関する命令に応じて、個別に前記カウンタ出力をマスクするためのマスク信号の生成処理、前記所定のロード値として基準値および当該基準値±１を出力する制御、を行い、さらに、当該ロード値を規定のカウンタ値のタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、
前記マスク信号にしたがって各カウンタ出力を個別にマスクし、マスク後の出力の合成結果を再生クロックとして出力する再生クロック出力手段と、
を備え、
前記カウンタ制御手段により生成された前記各マスク信号、前記ロード値および前記ロードパルスに基づいて、前記第１、第２のカウンタおよび前記再生クロック出力手段を動作させることによって、再生クロックの位相を原振クロックの半周期分だけ進める処理または遅らせる処理を行うことを特徴とする復調器。 - 原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように位相制御された当該再生クロックを用いて、当該受信データを復調する復調器において、
前記可変分周手段は、
前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、
前記第１のカウンタと同様に動作し、さらに、上位ｎ番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタと、
受け取った位相の進み／遅れに関する命令に応じて、個別に前記カウンタ出力をマスクするためのマスク信号の生成処理、前記所定のロード値として基準値および当該基準値±１を出力する制御、を行い、さらに、当該ロード値を規定のカウンタ値のタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、
前記マスク信号にしたがって各カウンタ出力を個別にマスクし、マスク後の出力の合成結果を再生クロックとして出力する再生クロック出力手段と、
を備え、
前記カウンタ制御手段により生成された前記各マスク信号、前記ロード値および前記ロードパルスに基づいて、前記第１、第２のカウンタおよび前記再生クロック出力手段を動作させることによって、再生クロックの位相を原振クロックの半周期分だけ進める処理または遅らせる処理を行うことを特徴とする復調器。 - さらに、
無線信号を受信するアンテナと、
前記無線信号を受信アナログベースバンド信号に周波数変換する周波数変換手段と、
前記再生クロックの立上がりエッジおよび立下りエッジを用いて、前記受信アナログベースバンド信号をシンボルレートの２倍の速度でＡ／Ｄ変換し、その結果を受信ディジタルベースバンド信号として出力するサンプリング手段と、
前記受信ディジタルベースバンド信号を非線形変換する非線形変換手段と、
前記非線形変換後の出力と前記再生クロックの位相とを比較する位相比較手段と、
前記位相比較結果を平均化する平均化手段と、
シンボルレートのＭ倍の周波数を有する原振クロックを生成する原振クロック生成手段と、
前記再生クロックを用いて、前記受信ディジタルベースバンド信号を判定し、判定後のデータを復調データとして出力するデータ復調手段と、
を備えることを特徴とする請求項８または９に記載の復調器。 - 原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように位相制御された当該再生クロックを用いて、当該受信データを復調する復調器において、
前記可変分周手段は、
前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、
前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を出力する第２のカウンタと、
受け取った位相の進み／遅れに関する命令に応じて、個別に前記上位ｎ＋１番目のビットの信号出力をマスクするためのマスク信号の生成処理、前記所定のロード値として基準値および当該基準値±１を出力する制御、を行い、さらに、当該ロード値を規定のカウンタ値のタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、
前記マスク信号にしたがって各上位ｎ＋１番目のビットの信号出力を個別にマスクし、マスク後の出力の合成結果を２倍再生クロックとして出力する２倍再生クロック出力手段と、
を備え、
前記カウンタ制御手段により生成された前記各マスク信号、前記ロード値および前記ロードパルスに基づいて、前記第１、第２のカウンタおよび前記２倍再生クロック出力手段を動作させることによって、２倍再生クロックの位相を原振クロックの半周期分だけ進める処理または遅らせる処理を行うことを特徴とする復調器。 - 原振クロックを分周して再生クロックを生成する可変分周手段を備え、受信データのナイキスト点をサンプリングするように位相制御された当該再生クロックを用いて、当該受信データを復調する復調器において、
前記可変分周手段は、
前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、
前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタと、
受け取った位相の進み／遅れに関する命令に応じて、個別に前記上位ｎ＋１番目のビットの信号出力をマスクするためのマスク信号の生成処理、前記所定のロード値として基準値および当該基準値±１を出力する制御、を行い、さらに、当該ロード値を規定のカウンタ値のタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、
前記マスク信号にしたがって各上位ｎ＋１番目のビットの信号出力を個別にマスクし、マスク後の出力の合成結果を２倍再生クロックとして出力する２倍再生クロック出力手段と、
を備え、
前記カウンタ制御手段により生成された前記各マスク信号、前記ロード値および前記ロードパルスに基づいて、前記第１、第２のカウンタおよび前記２倍再生クロック出力手段を動作させることによって、２倍再生クロックの位相を原振クロックの半周期分だけ進める処理または遅らせる処理を行うことを特徴とする復調器。 - さらに、
無線信号を受信するアンテナと、
前記無線信号を受信アナログベースバンド信号に周波数変換する周波数変換手段と、
前記２倍再生クロックの立上がりエッジを用いて、前記受信アナログベースバンド信号をシンボルレートの２倍の速度でＡ／Ｄ変換し、その結果を受信ディジタルベースバンド信号として出力するサンプリング手段と、
前記受信ディジタルベースバンド信号を非線形変換する非線形変換手段と、
前記非線形変換後の出力と前記再生クロックの位相とを比較する位相比較手段と、
前記位相比較結果を平均化する平均化手段と、
シンボルレートのＭ倍の周波数を有する原振クロックを生成する原振クロック生成手段と、
前記再生クロックを用いて、前記受信ディジタルベースバンド信号を判定し、判定後のデータを復調データとして出力するデータ復調手段と、
を備えることを特徴とする請求項１１または１２に記載の復調器。 - 原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、
前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第２のカウンタと、
受け取った位相の進み／遅れに関する命令に応じて、個別に前記カウンタ出力をマスクするためのマスク信号の生成処理、前記所定のロード値として基準値および当該基準値±１を出力する制御、を行い、さらに、当該ロード値を規定のカウンタ値のタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、
前記マスク信号にしたがって各カウンタ出力を個別にマスクし、マスク後の出力の合成結果を再生クロックとして出力する再生クロック出力手段と、
を備え、
前記カウンタ制御手段により生成された前記各マスク信号、前記ロード値および前記ロードパルスに基づいて、前記第１、第２のカウンタおよび前記再生クロック出力手段を動作させることによって、再生クロックの位相を原振クロックの半周期分だけ進める処理ま たは遅らせる処理を行うことを特徴とする可変分周回路。 - 原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号を出力する第１のカウンタと、
前記第１のカウンタと同様に動作し、さらに、上位ｎ番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタと、
受け取った位相の進み／遅れに関する命令に応じて、個別に前記カウンタ出力をマスクするためのマスク信号の生成処理、前記所定のロード値として基準値および当該基準値±１を出力する制御、を行い、さらに、当該ロード値を規定のカウンタ値のタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、
前記マスク信号にしたがって各カウンタ出力を個別にマスクし、マスク後の出力の合成結果を再生クロックとして出力する再生クロック出力手段と、
を備え、
前記カウンタ制御手段により生成された前記各マスク信号、前記ロード値および前記ロードパルスに基づいて、前記第１、第２のカウンタおよび前記再生クロック出力手段を動作させることによって、再生クロックの位相を原振クロックの半周期分だけ進める処理または遅らせる処理を行うことを特徴とする可変分周回路。 - 原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、
前記原振クロックの立下がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を出力する第２のカウンタと、
受け取った位相の進み／遅れに関する命令に応じて、個別に前記上位ｎ＋１番目のビットの信号出力をマスクするためのマスク信号の生成処理、前記所定のロード値として基準値および当該基準値±１を出力する制御、を行い、さらに、当該ロード値を規定のカウンタ値のタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、
前記マスク信号にしたがって各上位ｎ＋１番目のビットの信号出力を個別にマスクし、マスク後の出力の合成結果を２倍再生クロックとして出力する２倍再生クロック出力手段と、
を備え、
前記カウンタ制御手段により生成された前記各マスク信号、前記ロード値および前記ロードパルスに基づいて、前記第１、第２のカウンタおよび前記２倍再生クロック出力手段を動作させることによって、２倍再生クロックの位相を原振クロックの半周期分だけ進める処理または遅らせる処理を行うことを特徴とする可変分周回路。 - 原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ番目のビットの信号（再生クロック）と上位ｎ＋１番目のビットの信号とを出力する第１のカウンタと、
前記原振クロックの立上がりエッジで動作し、ロードパルスの入力により所定のロード値を同期ロードし、さらにカウント値における上位ｎ＋１番目のビットの信号を原振クロックの立下りエッジでリタイミングする第２のカウンタと、
受け取った位相の進み／遅れに関する命令に応じて、個別に前記上位ｎ＋１番目のビットの信号出力をマスクするためのマスク信号の生成処理、前記所定のロード値として基準値および当該基準値±１を出力する制御、を行い、さらに、当該ロード値を規定のカウンタ値のタイミングで同期ロードさせるためのロードパルスを生成するカウンタ制御手段と、
前記マスク信号にしたがって各上位ｎ＋１番目のビットの信号出力を個別にマスクし、マスク後の出力の合成結果を２倍再生クロックとして出力する２倍再生クロック出力手段と、
を備え、
前記カウンタ制御手段により生成された前記各マスク信号、前記ロード値および前記ロードパルスに基づいて、前記第１、第２のカウンタおよび前記２倍再生クロック出力手段を動作させることによって、２倍再生クロックの位相を原振クロックの半周期分だけ進める処理または遅らせる処理を行うことを特徴とする可変分周回路。
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