JP2000307560A - 高速ロックによる遅延ロックループ回路の妨害なしの初期化用回路装置 - Google Patents

高速ロックによる遅延ロックループ回路の妨害なしの初期化用回路装置

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Abstract

(57)【要約】 【課題】 カウンタ制御信号の不活性化によるカウンタ
値の不安定性が回避される、高速ロックによるＤＬＬ回
路の妨害なしの初期化用回路装置を提供することであ
る。 【解決手段】 上記課題は、冒頭に記載の回路装置にお
いて、制御信号は遅延された制御信号に変換され、この
遅延された制御信号はカウンタクロック信号の立ち上が
りエッジにおいて一定保持されることによって解決され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高速ロックによる
遅延ロックループ回路（ＤＬＬ回路）の妨害なしの初期
化用回路装置であって、チップ内部クロックは、位相検
出器、フィルタ、カウンタ装置及びアナログ/デジタル
変換器を介して制御される遅延ラインを用いて外部クロ
ックに同期され、カウンタ装置は少なくとも１つの上位
カウンタ及び下位カウンタから成り、カウンタ装置はそ
れぞれカウンタクロック信号によって制御可能であり、
カウンタ装置はＤＬＬの調整のための時間を短縮するた
めに交互に制御信号によって活性化可能及び不活性化可
能である、高速ロックによる遅延ロックループ回路（Ｄ
ＬＬ回路）の妨害なしの初期化用回路装置に関する。
【０００２】
【従来の技術】例えばいわゆるランバスインターフェー
スを有する集積回路においてこの集積回路に外部から供
給されるクロックは多数の箇所で必要とされる。これ
は、外部から供給されるクロックに対する大きなゲイン
を前提とする。しかし、このような大きなゲインは必然
的に相応の遅延時間と結びついている。従って、有利に
は外部クロックから内部クロックが発生され、この内部
クロックはそれぞれ正確な位相角で時間的にシフトされ
てこの集積回路のこのようなクロックを必要とする箇所
に供給される。
【０００３】外部クロックを所望の位相角を有するチッ
プ内部クロックに変換することは、それゆえ集積回路に
おいて一般的に発生する問題である。
【０００４】図４はブロック回路図によって外部クロッ
クＴｅから内部クロックＴｉを得るための回路装置の構
成を示す。このために、外部クロックＴｅは電圧制御さ
れた遅延ライン１に供給される。この遅延ライン１は外
部クロックＴｅに同期された内部クロックＴｉを供給す
る。このために、電圧制御される遅延ライン１はこの遅
延ライン１の遅延が可変的であるように制御信号によっ
て制御可能である。この制御信号は有利には位相検出器
２及びフィルタ３によって発生される。この位相検出器
２によってまず最初に電圧制御された遅延ライン１の出
力側における内部クロックＴｉの位相をこの電圧制御さ
れた遅延ライン１の入力側における外部クロックの位相
と比較される。比較結果を表す信号がフィルタ３に供給
される。このフィルタ３は有利には電圧制御された遅延
ライン１の遅延時間をゆっくりと所望の長さにするため
にローパスフィルタコンポーネントを含む。
【０００５】図４に相応する回路装置は詳細には例えば
Stefanos Sidiropoulos and MarkA.Horowitz, A semid
igital Dual Delay-Locked-Loop, IEEE Journal of Sol
id-State Circuits,Vol.32,No.11,Nov.1997,p.1683-169
2 に記述されている。
【０００６】図５は上位の印刷物から周知の回路装置か
ら導出されている回路装置を示す。詳細には、図５では
ＤＬＬ回路が図示されている。このＤＬＬ回路では電圧
制御される遅延ライン１の入力側と出力側との間に設け
られた位相検出器２の出力側がデジタルローパスフィル
タ４、デジタルカウンタ５及びデジタル/アナログ変換
器６を介して電圧制御される遅延ライン１の制御入力側
に接続されている。デジタルカウンタ５はデジタルロー
パスフィルタ４の出力信号のレベルに依存してカウント
アップ又はカウントダウンする。このデジタルカウンタ
５に対するクロック信号ｃｌｋ＿ｃｏｕｎｔは高周波外
部クロック信号Ｔｅから周波数分周器７によってこのク
ロック信号Ｔｅを分周することによって発生される。こ
の結果、ローパスフィルタ特性がデジタルカウンタ５に
対して達成される。
【０００７】デジタルカウンタ５の瞬時の計数状態はデ
ジタル/アナログ変換器６によってアナログ制御信号ｄ
ｅｌａｙ＿ｃｏｎｔｒｏｌに変換され、このアナログ制
御信号ｄｅｌａｙ＿ｃｏｎｔｒｏｌは最終的に電圧制御
される遅延ライン１の遅延時間の長さに影響を与える。
【０００８】この回路装置では初期化中にＤＬＬ調整用
の時間を短縮するために、制御信号“ｆａｓｔ”が導入
される。この制御信号“ｆａｓｔ”は初期化の間にデジ
タルカウンタ５を制御する。さらに、この初期化は２つ
のフェーズに分割される：第１のフェーズでは信号“ｆ
ａｓｔ”が活性化され、他方で第２のフェーズではこの
信号“ｆａｓｔ”は不活性化されている。信号“ｆａｓ
ｔ”が活性化されている第１のフェーズ中にデジタルカ
ウンタ５の下位ビットが不活性化され、直接的に上位ビ
ットが呼び出される。
【０００９】このために、デジタルカウンタ５は２つの
ユニットに分割されている。すなわち、図６に図示され
ているように、下位のｎビットカウンタ８及び上位のｍ
ビットカウンタ９に分割されている。
【００１０】第１のフェーズでは信号“ｆａｓｔ”が活
性化され、よって、論理１になる。この結果、トランス
ミッションゲート１０が開かれ、他方でトランスミッシ
ョンゲート１１及び１２が阻止され、さらにトランスミ
ッションゲート１３も開かれている。これによってカウ
ンタに対する活性化信号ｃｅｎが直接トランスミッショ
ンゲート１０を介して上位カウンタ９に供給され、他方
で下位カウンタ８が不活性化されている。
【００１１】従って、上位カウンタ９の活性化の結果と
してカウンタ５はノーマル動作モードに比べて明らかに
大きなステップでカウントし、このＤＬＬはより高速に
所望の出力位相に接近する。次いで第２のフェーズにお
いて制御信号“ｆａｓｔ”が不活性化され、よって、論
理０になると、活性化信号ｃｅｎがトランスミッション
ゲート１２を介して直接下位カウンタ８にスイッチさ
れ、この下位カウンタ８のキャリビット乃至は桁上げビ
ット“ｃｏｕｎｔ”がトランスミッションゲート１１を
介して上位カウンタ９のキャリ入力側ｃｉｎにスイッチ
スルーされる。
【００１２】これによって、全てのビットが活性化さ
れ、カウンタ５は相応の比較的小さいステップでカウン
トする。このＤＬＬは所望の出力位相を比較的高い時間
分解能で調整することができる。
【００１３】図６は図５のようにクロック入力側ｃｌｋ
＿ｃｏｕｎｔならびにカウンタ８、９の計数方向のため
の制御入力側ｕｐ及びカウンタ８の出力信号ｃｏｕｎｔ
［ｎ−１：０］乃至はカウンタ９の出力信号ｃｏｕｎｔ
［ｍ＋ｎ−１：ｎ］を供給するための出力端子“ｃｏｕ
ｎｔｖａｌｕｅ”を示している。
【００１４】図５及び６に示された既存の回路装置で
は、制御信号“ｆａｓｔ”が任意の時点に不活性化され
る場合に問題が生じる。図２の（ａ）はクロック信号ｃ
ｌｋ＿ｃｏｕｎｔの経過を示し、他方で図２の（ｂ）に
は既存の回路装置に示されているような制御信号“ｆａ
ｓｔ”が示されている。図２において二重矢印１４によ
って示されているように、制御信号“ｆａｓｔ”の不活
性化がクロック信号のレベルの変化と時間的にほぼ又は
全く一致するならば、カウンタ値ｃｏｕｎｔｖａｌｕｅ
において不安定性が発生しうる。このことはＤＬＬ全体
を次のような状態にもたらす。すなわち、このＤＬＬ全
体がもはや内部クロックＴｉの所望の位相角を調整する
ことができないような状態にもたらす。
【００１５】
【発明が解決しようとする課題】本発明の課題は、カウ
ンタ制御信号の不活性化によるカウンタ値の不安定性が
回避される、高速ロックによるＤＬＬ回路の妨害なしの
初期化用回路装置を提供することである。
【００１６】
【課題を解決するための手段】上記課題は、冒頭に記載
の回路装置において、制御信号は遅延された制御信号に
変換され、この遅延された制御信号はカウンタクロック
信号の立ち上がりエッジにおいて一定保持されることに
よって解決される。
【００１７】
【発明の実施の形態】本発明の実施形態では、遅延回路
が設けられ、この遅延回路はカウンタクロック信号を遅
延されたカウンタクロック信号に変換し、この遅延され
たカウンタクロック信号によって制御信号はカウンタク
ロック信号の立ち上がりエッジの直ぐ後でサンプルされ
る。
【００１８】本発明の回路装置では、従って、制御信号
“ｆａｓｔ”が遅延された制御信号に変換される。この
制御信号“ｆａｓｔ”の立ち下がりエッジそれ自体は任
意の時点に発生しうる。しかし、この遅延された制御信
号はカウンタの不安定性を発生しえない時点に発生す
る。このために、まず最初にカウンタに対する遅延され
たクロック信号が発生され、この遅延されたクロック信
号によって制御信号はクロック信号の立ち上がりエッジ
の直ぐ後で引き継がれる。カウンタに対するこの遅延さ
れたクロック信号の立ち下がりエッジにおいて、遅延さ
れた制御信号は次のサンプリング時点まで一定保持され
る。これによって次のことが達成される。すなわち、こ
の遅延された制御信号がカウンタ出力信号に影響を与え
ることができる間、すなわちクロック信号の立ち上がり
エッジの間、この遅延された制御信号が一定保持され
る。言い換えれば、本発明の回路装置によって、カウン
タの安定動作が保障される。
【００１９】本発明の回路装置は、まず最初に遅延回路
によってカウンタクロック信号の遅延された「コピー」
を作る。カウンタに対する制御信号はこの遅延されたク
ロック信号によってサンプルされ、こうして遅延された
制御信号の立ち下がりエッジはカウンタ動作に対してク
リティカルでない時間領域にシフトされる。
【００２０】遅延回路において、有利には場合によって
は容量性負荷が設けられたインバータ段、ただし最後の
インバータ段には負荷をかけないべきである、が使用さ
れるか、又は、フリップフロップが使用される。このフ
リップフロップは十分に高い高周波クロックによって制
御される。
【００２１】
【実施例】次に本発明を図面に基づいて詳しく説明す
る。
【００２２】図４から６までならびに図２の（ａ）及び
（ｂ）は既に説明した。これらの図面にではそれぞれ相
互に対応する構成部材に対して同一の参照符号が使用さ
れている。図１の実施例の構成部材は図６のカウンタに
相応するので、もはや詳しくは説明しない。
【００２３】図１は本発明の回路装置の実施例を示す。
この回路装置では、図６（及び図５）の回路装置に加え
てさらに遅延回路１５が設けられている。この遅延回路
１５はクロック信号ｃｌｋ＿ｃｏｕｎｔから遅延された
クロック信号ｃｌｋ＿ｃｏｕｎｔ＿ｌａｔｅを発生す
る。この遅延されたクロック信号ｃｌｋ＿ｃｏｕｎｔ＿
ｌａｔｅはクロック信号ｃｌｋ＿ｃｏｕｎｔと同一の周
波数を有するが、このクロック信号ｃｌｋ＿ｃｏｕｎｔ
に対して時間的に遅延されている。この結果、この遅延
されたクロック信号ｃｌｋ＿ｃｏｕｎｔ＿ｌａｔｅは若
干遅れて発生する。この遅延されたクロック信号は論理
０で開かれるトランスミッションゲート１６及び論理１
で開かれるトランスミッションゲート１７に供給され
る。このトランスミッションゲート１７は制御信号“ｆ
ａｓｔ”の信号路に設けられている。トランスミッショ
ンゲート１７の出力側はＮＯＲゲート１８乃至はトラン
スミッションゲート１６及びインバータ１９を介してイ
ンバータ２０の入力側に接続されており、このインバー
タ２０の出力側で遅延された制御信号“ｆａｓｔ＿ｄｅ
ｌ”が得られる。この回路装置においてクロック信号ｃ
ｌｋ＿ｃｏｕｎｔ＿ｌａｔｅは次のことのために使用さ
れる。すなわち、この遅延されたクロック信号ｃｌｋ＿
ｃｏｕｎｔ＿ｌａｔｅが“１”乃至はハイである間に、
制御信号“ｆａｓｔ”を遅延された制御信号“ｆａｓｔ
＿ｄｅｌ”にトランスペアレントにスイッチし、さら
に、この遅延されたクロック信号ｃｌｋ＿ｃｏｕｎｔ＿
ｌａｔｅが“０”乃至はローである間、この遅延された
制御信号“ｆａｓｔ＿ｄｅｌ”を一定保持するために使
用される。
【００２４】言い換えれば、遅延されたクロック信号ｃ
ｌｋ＿ｃｏｕｎｔ＿ｌａｔｅは、クロック信号ｃｌｋ＿
ｃｏｕｎｔを基準にしてΔｔだけ遅延された、図２の
（ｃ）に示された経過となる。他方で、遅延された制御
信号“ｆａｓｔ＿ｄｅｌ”は、まず最初に制御信号に相
応する期間Ａの間に“１”にあり、この状態を期間Ｂの
間保持した後でようやくクリティカルでない時間領域に
おいてロー状態に移行する。期間Ｃにおいてこの遅延さ
れた制御信号は再び制御信号“ｆａｓｔ”の経過を引き
継ぎ、この経過を引き続いて保持する。
【００２５】リセットの後では、原理的には制御信号
“ｆａｓｔ”がハイ状態であるモードで作動されるの
で、ゲートゲート１８によって“ｒｅｓｅｔ”（乃至は
リセット）＝ハイである間には遅延された制御信号“ｆ
ａｓｔ＿ｄｅｌ”のセットがインテグレートされてい
る。
【００２６】図３は遅延回路１５の様々な実施例を示
す。この遅延回路１５は例えば偶数個のインバータの直
列回路（図３の（ａ））から構成されうる。この直列回
路にはインバータの間に容量性負荷を設けること（図３
の（ｂ））ができ、最後のインバータ段には負荷がかか
らないようにすべきである（図３の（ｃ））。同様に、
インバータの代わりに、フリップフロップから成るデジ
タル回路によってこの遅延回路１５を実現することも可
能であり、このフリップフロップは十分に高い高周波ク
ロックｃｌｋによって制御される（図３の（ｄ））。
【図面の簡単な説明】
【図１】本発明の回路装置の実施例のブロック回路図で
ある。
【図２】既存の回路装置の信号経過（（ａ）及び
（ｂ））と本発明の回路装置の信号経過（（ｃ）及び
（ｄ））とを示す線図である。
【図３】遅延回路の可能な構成を示す概略図である。
【図４】既存の回路装置を説明するためのブロック回路
図である。
【図５】図４の回路装置のための詳細なブロック回路図
である。
【図６】図５のデジタルカウンタの詳細図である。
【符号の説明】
１ 電圧制御される遅延ライン ２ 位相検出器 ３ フィルタ ４ デジタルローパスフィルタ ５ デジタルカウンタ ６ デジタル/アナログ変換器 ７ 分周器 ８ 下位カウンタ ９ 上位カウンタ １０ トランスミッションゲート １１ トランスミッションゲート １２ トランスミッションゲート １３ トランスミッションゲート １４ 二重矢印 １５ 遅延回路 １６ トランスミッションゲート １７ トランスミッションゲート １８ ＮＯＲゲート １９ インバータ ２０ インバータ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 7/04 Ｈ０３Ｋ 5/00 Ｕ // Ｈ０３Ｋ 5/13 Ｈ０３Ｌ 7/08 Ｊ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 高速ロックによる遅延ロックループ回路
    （ＤＬＬ回路）の妨害なしの初期化用回路装置であっ
    て、 チップ内部クロック（Ｔｉ）は、位相検出器（２）、フ
    ィルタ（３）、カウンタ装置（５）及びアナログ/デジ
    タル変換器（６）を介して制御される遅延ライン（１）
    を用いて外部クロック（Ｔｅ）に同期され、 前記カウンタ装置（５）は少なくとも１つの上位カウン
    タ（９）及び下位カウンタ（８）から成り、前記カウン
    タ装置（５）はそれぞれカウンタクロック信号（ｃｌｋ
    ＿ｃｏｕｎｔ）によって制御可能であり、前記カウンタ
    装置（５）はＤＬＬの調整のための時間を短縮するため
    に交互に制御信号（ｆａｓｔ）によって活性化可能及び
    不活性化可能である、高速ロックによる遅延ロックルー
    プ回路（ＤＬＬ回路）の妨害なしの初期化用回路装置に
    おいて、 前記制御信号（ｆａｓｔ）は遅延された制御信号（ｆａ
    ｓｔ＿ｄｅｌ）に変換され、該遅延された制御信号（ｆ
    ａｓｔ＿ｄｅｌ）は前記カウンタクロック信号（ｃｌｋ
    ＿ｃｏｕｎｔ）の立ち上がりエッジにおいて一定保持さ
    れることを特徴とする、高速ロックによる遅延ロックル
    ープ回路（ＤＬＬ回路）の妨害なしの初期化用回路装
    置。
  2. 【請求項２】 遅延回路（１５）はカウンタクロック信
    号（ｃｌｋ＿ｃｏｕｎｔ）を遅延されたクロック信号
    （ｃｌｋ＿ｃｏｕｎｔ＿ｌａｔｅ）に変換し、該遅延さ
    れたクロック信号（ｃｌｋ＿ｃｏｕｎｔ＿ｌａｔｅ）に
    よって制御信号（ｆａｓｔ）は前記カウンタクロック信
    号（ｃｌｋ＿ｃｏｕｎｔ）の立ち上がりエッジの直ぐ後
    で引き継がれることを特徴とする、請求項１記載の回路
    装置。
  3. 【請求項３】 遅延回路（１５）にはトランスミッショ
    ンゲート（１７）が後置接続されており、該トランスミ
    ッションゲート（１７）の入力側には制御信号（ｆａｓ
    ｔ）が供給されることを特徴とする請求項２記載の回路
    装置。
  4. 【請求項４】 遅延回路（１５）にはさらに別のトラン
    スミッションゲート（１６）が後置接続されており、該
    さらに別のトランスミッションゲート（１６）はトラン
    スミッションゲート（１７）の出力側とインバータ（１
    ９）との間に設けられることを特徴とする請求項３記載
    の回路装置。
  5. 【請求項５】 トランスミッションゲート（１７）には
    ＮＯＲゲート（１８）が後置接続されており、該ＮＯＲ
    ゲート（１８）の出力側は２つのインバータ（１９、２
    ０）間の接続点に接続されていることを特徴とする請求
    項４記載の回路装置。
  6. 【請求項６】 遅延回路はインバータから構成される
    （図３の（ａ））ことを特徴とする請求項２から５のう
    ちの１項記載の回路装置。
  7. 【請求項７】 インバータには容量性負荷が設けられて
    いる（図３の（ｂ））ことを特徴とする請求項６記載の
    回路装置。
  8. 【請求項８】 最終インバータ段は容量性負荷を持たな
    い（図３の（ｃ））ことを特徴とする請求項７記載の回
    路装置。
  9. 【請求項９】 遅延回路はフリップフロップから構成さ
    れている（図３の（ｄ））ことを特徴とする請求項２か
    ら５のうちの１項記載の回路装置。
JP2000065505A 1999-03-11 2000-03-09 高速ロックによる遅延ロックループ回路の妨害なしの初期化用回路装置 Expired - Fee Related JP3440050B2 (ja)

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