JPH0677819A - デジタル回路位相復元装置 - Google Patents
デジタル回路位相復元装置Info
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- JPH0677819A JPH0677819A JP5035826A JP3582693A JPH0677819A JP H0677819 A JPH0677819 A JP H0677819A JP 5035826 A JP5035826 A JP 5035826A JP 3582693 A JP3582693 A JP 3582693A JP H0677819 A JPH0677819 A JP H0677819A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
- H04L7/0041—Delay of data signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 位相比較器との連係により位相ロック・ルー
プとデータ再タイミング機能を実現する、完全に統合さ
れたデジタル・フィルタを提供する。 【構成】 デジタル・フィルタ４０は、複数のデジタル
・パルスを複数のデジタル・パルス群に分けるプリスケ
ーラ手段と、プリスケーラ手段に接続され、プリスケー
ラ手段によって生成された第１増分信号と第１減分信号
を計数し、計数に対応するデータ信号を生成するカウン
タ手段とを含む。デジタル・フィルタ４０は、データ再
タイミング機能を実現するために、出力をデータ信号入
力と位相比較器３０の入力との間に置かれたデジタル遅
延素子２０に送る。データの位相がローカル・クロック
に対してずれている時、デジタル・フィルタ４０は必要
な位相補正の極性を求め、これを遅延素子２０にフィー
ドバックする。遅延素子２０はそこでローカル・クロッ
クの位相に対して入力データの位相を調整する。
プとデータ再タイミング機能を実現する、完全に統合さ
れたデジタル・フィルタを提供する。 【構成】 デジタル・フィルタ４０は、複数のデジタル
・パルスを複数のデジタル・パルス群に分けるプリスケ
ーラ手段と、プリスケーラ手段に接続され、プリスケー
ラ手段によって生成された第１増分信号と第１減分信号
を計数し、計数に対応するデータ信号を生成するカウン
タ手段とを含む。デジタル・フィルタ４０は、データ再
タイミング機能を実現するために、出力をデータ信号入
力と位相比較器３０の入力との間に置かれたデジタル遅
延素子２０に送る。データの位相がローカル・クロック
に対してずれている時、デジタル・フィルタ４０は必要
な位相補正の極性を求め、これを遅延素子２０にフィー
ドバックする。遅延素子２０はそこでローカル・クロッ
クの位相に対して入力データの位相を調整する。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には半導体回路
に関し、特にデジタル・フィルタ回路に関する。具体的
には、小型デジタル・フィルタ回路の設計とその設計の
データ転送回路への組込みに関する。
に関し、特にデジタル・フィルタ回路に関する。具体的
には、小型デジタル・フィルタ回路の設計とその設計の
データ転送回路への組込みに関する。
【０００２】
【従来の技術】デジタル・コンピューティングの能力
は、より小さい面積により多くの電子回路を作り込む能
力に比例する。その結果、１つのチップ上の回路が多く
なり、１つのチップに送られるデータが増える。また、
多くのチップを１つのコンピューティング・システム内
で相互に接続すればコンピューティング能力が向上す
る。つまり、コンピューティング能力を上げるには、１
チップで処理されるデータの量を増やす能力及び、独立
した多くのチップを相互に接続する能力が必要である。
しかし、１チップに送られるデータの量を増やし、多く
のチップを相互に接続する際にしばしばコンピューティ
ング・システムの同期が問題となることがある。すなわ
ちデータ処理は、チップ間でのみならず、他のチップと
通信するために複数のチャネルを持つ単一チップ内でも
調整が必要だという点である。このデータ処理の調整は
一般に、システム・クロックの使用によって実現され
る。データを処理する電子回路は、システム・クロック
を使用することによってその機能をコンピューティング
・システムの他の回路との間で調整する。通常、システ
ム・クロックはコンピューティング・システム内のすべ
てのチップに送られ、１チップ内の各回路に供給され
る。しかし、経路長はどれも同一ではなく、駆動回路や
受信回路も様々であるため、データ信号と供給されるク
ロックの両方で遅れが変化する。クロック信号は、この
ような変化があるため、データ信号に対して時間的な歪
みを被る。ここから、様々なチップ及びデータ入力への
クロック信号が互いに同期するように、受信されるクロ
ックまたはデータ信号の位相を調整する手段を実現しな
ければならない。
は、より小さい面積により多くの電子回路を作り込む能
力に比例する。その結果、１つのチップ上の回路が多く
なり、１つのチップに送られるデータが増える。また、
多くのチップを１つのコンピューティング・システム内
で相互に接続すればコンピューティング能力が向上す
る。つまり、コンピューティング能力を上げるには、１
チップで処理されるデータの量を増やす能力及び、独立
した多くのチップを相互に接続する能力が必要である。
しかし、１チップに送られるデータの量を増やし、多く
のチップを相互に接続する際にしばしばコンピューティ
ング・システムの同期が問題となることがある。すなわ
ちデータ処理は、チップ間でのみならず、他のチップと
通信するために複数のチャネルを持つ単一チップ内でも
調整が必要だという点である。このデータ処理の調整は
一般に、システム・クロックの使用によって実現され
る。データを処理する電子回路は、システム・クロック
を使用することによってその機能をコンピューティング
・システムの他の回路との間で調整する。通常、システ
ム・クロックはコンピューティング・システム内のすべ
てのチップに送られ、１チップ内の各回路に供給され
る。しかし、経路長はどれも同一ではなく、駆動回路や
受信回路も様々であるため、データ信号と供給されるク
ロックの両方で遅れが変化する。クロック信号は、この
ような変化があるため、データ信号に対して時間的な歪
みを被る。ここから、様々なチップ及びデータ入力への
クロック信号が互いに同期するように、受信されるクロ
ックまたはデータ信号の位相を調整する手段を実現しな
ければならない。
【０００３】通常、クロックを受信器側で再生できるよ
うに冗長性をもたせて符号化されたデータ信号からクロ
ック信号を抽出して調整するために、位相ロック・ルー
プ（ＰＬＬ）が用いられている。この方法なら、システ
ム・クロックの遅延の変化を生ずる独立したシステム・
クロックを供給する必要がない。ＰＬＬは、ノイズを除
去することができるために、この種の用途では望まし
い。ノイズの除去は、入力信号にジッタがある場合に位
相の調整を最適化する上で重要である。２次ＰＬＬは普
通、電圧制御発振器（ＶＣＯ）、位相比較器、及びロー
パス・フィルタから成る。位相比較器の出力は、ローパ
ス・フィルタの入力となり、ローパス・フィルタの出力
はＶＣＯの入力となる。位相比較器によって生成された
信号は、クロック信号を生成するために、ＶＣＯの出力
周波数を調整して入力データの位相と周波数に整合させ
る。ＶＣＯの出力と入力データ信号は位相比較器の入力
となる。従来のアナログ・ループ・フィルタを採用した
設計は、集積回路の外部に少なくとも１つの個別コンデ
ンサを使用する。この機構の問題点は、外部のコンデン
サ素子が、寄生要素やノイズの問題の原因になることに
ある。また、デジタル・フィルタを採用することによっ
て外部素子を不要にした従来の設計は、充分高速に動作
しないのが普通である。これは、ＶＣＯのクロック・ス
ピードがデジタル・フィルタによって制限されることに
よる。従来の技術は、外部素子がなく、ＰＬＬのクロッ
ク・スピードを制限しないデジタル・フィルタ機構を実
現していないのである。
うに冗長性をもたせて符号化されたデータ信号からクロ
ック信号を抽出して調整するために、位相ロック・ルー
プ（ＰＬＬ）が用いられている。この方法なら、システ
ム・クロックの遅延の変化を生ずる独立したシステム・
クロックを供給する必要がない。ＰＬＬは、ノイズを除
去することができるために、この種の用途では望まし
い。ノイズの除去は、入力信号にジッタがある場合に位
相の調整を最適化する上で重要である。２次ＰＬＬは普
通、電圧制御発振器（ＶＣＯ）、位相比較器、及びロー
パス・フィルタから成る。位相比較器の出力は、ローパ
ス・フィルタの入力となり、ローパス・フィルタの出力
はＶＣＯの入力となる。位相比較器によって生成された
信号は、クロック信号を生成するために、ＶＣＯの出力
周波数を調整して入力データの位相と周波数に整合させ
る。ＶＣＯの出力と入力データ信号は位相比較器の入力
となる。従来のアナログ・ループ・フィルタを採用した
設計は、集積回路の外部に少なくとも１つの個別コンデ
ンサを使用する。この機構の問題点は、外部のコンデン
サ素子が、寄生要素やノイズの問題の原因になることに
ある。また、デジタル・フィルタを採用することによっ
て外部素子を不要にした従来の設計は、充分高速に動作
しないのが普通である。これは、ＶＣＯのクロック・ス
ピードがデジタル・フィルタによって制限されることに
よる。従来の技術は、外部素子がなく、ＰＬＬのクロッ
ク・スピードを制限しないデジタル・フィルタ機構を実
現していないのである。
【０００４】デジタル・フィルタは、メソクロナス（me
sochronous）データのタイミングを取り直すのにも有用
である。メソクロナス・データは、そのボー・レートが
クロックの周波数に正確に一致し、クロック信号との位
相関係が不定である。メソクロナス・データの再タイミ
ング機能は特に、信号接続線が長く、システム・クロッ
クの歪みが大きい時に有益である。位相の復元は、入力
データ信号の遅れをローカル・クロックでタイミングを
取り直せるように調整することによって実現される。す
べてのデータ信号について遅れを調整することで、すべ
ての回路が同じクロック信号の位相で動作するようにな
る。これまでのデータ復元の試みでは、データのタイミ
ングを取り直すために、多くのクロック位相のうち最上
のものを選び出す手法が用いられる。データ位相ではな
くクロック位相を調整することは、位相を復元すべき入
力データ・ポートが増えるにつれて実際的ではなくなっ
ている。各入力データ・ビットの処理の同期をとること
が望ましいからである。またデータのタイミングを取り
直そうとする従来の試みも非常に複雑になっている。回
路が複雑になるため、大きな回路面積及び電力が消費さ
れ、１チップ上でタイミングを取り直せるデータ経路数
が制限される。そのため１チップ上に形成できるメソク
ロナス・ライン数が制限される。
sochronous）データのタイミングを取り直すのにも有用
である。メソクロナス・データは、そのボー・レートが
クロックの周波数に正確に一致し、クロック信号との位
相関係が不定である。メソクロナス・データの再タイミ
ング機能は特に、信号接続線が長く、システム・クロッ
クの歪みが大きい時に有益である。位相の復元は、入力
データ信号の遅れをローカル・クロックでタイミングを
取り直せるように調整することによって実現される。す
べてのデータ信号について遅れを調整することで、すべ
ての回路が同じクロック信号の位相で動作するようにな
る。これまでのデータ復元の試みでは、データのタイミ
ングを取り直すために、多くのクロック位相のうち最上
のものを選び出す手法が用いられる。データ位相ではな
くクロック位相を調整することは、位相を復元すべき入
力データ・ポートが増えるにつれて実際的ではなくなっ
ている。各入力データ・ビットの処理の同期をとること
が望ましいからである。またデータのタイミングを取り
直そうとする従来の試みも非常に複雑になっている。回
路が複雑になるため、大きな回路面積及び電力が消費さ
れ、１チップ上でタイミングを取り直せるデータ経路数
が制限される。そのため１チップ上に形成できるメソク
ロナス・ライン数が制限される。
【０００５】
【発明が解決しようとする課題】本発明の目的は、完全
に統合されたデジタル・フィルタを作製することにあ
る。
に統合されたデジタル・フィルタを作製することにあ
る。
【０００６】本発明の目的には、完全に統合された高速
デジタル・フィルタを製作することも含まれる。
デジタル・フィルタを製作することも含まれる。
【０００７】本発明の目的には、データがクロックに対
してタイミングを取り直せるように、デジタル回路によ
って受信されたデータからクロック信号の位相と周波数
を生成する高速回路を製作することも含まれる。
してタイミングを取り直せるように、デジタル回路によ
って受信されたデータからクロック信号の位相と周波数
を生成する高速回路を製作することも含まれる。
【０００８】
【課題を解決するための手段】本発明は、位相比較器と
連係して位相ロック・ループ及びデータ再タイミング機
能を与える、完全に統合されたデジタル・フィルタを提
供するものである。デジタル・フィルタは、プリスケー
ラ、６ビット可逆カウンタ、及び４ビット可逆カウンタ
より成る。位相比較器はエッジ・トリガ型Ｄフリップ・
フロップであり、入力データ信号がフリップ・フロップ
を刻時してクロック信号を抽出（サンプル）し、クロッ
ク信号の入力データ信号に対する遅速を判定する。クロ
ック信号は繰り返し抽出され、デジタル・フィルタは、
進み信号と遅れ信号を計数する。デジタル・フィルタ
は、その計数レートが入力データ・レートほど速くなく
てもよいように、進み信号と遅れ信号を一括して計数す
る。プリスケーラはビットをグループ分けし、６ビット
・カウンタは、クロックの進みまたは遅れを示すサンプ
ル数を判定する。６ビット・カウンタの出力は４ビット
・カウンタの入力となり、４ビット・カウンタは、クロ
ック信号とデータ信号の相対位相差を制御するデジタル
信号を与える。デジタル・フィルタは、第１実施例で
は、データ再タイミング機能を与えるために、４ビット
・カウンタの出力をデータ信号入力と位相比較器の入力
との間に置かれたデジタル遅延素子に送る。データの位
相がローカル・クロックに対してずれている時、デジタ
ル・フィルタは、多くの２進位相判定値から、必要な位
相補正の極性を判定し、これを遅延素子に返す。遅延素
子はそこで、入力データの位相をローカル・クロックの
位相に対して調整する。デジタル・フィルタは、本発明
の第２実施例では、位相ロック・ループ機能を与えるた
めに、４ビット・カウンタの出力をデジタル／アナログ
変換器（ＤＡＣ）に送る。ＤＡＣは、電圧制御発振器
（ＶＣＯ）の出力周波数を調整する。ＶＣＯの出力は位
相比較器のデータ入力となり、データ信号は位相比較器
のクロック入力となる。ＶＣＯの出力はデータ信号と比
較され、ＶＣＯの周波数と位相を調整して、入力データ
から適切なクロック信号を生成する。
連係して位相ロック・ループ及びデータ再タイミング機
能を与える、完全に統合されたデジタル・フィルタを提
供するものである。デジタル・フィルタは、プリスケー
ラ、６ビット可逆カウンタ、及び４ビット可逆カウンタ
より成る。位相比較器はエッジ・トリガ型Ｄフリップ・
フロップであり、入力データ信号がフリップ・フロップ
を刻時してクロック信号を抽出（サンプル）し、クロッ
ク信号の入力データ信号に対する遅速を判定する。クロ
ック信号は繰り返し抽出され、デジタル・フィルタは、
進み信号と遅れ信号を計数する。デジタル・フィルタ
は、その計数レートが入力データ・レートほど速くなく
てもよいように、進み信号と遅れ信号を一括して計数す
る。プリスケーラはビットをグループ分けし、６ビット
・カウンタは、クロックの進みまたは遅れを示すサンプ
ル数を判定する。６ビット・カウンタの出力は４ビット
・カウンタの入力となり、４ビット・カウンタは、クロ
ック信号とデータ信号の相対位相差を制御するデジタル
信号を与える。デジタル・フィルタは、第１実施例で
は、データ再タイミング機能を与えるために、４ビット
・カウンタの出力をデータ信号入力と位相比較器の入力
との間に置かれたデジタル遅延素子に送る。データの位
相がローカル・クロックに対してずれている時、デジタ
ル・フィルタは、多くの２進位相判定値から、必要な位
相補正の極性を判定し、これを遅延素子に返す。遅延素
子はそこで、入力データの位相をローカル・クロックの
位相に対して調整する。デジタル・フィルタは、本発明
の第２実施例では、位相ロック・ループ機能を与えるた
めに、４ビット・カウンタの出力をデジタル／アナログ
変換器（ＤＡＣ）に送る。ＤＡＣは、電圧制御発振器
（ＶＣＯ）の出力周波数を調整する。ＶＣＯの出力は位
相比較器のデータ入力となり、データ信号は位相比較器
のクロック入力となる。ＶＣＯの出力はデータ信号と比
較され、ＶＣＯの周波数と位相を調整して、入力データ
から適切なクロック信号を生成する。
【０００９】
【実施例】図１は、ローカル・クロックに対して集積回
路チップのデータ入力のタイミングを取り直すデジタル
回路を示す。図１の回路は、デジタル・フィルタ４０を
位相比較器３０及び可変遅延素子２０と組合わせて、集
積回路チップの入力データのタイミングを取り直す小型
回路を作る。入力データ信号ＤＩＮは、データのボー・
レートは既知であるが、ローカル供給されるクロックＣ
ＬＫに対する位相は任意である。データは、遅延素子２
０によって遅れ、遅延データ信号ＲＤが生成される。位
相を比較するフリップ・フロップ３０は、遅延データＲ
Ｄの立ち下がりでＣＬＫの位相を抽出（サンプル）する
のに用いられる。位相比較器３０の出力であるＰＴＬＥ
ＡＤとＲＤはデジタル・フィルタ４０の入力となる。デ
ジタル・フィルタ４０の出力は、遅延素子２０が入力デ
ータＤＩＮに加える遅れの程度を制御する。入力データ
の遅れを調整することで、ＲＤの遷移がＣＬＫの立ち上
がりと整合する。再タイミング・フリップ・フロップ５
０は、ＣＬＫの立ち下がりによって、ボー・インターバ
ルの中間のＲＤを抽出する。出力ＤＯＵＴはそこでロー
カル・クロックＣＬＫと同期する。
路チップのデータ入力のタイミングを取り直すデジタル
回路を示す。図１の回路は、デジタル・フィルタ４０を
位相比較器３０及び可変遅延素子２０と組合わせて、集
積回路チップの入力データのタイミングを取り直す小型
回路を作る。入力データ信号ＤＩＮは、データのボー・
レートは既知であるが、ローカル供給されるクロックＣ
ＬＫに対する位相は任意である。データは、遅延素子２
０によって遅れ、遅延データ信号ＲＤが生成される。位
相を比較するフリップ・フロップ３０は、遅延データＲ
Ｄの立ち下がりでＣＬＫの位相を抽出（サンプル）する
のに用いられる。位相比較器３０の出力であるＰＴＬＥ
ＡＤとＲＤはデジタル・フィルタ４０の入力となる。デ
ジタル・フィルタ４０の出力は、遅延素子２０が入力デ
ータＤＩＮに加える遅れの程度を制御する。入力データ
の遅れを調整することで、ＲＤの遷移がＣＬＫの立ち上
がりと整合する。再タイミング・フリップ・フロップ５
０は、ＣＬＫの立ち下がりによって、ボー・インターバ
ルの中間のＲＤを抽出する。出力ＤＯＵＴはそこでロー
カル・クロックＣＬＫと同期する。
【００１０】データＤＩＮは可変遅延素子２０によって
受信される。図２は、可変遅延回路の図で、１乃至複数
の可変遅延回路が直列に接続されて可変遅延素子２０を
成す。デプリーション・モード・トランジスタ２１０と
エンハンスメント・モード・トランジスタ２１２は、電
源とグランドの間でインバータを成す。ＤＩＮはトラン
ジスタ２１２のゲートに印加される。可変遅延回路の出
力はＤＩＮ信号を遅らせたものである。ＤＩＮの遅れは
トランジスタ２１４、２１６、２２０、２２２、２２
６、２２８、２３２、２３４、及びコンデンサ２１８、
２２４、２３０、２３６によって決定される。この回路
は、ＡＮＤ−ＯＲ関数をもとにしており、ＡＮＤ関数
は、２つの入力トランジスタを直列にすることによっ
て、ＯＲ関数はＡＮＤ関数を並列にすることによって実
現される。トランジスタ２１４、２２０、２２６、２３
２のゲート電圧に対応する制御入力Ｑ１−Ｑ４のいずれ
かが"１"のとき、関連するトランジスタはオンになり、
関連するコンデンサを出力ＤＩＮＤに接続し、よって遅
れをＤＩＮからＤＩＮＤに増し加える。入力トランジス
タ２１２がオンのとき、下段トランジスタ（２１６、２
２２、２２８、２３４）は常にオンになる。下段トラン
ジスタのゲートがすべてＤＩＮに接続されるからであ
る。下段トランジスタはまたコンデンサ２１８、２２
４、２３０、２３６を放電する。遅延素子２０の遅れの
範囲は、コンデンサ及びそれに関連するトランジスタ群
を増やすことによって、あるいは可変遅延回路をカスケ
ード状にすることによって拡大できる。ＤＩＮからのＲ
Ｄの遅れはデジタル・フィルタ４０の出力によってデジ
タル制御される。
受信される。図２は、可変遅延回路の図で、１乃至複数
の可変遅延回路が直列に接続されて可変遅延素子２０を
成す。デプリーション・モード・トランジスタ２１０と
エンハンスメント・モード・トランジスタ２１２は、電
源とグランドの間でインバータを成す。ＤＩＮはトラン
ジスタ２１２のゲートに印加される。可変遅延回路の出
力はＤＩＮ信号を遅らせたものである。ＤＩＮの遅れは
トランジスタ２１４、２１６、２２０、２２２、２２
６、２２８、２３２、２３４、及びコンデンサ２１８、
２２４、２３０、２３６によって決定される。この回路
は、ＡＮＤ−ＯＲ関数をもとにしており、ＡＮＤ関数
は、２つの入力トランジスタを直列にすることによっ
て、ＯＲ関数はＡＮＤ関数を並列にすることによって実
現される。トランジスタ２１４、２２０、２２６、２３
２のゲート電圧に対応する制御入力Ｑ１−Ｑ４のいずれ
かが"１"のとき、関連するトランジスタはオンになり、
関連するコンデンサを出力ＤＩＮＤに接続し、よって遅
れをＤＩＮからＤＩＮＤに増し加える。入力トランジス
タ２１２がオンのとき、下段トランジスタ（２１６、２
２２、２２８、２３４）は常にオンになる。下段トラン
ジスタのゲートがすべてＤＩＮに接続されるからであ
る。下段トランジスタはまたコンデンサ２１８、２２
４、２３０、２３６を放電する。遅延素子２０の遅れの
範囲は、コンデンサ及びそれに関連するトランジスタ群
を増やすことによって、あるいは可変遅延回路をカスケ
ード状にすることによって拡大できる。ＤＩＮからのＲ
Ｄの遅れはデジタル・フィルタ４０の出力によってデジ
タル制御される。
【００１１】図３は、直列に接続されて可変遅延素子２
０を成す可変遅延回路の第２実施例である。制御入力Ｑ
１−Ｑ４のいずれかが"１"のとき、関連するトランジス
タ２５１−２５７はオンになり、関連するコンデンサ２
６１−２６７をグランドに接続する。これにより遅れが
ＤＩＮからＤＩＮＤに増し加わる。ＤＩＮはトランジス
タ２６９の入力になり、コンデンサ２６１、２６３、２
６５、２６７の一端はトランジスタ２６９のドレインに
接続される。コンデンサ２６１、２６３、２６５、２６
７のもう一端は各々、トランジスタ２５１、２５３、２
５５、２５７に接続される。トランジスタ２５１−２５
７のソースはグランドに接続され、ゲートは入力Ｑ１−
Ｑ４となる。遅延素子２０の遅れの範囲は、トランジス
タとコンデンサの直列接続より成る遅延素子を増やす
か、あるいは可変遅延回路をカスケード状にすることに
よって拡大できる。
０を成す可変遅延回路の第２実施例である。制御入力Ｑ
１−Ｑ４のいずれかが"１"のとき、関連するトランジス
タ２５１−２５７はオンになり、関連するコンデンサ２
６１−２６７をグランドに接続する。これにより遅れが
ＤＩＮからＤＩＮＤに増し加わる。ＤＩＮはトランジス
タ２６９の入力になり、コンデンサ２６１、２６３、２
６５、２６７の一端はトランジスタ２６９のドレインに
接続される。コンデンサ２６１、２６３、２６５、２６
７のもう一端は各々、トランジスタ２５１、２５３、２
５５、２５７に接続される。トランジスタ２５１−２５
７のソースはグランドに接続され、ゲートは入力Ｑ１−
Ｑ４となる。遅延素子２０の遅れの範囲は、トランジス
タとコンデンサの直列接続より成る遅延素子を増やす
か、あるいは可変遅延回路をカスケード状にすることに
よって拡大できる。
【００１２】図１は、遅延データＲＤが位相比較器３０
に入力されることを示す。位相比較器３０は（立ち下が
り）エッジ・トリガ型Ｄフリップ・フロップである。Ｄ
フリップ・フロップはＲＤ信号で刻時される。Ｄフリッ
プ・フロップのＤ入力はローカル・クロック信号ＣＬＫ
である。Ｄフリップ・フロップは、基本的には、ＲＤの
遷移によって決定されるレートでローカル・クロック信
号を抽出（サンプル）する。フリップ・フロップの出力
が"１"の場合、ローカル・クロックはＲＤ信号よりも進
む。これは、Ｄフリップ・フロップがＲＤの立ち下がり
で刻時された場合で出力が"１"の場合、ＲＤがゼロまで
立ち下がる時にＣＬＫ信号が１になければならないから
である。同様に、出力が"０"の場合はＣＬＫがＲＤより
も遅れる。その結果、Ｄフリップ・フロップは、２進位
相比較器３０として機能する。ＣＬＫとＲＤが、ＣＬＫ
の状態がＲＤによって抽出されている間に変化するよう
に、位相上充分に整合している場合、位相比較器は、準
安定期間の後に不定な結果を生成し得る。このような準
安定的な結果は、デジタル・フィルタの出力が平均位相
サンプルにしか反応しないため、効果的にフィルタされ
る。ＲＤ信号は、位相比較器の入力であるとともにデジ
タル・フィルタ４０及び再タイミング・フリップ・フロ
ップ５０の入力でもある。
に入力されることを示す。位相比較器３０は（立ち下が
り）エッジ・トリガ型Ｄフリップ・フロップである。Ｄ
フリップ・フロップはＲＤ信号で刻時される。Ｄフリッ
プ・フロップのＤ入力はローカル・クロック信号ＣＬＫ
である。Ｄフリップ・フロップは、基本的には、ＲＤの
遷移によって決定されるレートでローカル・クロック信
号を抽出（サンプル）する。フリップ・フロップの出力
が"１"の場合、ローカル・クロックはＲＤ信号よりも進
む。これは、Ｄフリップ・フロップがＲＤの立ち下がり
で刻時された場合で出力が"１"の場合、ＲＤがゼロまで
立ち下がる時にＣＬＫ信号が１になければならないから
である。同様に、出力が"０"の場合はＣＬＫがＲＤより
も遅れる。その結果、Ｄフリップ・フロップは、２進位
相比較器３０として機能する。ＣＬＫとＲＤが、ＣＬＫ
の状態がＲＤによって抽出されている間に変化するよう
に、位相上充分に整合している場合、位相比較器は、準
安定期間の後に不定な結果を生成し得る。このような準
安定的な結果は、デジタル・フィルタの出力が平均位相
サンプルにしか反応しないため、効果的にフィルタされ
る。ＲＤ信号は、位相比較器の入力であるとともにデジ
タル・フィルタ４０及び再タイミング・フリップ・フロ
ップ５０の入力でもある。
【００１３】デジタル・フィルタ４０は、機能動作と小
型設計が様々な用途に向く完全に統合されたフィルタで
ある。デジタル・フィルタ４０を図１のデータ再タイミ
ング回路に用いるのもこうした用途の１つである。位相
比較器３０の出力ＰＴＬＥＡＤはデジタル・フィルタ４
０への１入力である。他の入力はＲＤ信号及びリセット
・ライン６０である。図４は、デジタル・フィルタ４０
のブロック図を示す。デジタル・フィルタの出力は、可
変遅延素子２０の４ビット制御値である。ＰＴＬＥＡＤ
とＲＤの信号は最初、プリスケーラ３１０に送られる。
データ再タイミング回路における可変遅延素子２０の機
能は、デジタル・フィルタ４０によって作られるＰＴＬ
ＥＡＤのデジタル・カウントをもとにしてＤＩＮ信号の
遅れを調整することである。ただし、ＰＴＬＥＡＤ信号
を直接計数するには、極めて高い計数レートが必要にな
る。そのためデジタル・フィルタ４０のプリスケーラ３
１０は、組合わせ論理によってＰＴＬＥＡＤ信号を２グ
ループに分け、カウンタ３２０を増分または減分する。
プリスケーラ３１０は、ＰＴＬＥＡＤが連続した２つ
の"１"状態を持つ時にカウンタ３２０を増分する。プリ
スケーラ３１０は、ＰＴＬＥＡＤが連続した２つの"０"
状態を持つ時にカウンタ３２０を減分する。２グループ
が"１"と"０"の組合わせの時、プリスケーラ３１０は増
分または減分しない。プリスケーラの縮約比は２に限定
されない。位相比較器が正、負の両方の位相遷移でサン
プリングする際には縮約比４が必要になる。
型設計が様々な用途に向く完全に統合されたフィルタで
ある。デジタル・フィルタ４０を図１のデータ再タイミ
ング回路に用いるのもこうした用途の１つである。位相
比較器３０の出力ＰＴＬＥＡＤはデジタル・フィルタ４
０への１入力である。他の入力はＲＤ信号及びリセット
・ライン６０である。図４は、デジタル・フィルタ４０
のブロック図を示す。デジタル・フィルタの出力は、可
変遅延素子２０の４ビット制御値である。ＰＴＬＥＡＤ
とＲＤの信号は最初、プリスケーラ３１０に送られる。
データ再タイミング回路における可変遅延素子２０の機
能は、デジタル・フィルタ４０によって作られるＰＴＬ
ＥＡＤのデジタル・カウントをもとにしてＤＩＮ信号の
遅れを調整することである。ただし、ＰＴＬＥＡＤ信号
を直接計数するには、極めて高い計数レートが必要にな
る。そのためデジタル・フィルタ４０のプリスケーラ３
１０は、組合わせ論理によってＰＴＬＥＡＤ信号を２グ
ループに分け、カウンタ３２０を増分または減分する。
プリスケーラ３１０は、ＰＴＬＥＡＤが連続した２つ
の"１"状態を持つ時にカウンタ３２０を増分する。プリ
スケーラ３１０は、ＰＴＬＥＡＤが連続した２つの"０"
状態を持つ時にカウンタ３２０を減分する。２グループ
が"１"と"０"の組合わせの時、プリスケーラ３１０は増
分または減分しない。プリスケーラの縮約比は２に限定
されない。位相比較器が正、負の両方の位相遷移でサン
プリングする際には縮約比４が必要になる。
【００１４】図５は、本発明で用いられる２ビット・プ
リスケーラのロジック図である。図５の上半分はまた、
データ信号からクロック・パルスを導出してカウンタを
適切な速度と位相でステップする回路を示す。これらの
クロックは、データ・レートではなくデータ信号の遷移
に関連づけられる。遷移のレートは可変で、データ・パ
ターンに依存する。データ信号をクロッキングのために
用いることで、デジタル・フィルタの設計が大幅に簡素
化される。他のシステム・クロックも使用できるが、そ
の場合には同期化の問題が複雑になるからである。ま
た、デジタル・フィルタの外部の基準波形は、デジタル
・フィルタ４０を使用するような用途では、デジタル・
フィルタに使用できないのが通例である。＋ＰＴＬＥＡ
Ｄとその補数はフリップ・フロップ４１０の入力であ
る。＋ＲＤはラッチ４２４の入力、その補数はラッチ４
２６の入力である。図６はデジタル・フィルタ４０に用
いられるすべてのラッチとフリップ・フロップのブロッ
ク図である。たとえば図６の素子Ｆ１は図５の素子４２
４である。図７は、図６のすべてのラッチとフリップ・
フロップに用いられるＡＮＤ−ＯＲ（ＡＯ）ゲートを示
す。リセット・ラインはラッチ４２０、４２２の入力で
ある。ラッチ４２０、４２２の出力は、６ビット・カウ
ンタ３２０に送られる増分信号と減分信号（及びその補
数）である。プリスケーラ３１０も４つのクロック信号
Ｔ１−Ｔ４を生成する。これらの信号は、入力信号ＲＤ
の正の遷移の到着レートの２分の１の適切な位相でデジ
タル・フィルタを刻時するのに用いられる。このレート
はデータ・パターンによって変化する。４つのクロック
は、ＲＤ信号から生成される。図５は、ＲＤが第１ラッ
チ４２４を刻時し、−ＲＤが第２ラッチ４２６を刻時す
る様子を示す。４２４の出力は４２６の入力に接続さ
れ、４２６の出力の補数は４２４の入力に接続される。
リスケーラのロジック図である。図５の上半分はまた、
データ信号からクロック・パルスを導出してカウンタを
適切な速度と位相でステップする回路を示す。これらの
クロックは、データ・レートではなくデータ信号の遷移
に関連づけられる。遷移のレートは可変で、データ・パ
ターンに依存する。データ信号をクロッキングのために
用いることで、デジタル・フィルタの設計が大幅に簡素
化される。他のシステム・クロックも使用できるが、そ
の場合には同期化の問題が複雑になるからである。ま
た、デジタル・フィルタの外部の基準波形は、デジタル
・フィルタ４０を使用するような用途では、デジタル・
フィルタに使用できないのが通例である。＋ＰＴＬＥＡ
Ｄとその補数はフリップ・フロップ４１０の入力であ
る。＋ＲＤはラッチ４２４の入力、その補数はラッチ４
２６の入力である。図６はデジタル・フィルタ４０に用
いられるすべてのラッチとフリップ・フロップのブロッ
ク図である。たとえば図６の素子Ｆ１は図５の素子４２
４である。図７は、図６のすべてのラッチとフリップ・
フロップに用いられるＡＮＤ−ＯＲ（ＡＯ）ゲートを示
す。リセット・ラインはラッチ４２０、４２２の入力で
ある。ラッチ４２０、４２２の出力は、６ビット・カウ
ンタ３２０に送られる増分信号と減分信号（及びその補
数）である。プリスケーラ３１０も４つのクロック信号
Ｔ１−Ｔ４を生成する。これらの信号は、入力信号ＲＤ
の正の遷移の到着レートの２分の１の適切な位相でデジ
タル・フィルタを刻時するのに用いられる。このレート
はデータ・パターンによって変化する。４つのクロック
は、ＲＤ信号から生成される。図５は、ＲＤが第１ラッ
チ４２４を刻時し、−ＲＤが第２ラッチ４２６を刻時す
る様子を示す。４２４の出力は４２６の入力に接続さ
れ、４２６の出力の補数は４２４の入力に接続される。
【００１５】真及び補数（’）の波形ＲＤＢ１、ＲＤＢ
２に対して論理ＡＮＤ関数（∧）を実行すれば、独立し
た４つのパルスを生成できる。参考として、クロック時
をＴ１＝ＲＤＢ１∧ＲＤＢ２、Ｔ２＝ＲＤＢ１’∧ＲＤ
Ｂ２、Ｔ３＝ＲＤＢ１’∧ＲＤＢ２’、Ｔ４＝ＲＤＢ１
∧ＲＤＢ２’と定義する。たとえばＴ３、Ｔ１クロック
は、対になった、オーバラップしないクロックとして各
々、図１０の６ビット可逆カウンタのマスタとスレーブ
のラッチを制御する。クロック・パルスに伴う遅れを小
さくするために、信号はすべて明示的なクロックとして
は生成されず、広範囲のＡＮＤ関数の一部として生成さ
れる。ＲＤＢ１、ＲＤＢ２（及び補数）のＡＮＤが実行
されると、これは４つのクロック・インターバルのうち
の１つと定義される。生成されたクロックのタイミング
を図８に示す。このタイミングは、反転ごとに、ボー・
インターバルの約４分の１あるいはクロック・サイクル
の約８分の１の遅れが生成されることを前提にしてい
る。１ボー・インターバルは、ジッタを無視した場合の
入力データの最小標準遷移間隔と定義される。ＲＤは、
図８の交替する１と０とみなされる。図８は最も厳しい
タイミング条件を示しているからである。図８に示すと
おり、Ｔ１はＴ３と、Ｔ２はＴ４とオーバラップしな
い。
２に対して論理ＡＮＤ関数（∧）を実行すれば、独立し
た４つのパルスを生成できる。参考として、クロック時
をＴ１＝ＲＤＢ１∧ＲＤＢ２、Ｔ２＝ＲＤＢ１’∧ＲＤ
Ｂ２、Ｔ３＝ＲＤＢ１’∧ＲＤＢ２’、Ｔ４＝ＲＤＢ１
∧ＲＤＢ２’と定義する。たとえばＴ３、Ｔ１クロック
は、対になった、オーバラップしないクロックとして各
々、図１０の６ビット可逆カウンタのマスタとスレーブ
のラッチを制御する。クロック・パルスに伴う遅れを小
さくするために、信号はすべて明示的なクロックとして
は生成されず、広範囲のＡＮＤ関数の一部として生成さ
れる。ＲＤＢ１、ＲＤＢ２（及び補数）のＡＮＤが実行
されると、これは４つのクロック・インターバルのうち
の１つと定義される。生成されたクロックのタイミング
を図８に示す。このタイミングは、反転ごとに、ボー・
インターバルの約４分の１あるいはクロック・サイクル
の約８分の１の遅れが生成されることを前提にしてい
る。１ボー・インターバルは、ジッタを無視した場合の
入力データの最小標準遷移間隔と定義される。ＲＤは、
図８の交替する１と０とみなされる。図８は最も厳しい
タイミング条件を示しているからである。図８に示すと
おり、Ｔ１はＴ３と、Ｔ２はＴ４とオーバラップしな
い。
【００１６】図９は、位相比較器が正、負両方の位相遷
移でサンプリングする場合に第２実施例で用いられる４
ビット・プリスケーラを示す。４ビット・プリスケーラ
で生成される４つのタイミング・パルスは、２ビット・
プリスケーラの場合と同じようにＲＤから導かれる。位
相比較器３０はＰＴＬＥＡＤ（及びその補数）を生成す
る。位相比較器３０と類似の第２フリップ・フロップは
ＮＴＬＥＡＤ（及びその補数）を生成する。第２フリッ
プ・フロップと位相比較器３０の唯一の違いは、位相比
較器３０にあるようなＲＤではなくＲＤの補数が、クロ
ック入力であるという点にある。ＰＴＬＥＡＤとＮＴＬ
ＥＡＤの信号は図９の４ビット・プリスケーラに送られ
る。４ビット・プリスケーラの出力は２ビット・プリス
ケーラと同じ出力を持つ（真と補数のＩＮＣ６、ＤＥＣ
６）。
移でサンプリングする場合に第２実施例で用いられる４
ビット・プリスケーラを示す。４ビット・プリスケーラ
で生成される４つのタイミング・パルスは、２ビット・
プリスケーラの場合と同じようにＲＤから導かれる。位
相比較器３０はＰＴＬＥＡＤ（及びその補数）を生成す
る。位相比較器３０と類似の第２フリップ・フロップは
ＮＴＬＥＡＤ（及びその補数）を生成する。第２フリッ
プ・フロップと位相比較器３０の唯一の違いは、位相比
較器３０にあるようなＲＤではなくＲＤの補数が、クロ
ック入力であるという点にある。ＰＴＬＥＡＤとＮＴＬ
ＥＡＤの信号は図９の４ビット・プリスケーラに送られ
る。４ビット・プリスケーラの出力は２ビット・プリス
ケーラと同じ出力を持つ（真と補数のＩＮＣ６、ＤＥＣ
６）。
【００１７】プリスケーラ３１０は、増分パルスと減分
パルスを６ビット可逆カウンタ３２０に送る。図１０
は、カウンタ３２０のロジック図を示す。一般に、回路
のロジック経路は非常に短く、ファン・アウトは小さ
い。こうした制約が加わって、回路のロジック遷移間の
タイミング・マージンが最大になる。カウンタ状態を保
持するフリップ・フロップＦ２ＴＳはトグル型、すなわ
ち最初にフリップ・フロップの"１"入力がパルスの印加
でＨＩＧＨとなり、ある時間間隔の後、"２"入力にパル
スが印加された時に状態が切り替わる。"１"入力がパル
スの印加でＨＩＧＨとなるのは、ＤＥＣ６（減分）また
はＩＮＣ６（増分）の信号がプリスケーラからカウンタ
に送られた時だけである。ＩＮＣ６、ＤＥＣ６信号は論
理ゲート７１０、７２０、７３０、７４０への入力とな
る。増分信号の補数は論理ゲート７１５、７３５、７５
５への入力となる。減分信号の補数は論理ゲート７０
５、７２５、７４５への入力となる。増分イネーブルと
減分イネーブルの信号の補数は各々、論理ゲート７６
０、７６５の入力となる。
パルスを６ビット可逆カウンタ３２０に送る。図１０
は、カウンタ３２０のロジック図を示す。一般に、回路
のロジック経路は非常に短く、ファン・アウトは小さ
い。こうした制約が加わって、回路のロジック遷移間の
タイミング・マージンが最大になる。カウンタ状態を保
持するフリップ・フロップＦ２ＴＳはトグル型、すなわ
ち最初にフリップ・フロップの"１"入力がパルスの印加
でＨＩＧＨとなり、ある時間間隔の後、"２"入力にパル
スが印加された時に状態が切り替わる。"１"入力がパル
スの印加でＨＩＧＨとなるのは、ＤＥＣ６（減分）また
はＩＮＣ６（増分）の信号がプリスケーラからカウンタ
に送られた時だけである。ＩＮＣ６、ＤＥＣ６信号は論
理ゲート７１０、７２０、７３０、７４０への入力とな
る。増分信号の補数は論理ゲート７１５、７３５、７５
５への入力となる。減分信号の補数は論理ゲート７０
５、７２５、７４５への入力となる。増分イネーブルと
減分イネーブルの信号の補数は各々、論理ゲート７６
０、７６５の入力となる。
【００１８】図１０のカウンタの動作原理は次のとおり
である。 １．下位ビット（フリップ・フロップ７８０）は増分サ
イクルまたは減分サイクルごとに無条件に切り替わる。 ２．カウンタが増分される時、上位ビット（７８１−７
８５）は各々、下位ビットがすべて１の時にのみ切り替
わるが、最上位ビット（７８５）はそれが１であれば切
り替えが抑制される。 ３．カウンタが減分される時、上位ビットは各々、下位
ビットがすべて０の時にのみ切り替わるが、最上位ビッ
トの切り替えは、それが０であれば抑制される。 ４．リセットの間にカウンタは強制的に値０１１１１１
になる。
である。 １．下位ビット（フリップ・フロップ７８０）は増分サ
イクルまたは減分サイクルごとに無条件に切り替わる。 ２．カウンタが増分される時、上位ビット（７８１−７
８５）は各々、下位ビットがすべて１の時にのみ切り替
わるが、最上位ビット（７８５）はそれが１であれば切
り替えが抑制される。 ３．カウンタが減分される時、上位ビットは各々、下位
ビットがすべて０の時にのみ切り替わるが、最上位ビッ
トの切り替えは、それが０であれば抑制される。 ４．リセットの間にカウンタは強制的に値０１１１１１
になる。
【００１９】６ビット可逆カウンタの出力は、４ビット
可逆カウンタに送られる増分信号または減分信号であ
る。４ビット増分信号は、ゲート７７０の出力で、４ビ
ット減分信号はゲート７７５の出力である。クロックＴ
１、Ｔ２は、６ビット・カウンタ３２０への明示的入力
である。クロックＴ１は、６つのフリップ・フロップ７
８０−７８５のスレーブ・ラッチへの入力で、クロック
Ｔ２は、ゲート７７０、７７５への入力である。Ｔ３は
フリップ・フロップ７８０−７８５のマスタ・ラッチへ
の暗黙の入力である。カウンタ３２０は、プリスケーラ
３１０から受信された増分信号と減分信号を積分する。
減分信号よりも３２多い増分信号が６ビット・カウンタ
３２０に送られると、カウンタ３２０は増分信号を４ビ
ット・カウンタ３４０に送り、その中間点付近に自己リ
セットする。増分信号よりも３２多い減分信号が６ビッ
ト・カウンタ３２０に送られると、カウンタ３２０は減
分信号を４ビット・カウンタ３４０に送り、その中間点
付近に自己リセットする。
可逆カウンタに送られる増分信号または減分信号であ
る。４ビット増分信号は、ゲート７７０の出力で、４ビ
ット減分信号はゲート７７５の出力である。クロックＴ
１、Ｔ２は、６ビット・カウンタ３２０への明示的入力
である。クロックＴ１は、６つのフリップ・フロップ７
８０−７８５のスレーブ・ラッチへの入力で、クロック
Ｔ２は、ゲート７７０、７７５への入力である。Ｔ３は
フリップ・フロップ７８０−７８５のマスタ・ラッチへ
の暗黙の入力である。カウンタ３２０は、プリスケーラ
３１０から受信された増分信号と減分信号を積分する。
減分信号よりも３２多い増分信号が６ビット・カウンタ
３２０に送られると、カウンタ３２０は増分信号を４ビ
ット・カウンタ３４０に送り、その中間点付近に自己リ
セットする。増分信号よりも３２多い減分信号が６ビッ
ト・カウンタ３２０に送られると、カウンタ３２０は減
分信号を４ビット・カウンタ３４０に送り、その中間点
付近に自己リセットする。
【００２０】減分または増分を表わすビットはフリップ
・フロップ７８０、７８１、７８２、７８３、７８４、
７８５に格納される。ビットは、フリップ・フロップ７
８０−７８５に優先度の順序で格納され、フリップ・フ
ロップ７８５は最上位ビットを、フリップ・フロップ７
８０は最下位ビットを格納する。リセット・ラインは、
計数を抑制し、両カウンタの中間点付近から始動を強制
するためにのみ用いられる。たとえば再タイミング回路
のリセット機能は、遅れの全範囲の中央付近から位相の
復元を開始するのに用いられる。また、デジタル・フィ
ルタを２次位相ロック・ループ（ＰＬＬ）として実現し
た場合（後述）、リセット機能は、ＶＣＯをＰＬＬ以外
の手段によって適正周波数付近まで粗調整した後に位相
の復元を開始する。当該デジタル・フィルタの６ビット
・カウンタ３２０は、極点（００００００または１１１
１１１）に達した時、ロール・オーバや循環はしない。
それに代えて上位ビットの補数が取られる。すなわち１
１１１１１は１０００００に、００００００は０１１１
１１になる。基本的には、６３を超える増分では、最大
カウントの約半分（＝３１）が減算されるか、あるいは
０未満の減分では、最大カウントの約半分（＝３１）が
加算される。このカウンタの機能は、ゲート７４５、７
５５の配線によって制御される。
・フロップ７８０、７８１、７８２、７８３、７８４、
７８５に格納される。ビットは、フリップ・フロップ７
８０−７８５に優先度の順序で格納され、フリップ・フ
ロップ７８５は最上位ビットを、フリップ・フロップ７
８０は最下位ビットを格納する。リセット・ラインは、
計数を抑制し、両カウンタの中間点付近から始動を強制
するためにのみ用いられる。たとえば再タイミング回路
のリセット機能は、遅れの全範囲の中央付近から位相の
復元を開始するのに用いられる。また、デジタル・フィ
ルタを２次位相ロック・ループ（ＰＬＬ）として実現し
た場合（後述）、リセット機能は、ＶＣＯをＰＬＬ以外
の手段によって適正周波数付近まで粗調整した後に位相
の復元を開始する。当該デジタル・フィルタの６ビット
・カウンタ３２０は、極点（００００００または１１１
１１１）に達した時、ロール・オーバや循環はしない。
それに代えて上位ビットの補数が取られる。すなわち１
１１１１１は１０００００に、００００００は０１１１
１１になる。基本的には、６３を超える増分では、最大
カウントの約半分（＝３１）が減算されるか、あるいは
０未満の減分では、最大カウントの約半分（＝３１）が
加算される。このカウンタの機能は、ゲート７４５、７
５５の配線によって制御される。
【００２１】図４は６ビット・カウンタ３１０の出力が
４ビット・カウンタ３４０に送られる様子を示す。４ビ
ット・カウンタ３４０の出力は可変遅延回路２０を制御
する。４ビット・カウンタ３４０は図１１に図解してい
る。
４ビット・カウンタ３４０に送られる様子を示す。４ビ
ット・カウンタ３４０の出力は可変遅延回路２０を制御
する。４ビット・カウンタ３４０は図１１に図解してい
る。
【００２２】４ビット・カウンタ３４０は、デジタル・
フィルタの出力ＩＮＣ４、ＤＥＣ４で示されるように、
いずれかの極性の６４の位相サンプルが受信された後に
一時に１ステップ増分または減分される。このカウンタ
の動作原理は次のとおりである。 １．カウンタが増分されると、既存のカウンタ状態がす
べて１なら何も起こらない。他の場合、下位ビット（フ
リップ・フロップ８１０）は無条件に切り替わり、上位
ビット（８２０、８３０、８４０）はいずれも、下位ビ
ットがすべて１の場合にのみ切り替わる。 ２．カウンタが減分されると、既存カウンタ状態がすべ
て０なら何も起こらない。他の場合、下位ビット（フリ
ップ・フロップ８１０）は無条件に切り替わり、上位ビ
ット（８２０、８３０、８４０）はいずれも、下位ビッ
トがすべて０の場合にのみ切り替わる。 ３．リセットの間、カウンタは強制的に値０１１１にさ
れる。
フィルタの出力ＩＮＣ４、ＤＥＣ４で示されるように、
いずれかの極性の６４の位相サンプルが受信された後に
一時に１ステップ増分または減分される。このカウンタ
の動作原理は次のとおりである。 １．カウンタが増分されると、既存のカウンタ状態がす
べて１なら何も起こらない。他の場合、下位ビット（フ
リップ・フロップ８１０）は無条件に切り替わり、上位
ビット（８２０、８３０、８４０）はいずれも、下位ビ
ットがすべて１の場合にのみ切り替わる。 ２．カウンタが減分されると、既存カウンタ状態がすべ
て０なら何も起こらない。他の場合、下位ビット（フリ
ップ・フロップ８１０）は無条件に切り替わり、上位ビ
ット（８２０、８３０、８４０）はいずれも、下位ビッ
トがすべて０の場合にのみ切り替わる。 ３．リセットの間、カウンタは強制的に値０１１１にさ
れる。
【００２３】カウンタの４つのビットは、最下位から最
上位までの優先順序で、フリップ・フロップ８１０、８
２０、８３０、８４０に格納される。増分入力と減分入
力は論理ゲート８５０、８５２、８５４、８５６に接続
される。減分イネーブルの補数は論理ゲート８５８の出
力、増分イネーブルの補数は論理ゲート８６０の出力で
ある。クロックＴ３は、４ビット・カウンタ３４０の明
示的入力で、フリップ・フロップ８１０、８２０、８３
０、８４０のスレーブ・ラッチの入力である。クロック
Ｔ１は４つのフリップ・フロップ８１０−８４０のマス
タ・ラッチの暗黙の入力である。リセット・ライン６０
はフリップ・フロップ８１０、８２０、８３０のセット
入力で、フリップ・フロップ３４０のリセット入力であ
る。４ビット・カウンタ回路３４０の出力Ｑ１−Ｑ４は
フリップ・フロップ８１０（Ｑ１）、８２０（Ｑ２）、
８３０（Ｑ３）、８４０（Ｑ４）の真出力である。４ビ
ット・カウンタにはオーバフローや循環の機能はない。
４ビット・カウンタが１１１１よりも増分されようとし
た場合、その出力は変化しない。同様に４ビット・カウ
ンタが００００よりも減分されようとした場合もその出
力は変化しない。出力Ｑ１−Ｑ４は可変遅延素子２０の
制御入力に接続される。増分または減分によってＱ１−
Ｑ４のいずれかが切り替わる時、遅延素子２０の遅れは
増減する。
上位までの優先順序で、フリップ・フロップ８１０、８
２０、８３０、８４０に格納される。増分入力と減分入
力は論理ゲート８５０、８５２、８５４、８５６に接続
される。減分イネーブルの補数は論理ゲート８５８の出
力、増分イネーブルの補数は論理ゲート８６０の出力で
ある。クロックＴ３は、４ビット・カウンタ３４０の明
示的入力で、フリップ・フロップ８１０、８２０、８３
０、８４０のスレーブ・ラッチの入力である。クロック
Ｔ１は４つのフリップ・フロップ８１０−８４０のマス
タ・ラッチの暗黙の入力である。リセット・ライン６０
はフリップ・フロップ８１０、８２０、８３０のセット
入力で、フリップ・フロップ３４０のリセット入力であ
る。４ビット・カウンタ回路３４０の出力Ｑ１−Ｑ４は
フリップ・フロップ８１０（Ｑ１）、８２０（Ｑ２）、
８３０（Ｑ３）、８４０（Ｑ４）の真出力である。４ビ
ット・カウンタにはオーバフローや循環の機能はない。
４ビット・カウンタが１１１１よりも増分されようとし
た場合、その出力は変化しない。同様に４ビット・カウ
ンタが００００よりも減分されようとした場合もその出
力は変化しない。出力Ｑ１−Ｑ４は可変遅延素子２０の
制御入力に接続される。増分または減分によってＱ１−
Ｑ４のいずれかが切り替わる時、遅延素子２０の遅れは
増減する。
【００２４】図１のデータ再タイミング回路は、入力デ
ータをローカル・クロックに同期させるように働く。入
力データは、ローカル・クロックの周波数に対応するボ
ー・レートで再タイミング回路に転送される。ローカル
・クロックは、位相比較器フリップ・フロップ３０のＤ
入力であり、遅れたデータの信号によって刻時される。
遅延データ信号ＲＤの立ち下がりが"１"をラッチすれ
ば、クロックはＲＤ信号よりも進む。ＲＤの立ち下がり
が"０"をラッチすれば、クロックはＲＤ信号よりも遅れ
る。進み信号または遅れ信号の数により、入力信号の位
相をローカル・クロックに対して調整するためにデータ
信号ＤＩＮに加えられる遅延調整が決定される。進んで
いる"１"信号と遅れている"０"信号はデジタル・フィル
タ４０に送られる。デジタル・フィルタ４０はプリスケ
ーラ３１０を使い、進み信号と遅れ信号を２つのグルー
プに分ける。あるグループに進み信号が２つある場合
は、６ビット・カウンタ３２０が増分される。グループ
に遅れ信号が２つある場合は６ビット・カウンタ３２０
が減分される。６ビット・カウンタの増分回数が減分回
数よりも３２回多い場合、４ビット・カウンタ３４０が
増分される。６ビット・カウンタの減分回数が増分回数
よりも３２回多い場合、４ビット・カウンタ３４０が減
分される。４ビット・カウンタの増分または減分によっ
て、ＲＤ信号を生成するためにＤＩＮに印加される遅れ
が制御される。
ータをローカル・クロックに同期させるように働く。入
力データは、ローカル・クロックの周波数に対応するボ
ー・レートで再タイミング回路に転送される。ローカル
・クロックは、位相比較器フリップ・フロップ３０のＤ
入力であり、遅れたデータの信号によって刻時される。
遅延データ信号ＲＤの立ち下がりが"１"をラッチすれ
ば、クロックはＲＤ信号よりも進む。ＲＤの立ち下がり
が"０"をラッチすれば、クロックはＲＤ信号よりも遅れ
る。進み信号または遅れ信号の数により、入力信号の位
相をローカル・クロックに対して調整するためにデータ
信号ＤＩＮに加えられる遅延調整が決定される。進んで
いる"１"信号と遅れている"０"信号はデジタル・フィル
タ４０に送られる。デジタル・フィルタ４０はプリスケ
ーラ３１０を使い、進み信号と遅れ信号を２つのグルー
プに分ける。あるグループに進み信号が２つある場合
は、６ビット・カウンタ３２０が増分される。グループ
に遅れ信号が２つある場合は６ビット・カウンタ３２０
が減分される。６ビット・カウンタの増分回数が減分回
数よりも３２回多い場合、４ビット・カウンタ３４０が
増分される。６ビット・カウンタの減分回数が増分回数
よりも３２回多い場合、４ビット・カウンタ３４０が減
分される。４ビット・カウンタの増分または減分によっ
て、ＲＤ信号を生成するためにＤＩＮに印加される遅れ
が制御される。
【００２５】ＲＤ信号はフリップ・フロップ５０へのデ
ータ入力で、ローカル・クロックによって刻時される。
フリップ・フロップ５０の出力はそこで、タイミングが
取り直されたデータ出力信号ＤＯＵＴになる。再タイミ
ング回路の入力信号と出力信号の相対タイミングを図１
２に示す。ＲＤ波形は、ＲＤの平均遷移位置がＣＬＫ信
号の立ち上がりになるように可変遅延が調整されること
を示す。ＤＯＵＴの波形は、ＲＤ信号がフリップ・フロ
ップ５０によってローカル・クロックに対してタイミン
グが取り直されることを示す。クロックの位相を調整す
るのではなく、このようにデータの位相を調整してタイ
ミングを取り直すのは、複数の入力のタイミングを取り
直さなければならない用途では好都合である。これが特
に有益なのは、本回路のデジタル設計が、ローカル・ク
ロックに対して各データ・ポートのタイミングを取り直
すように、各データ・ポートに複製するのに充分に小型
だからである。
ータ入力で、ローカル・クロックによって刻時される。
フリップ・フロップ５０の出力はそこで、タイミングが
取り直されたデータ出力信号ＤＯＵＴになる。再タイミ
ング回路の入力信号と出力信号の相対タイミングを図１
２に示す。ＲＤ波形は、ＲＤの平均遷移位置がＣＬＫ信
号の立ち上がりになるように可変遅延が調整されること
を示す。ＤＯＵＴの波形は、ＲＤ信号がフリップ・フロ
ップ５０によってローカル・クロックに対してタイミン
グが取り直されることを示す。クロックの位相を調整す
るのではなく、このようにデータの位相を調整してタイ
ミングを取り直すのは、複数の入力のタイミングを取り
直さなければならない用途では好都合である。これが特
に有益なのは、本回路のデジタル設計が、ローカル・ク
ロックに対して各データ・ポートのタイミングを取り直
すように、各データ・ポートに複製するのに充分に小型
だからである。
【００２６】図１のデータ再タイミング回路のデジタル
・フィルタ４０は、位相比較器フリップ・フロップ３０
と連係して、２つの信号の相対位相関係の指標を与え
る。このデジタル・フィルタと位相比較器の連係と同じ
ものは、受信器によってクロックが再生できるように入
力データ信号が冗長性を加味して符号化され、クロック
信号の位相と周波数が入力データ信号から抽出される完
全デジタル型の位相ロック・ループを設計するのにも使
用できる。図１３は、完全に統合され、デジタル・フィ
ルタと位相比較器のこの連係を利用した２次位相ロック
・ループ（ＰＬＬ）を示す。このＰＬＬは、デジタル／
アナログ・コンバータ（ＤＡＣ）でバイアス電流を変化
させることによって出力周波数が制御される電圧制御発
振器（ＶＣＯ）を使用する。ＤＡＣには、ＶＣＯの周波
数の微調整を制御する４つのビットがある。ＶＣＯ周波
数の粗調整は、充分な大きさの電流によって制御でき
る。ＤＡＣへの入力は、位相比較器から進み信号または
遅れ信号を抽出するデジタル・フィルタから得られる。
デジタル・フィルタと位相比較器は、再タイミング回路
に用いられるものと同じ回路素子である。
・フィルタ４０は、位相比較器フリップ・フロップ３０
と連係して、２つの信号の相対位相関係の指標を与え
る。このデジタル・フィルタと位相比較器の連係と同じ
ものは、受信器によってクロックが再生できるように入
力データ信号が冗長性を加味して符号化され、クロック
信号の位相と周波数が入力データ信号から抽出される完
全デジタル型の位相ロック・ループを設計するのにも使
用できる。図１３は、完全に統合され、デジタル・フィ
ルタと位相比較器のこの連係を利用した２次位相ロック
・ループ（ＰＬＬ）を示す。このＰＬＬは、デジタル／
アナログ・コンバータ（ＤＡＣ）でバイアス電流を変化
させることによって出力周波数が制御される電圧制御発
振器（ＶＣＯ）を使用する。ＤＡＣには、ＶＣＯの周波
数の微調整を制御する４つのビットがある。ＶＣＯ周波
数の粗調整は、充分な大きさの電流によって制御でき
る。ＤＡＣへの入力は、位相比較器から進み信号または
遅れ信号を抽出するデジタル・フィルタから得られる。
デジタル・フィルタと位相比較器は、再タイミング回路
に用いられるものと同じ回路素子である。
【００２７】図１３は、ＰＬＬへの入力データ信号がＲ
Ｄであることを示す。ＲＤは、位相比較器３０へのクロ
ック入力である。位相比較器３０はエッジ・トリガ型Ｄ
フリップ・フロップで、そのＤ入力は電圧制御発振器
（ＶＣＯ）９０の出力に接続される。Ｄフリップ・フロ
ップ３０の出力（位相サンプルＰＴＬＥＡＤ）はデジタ
ル・フィルタ４０への１入力である。デジタル・フィル
タ４０への他の２つの入力は、ＲＤ信号とリセット・ラ
イン６０である。デジタル・フィルタ４０の出力は４ビ
ット・デジタル信号で、デジタル／アナログ・コンバー
タ（ＤＡＣ）９５の入力に印加される。ＤＡＣ９５への
第２入力はＰＴＬＥＡＤである。ＰＴＬＥＡＤは、ＰＬ
Ｌが無条件には安定していないためＰＬＬの安定化に用
いられる。デジタル・フィルタは第１に理想的な積分器
のように動作し、ＶＣＯも理想的な積分器のように動作
するため、ＰＬＬは低周波数の２つの極を持つ。ＰＴＬ
ＥＡＤをフィード・フォワード信号として使用すること
によって、ＰＬＬの減衰がセットされ、ＰＬＬが安定す
る。ＤＡＣ９５はデジタル信号をアナログ回路信号に変
換する。この信号がＶＣＯ９０を駆動する。ＶＣＯの出
力は、入力データに符号化されたクロック信号の位相と
周波数の特性を持つクロック信号である。
Ｄであることを示す。ＲＤは、位相比較器３０へのクロ
ック入力である。位相比較器３０はエッジ・トリガ型Ｄ
フリップ・フロップで、そのＤ入力は電圧制御発振器
（ＶＣＯ）９０の出力に接続される。Ｄフリップ・フロ
ップ３０の出力（位相サンプルＰＴＬＥＡＤ）はデジタ
ル・フィルタ４０への１入力である。デジタル・フィル
タ４０への他の２つの入力は、ＲＤ信号とリセット・ラ
イン６０である。デジタル・フィルタ４０の出力は４ビ
ット・デジタル信号で、デジタル／アナログ・コンバー
タ（ＤＡＣ）９５の入力に印加される。ＤＡＣ９５への
第２入力はＰＴＬＥＡＤである。ＰＴＬＥＡＤは、ＰＬ
Ｌが無条件には安定していないためＰＬＬの安定化に用
いられる。デジタル・フィルタは第１に理想的な積分器
のように動作し、ＶＣＯも理想的な積分器のように動作
するため、ＰＬＬは低周波数の２つの極を持つ。ＰＴＬ
ＥＡＤをフィード・フォワード信号として使用すること
によって、ＰＬＬの減衰がセットされ、ＰＬＬが安定す
る。ＤＡＣ９５はデジタル信号をアナログ回路信号に変
換する。この信号がＶＣＯ９０を駆動する。ＶＣＯの出
力は、入力データに符号化されたクロック信号の位相と
周波数の特性を持つクロック信号である。
【００２８】デジタル・フィルタ４０は、プリスケーラ
３１０、６ビット可逆カウンタ３２０、及び４ビット可
逆カウンタ３４０から成る。プリスケーラとカウンタは
図１の再タイミング回路の場合と同じように動作する。
進み信号と遅れ信号は２つまたは４つ（プリスケーラが
２ビットか４ビットかによる）のグループに分けられ、
グループの組合わせにより、６ビット・カウンタの増減
が決定される。６ビット・カウンタ３２０の増分が減分
よりも３２回多い場合、４ビット・カウンタ３４０は増
分され、カウンタ３２０はその中間点付近の３２にリセ
ットされる。カウンタ３２０の減分が増分より３２回多
い場合、カウンタ３４０は減分され、カウンタ３２０は
その中間点付近の３１にリセットされる。カウンタ３４
０の出力は４ビット値で、ＤＡＣ９５への入力となる。
ＤＡＣ９５は、従来の４ビットＤＡＣで、ＶＣＯ９０の
動作範囲内の制御信号を生成する。ＶＣＯ９０は、ＲＤ
信号の周波数の範囲内の周波数を持つ発振クロック信号
を生成する従来のＶＣＯである。ＶＣＯの出力は、ＲＤ
信号から復元されたクロックである。ＶＣＯの出力は、
位相比較器３０へのフィードバックでもある。フリップ
・フロップ３０の出力が１なら、ＶＣＯの出力はＲＤ信
号よりも進み、フリップ・フロップ３０の出力が０の時
は、ＶＣＯの出力はＲＤ信号よりも遅れる。クロック位
相の遅速を示す位相サンプルはデジタル・フィルタ４０
の入力である。デジタル・フィルタは、複数の２進位相
判定値から、必要な位相補正の極性を判定し、ＤＡＣに
送られたデジタル信号を通してＶＣＯの周波数と位相を
調整する。ＤＡＣは、デジタル入力に対応するアナログ
信号（ここではバイアス電流）をＶＣＯに送る。この設
計にデジタル・フィルタが用いられたとしても、このデ
ジタルＰＬＬの動作と全体的な機能は、標準的なアナロ
グＰＬＬに等しい。ＶＣＯの安定性、ループ帯域幅、及
びループ・ゲインの主パラメータは、従来のＰＬＬの場
合と同じように選ばれる。その結果得られるＶＣＯの出
力は位相比較器に戻される。これはＲＤから抽出された
クロック信号ＣＬＫである。
３１０、６ビット可逆カウンタ３２０、及び４ビット可
逆カウンタ３４０から成る。プリスケーラとカウンタは
図１の再タイミング回路の場合と同じように動作する。
進み信号と遅れ信号は２つまたは４つ（プリスケーラが
２ビットか４ビットかによる）のグループに分けられ、
グループの組合わせにより、６ビット・カウンタの増減
が決定される。６ビット・カウンタ３２０の増分が減分
よりも３２回多い場合、４ビット・カウンタ３４０は増
分され、カウンタ３２０はその中間点付近の３２にリセ
ットされる。カウンタ３２０の減分が増分より３２回多
い場合、カウンタ３４０は減分され、カウンタ３２０は
その中間点付近の３１にリセットされる。カウンタ３４
０の出力は４ビット値で、ＤＡＣ９５への入力となる。
ＤＡＣ９５は、従来の４ビットＤＡＣで、ＶＣＯ９０の
動作範囲内の制御信号を生成する。ＶＣＯ９０は、ＲＤ
信号の周波数の範囲内の周波数を持つ発振クロック信号
を生成する従来のＶＣＯである。ＶＣＯの出力は、ＲＤ
信号から復元されたクロックである。ＶＣＯの出力は、
位相比較器３０へのフィードバックでもある。フリップ
・フロップ３０の出力が１なら、ＶＣＯの出力はＲＤ信
号よりも進み、フリップ・フロップ３０の出力が０の時
は、ＶＣＯの出力はＲＤ信号よりも遅れる。クロック位
相の遅速を示す位相サンプルはデジタル・フィルタ４０
の入力である。デジタル・フィルタは、複数の２進位相
判定値から、必要な位相補正の極性を判定し、ＤＡＣに
送られたデジタル信号を通してＶＣＯの周波数と位相を
調整する。ＤＡＣは、デジタル入力に対応するアナログ
信号（ここではバイアス電流）をＶＣＯに送る。この設
計にデジタル・フィルタが用いられたとしても、このデ
ジタルＰＬＬの動作と全体的な機能は、標準的なアナロ
グＰＬＬに等しい。ＶＣＯの安定性、ループ帯域幅、及
びループ・ゲインの主パラメータは、従来のＰＬＬの場
合と同じように選ばれる。その結果得られるＶＣＯの出
力は位相比較器に戻される。これはＲＤから抽出された
クロック信号ＣＬＫである。
【図１】本発明に従った再タイミング回路のブロック図
である。
である。
【図２】本発明の可変遅延回路のブロック図である。
【図３】本発明の可変遅延回路の第２実施例を示す図で
ある。
ある。
【図４】本発明のデジタル・フィルタのブロック図であ
る。
る。
【図５】本発明の２ビット・プリスケーラのブロック図
である。
である。
【図６】本発明で用いられるラッチ及びフリップ・フロ
ップの回路図である。
ップの回路図である。
【図７】本発明で用いられるラッチ及びフリップ・フロ
ップの回路図である。
ップの回路図である。
【図８】本発明のプリスケーラで生成されるクロック信
号のタイミング関係を示す図である。
号のタイミング関係を示す図である。
【図９】再タイミング回路の第２実施例の４ビット・プ
リスケーラを示す図である。
リスケーラを示す図である。
【図１０】本発明の６ビット・カウンタのブロック図で
ある。
ある。
【図１１】本発明の４ビット・カウンタのブロック図で
ある。
ある。
【図１２】再タイミング回路の入力信号と出力信号のタ
イミング関係を示す図である。
イミング関係を示す図である。
【図１３】本発明の完全に統合されたデジタル・フィル
タに実現される２次位相ロック・ループの図である。
タに実現される２次位相ロック・ループの図である。
２０・・・可変遅延素子 ３０・・・位相比較器 ４０・・・デジタル・フィルタ ５０・・・再タイミング・フリップ・フロップ ６０・・・リセット・ライン ９０・・・電圧制御発振器 ９５・・・デジタル／アナログ・コンバータ ２１０・・・デプリーション・フリップ・フロップ ２１２・・・エンハンスメント・モード・トランジスタ ３２０・・・可逆カウンタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/13 4239−5Ｊ Ｈ０３Ｌ 7/081 (72)発明者 アルバート・エックス・ウィドマー アメリカ合衆国10536、ニューヨーク州カ トナ、クロトン・レイク・ロード 38 (72)発明者 ケビン・ロバート・レナー アメリカ合衆国07450、ニュージャージー 州リッジウッド、ハイ・ストリート 44
Claims (26)
- 【請求項１】複数のデジタル・パルスを複数のデジタル
・パルス群に分けるプリスケーラ手段であり、上記デジ
タル・パルス群のデジタル・パルスがいずれの群でも同
数であり、上記プリスケーラが複数の第１増分信号また
は第１減分信号を上記複数のデジタル・パルス群から生
成するものと、 上記プリスケーラ手段に接続され、上記プリスケーラに
よって生成された上記第１増分信号と第１減分信号を計
数し、上記第１増分信号と第１減分信号の計数に対応す
るデータ信号を生成するカウンタ手段とを含む、 デジタル・フィルタ。 - 【請求項２】上記プリスケーラ手段が上記複数のデジタ
ル・パルスを２つのデジタル・パルス群に分け、 上記複数のデジタル・パルス群の１群内の２つのデジタ
ル・パルスが第１極性を有する時に上記プリスケーラ手
段が第１増分信号を生成し、上記複数のデジタル・パル
ス群の１群内の２つの上記デジタル・パルスが第２極性
を有する時に上記プリスケーラ手段が第１減分信号を生
成する、 請求項１記載のデジタル・フィルタ。 - 【請求項３】上記カウンタ手段が、上記プリスケーラ手
段からの上記第１増分信号と第１減分信号を計数する第
１カウンタ手段と、上記デジタル信号出力を生成する第
２カウンタ手段とを含み、 上記プリスケーラ手段が第１増分信号を生成した時に上
記プリスケーラ手段が上記第１カウンタ手段を増分し、
上記プリスケーラ手段が第１減分信号を生成した時に上
記第１カウンタ手段を減分し、 上記第１カウンタ手段が、第１カウンタ限度よりも多く
計数した時に第２増分信号を生成し、第２カウンタ限度
よりも少なく計数した時に第２減分信号を生成し、上記
第１カウンタ限度よりも大きい時には中間値にリセット
され、上記第２カウンタ限度よりも小さい時にも中間値
にリセットされ、 上記第２増分信号が上記第２カウンタ手段を増分し、上
記第２減分信号が上記第２カウンタ手段を減分する、 請求項１記載のデジタル・フィルタ。 - 【請求項４】上記プリスケーラ手段が上記複数のデジタ
ル・パルスを４つのデジタル・パルス群に分ける、 請求項１記載のデジタル・フィルタ。 - 【請求項５】複数のデジタル・パルスを、デジタル・パ
ルスの数が各々同一である複数のデジタル・パルス群に
分けるステップと、 複数の第１増分信号または減分信号を上記複数のデジタ
ル・パルス群から生成するステップと、 上記第１増分信号及び減分信号を計数するステップと、 上記第１増分信号及び減分信号の計数に対応するデジタ
ル出力信号を生成するステップとを含む、 デジタル信号のフィルタリング・プロセス。 - 【請求項６】上記複数のデジタル・パルス群の各々に２
つのデジタル・パルスがあり、 上記第１増分信号が、上記複数のデジタル・パルス群の
１群内の２つのデジタル・パルスが第１極性を有する時
に上記第１増分信号が生成され、上記複数のデジタル・
パルス群の１群内の２つのデジタル・パルスが第２極性
を有する時に上記第１減分信号が生成される、 請求項５記載のデジタル信号のフィルタリング・プロセ
ス。 - 【請求項７】上記第１増分信号及び減分信号の上記計数
から第２増分信号及び減分信号を生成するステップであ
り、上記第１増分信号及び減分信号の上記計数が第１カ
ウンタ限度よりも多い時に上記第２増分信号が生成さ
れ、上記第１増分信号及び減分信号の上記計数が第２カ
ウンタ限度よりも少ない時に上記第２減分信号が生成さ
れるものと、 上記第２増分信号及び減分信号を計数するステップと、 上記第２増分信号及び減分信号から上記デジタル信号出
力を生成するステップとを含む、 請求項５記載のデジタル信号のフィルタリング・プロセ
ス。 - 【請求項８】上記複数のデジタル・パルス群の各々に４
つのデジタル・パルスがある、 請求項５記載のデジタル信号のフィルタリング・プロセ
ス。 - 【請求項９】デジタル入力信号をローカル・クロックに
同期させる再タイミング回路であって、 デジタル制御信号に応答して、上記デジタル入力信号に
遅れを追加する遅延手段と、 上記遅延手段と上記ローカル・クロックに接続され、上
記ローカル・クロックの位相を上記遅れた入力信号の位
相と比較し、上記位相比較に対応するデジタル位相比較
器信号を生成する位相比較器手段と、 上記位相比較器と上記遅延手段に接続され、上記位相比
較器信号に応答して上記遅延手段に対して上記デジタル
制御信号を生成するデジタル・フィルタとを含む、 再タイミング回路。 - 【請求項１０】上記デジタル・フィルタが、複数のデジ
タル・パルスを複数のデジタル・パルス群に分けるプリ
スケーラ手段を有し、上記複数のデジタル・パルス群が
各々同数のデジタル・パルスを有し、上記プリスケーラ
手段が上記複数のデジタル・パルス群から複数の第１増
分信号または第１減分信号を生成するものと、 上記プリスケーラ手段に接続されて、上記第１増分信号
及び減分信号を計数し、上記第１増分信号及び減分信号
の上記計数に対応するデジタル制御信号を生成するカウ
ンタ手段とを含む、 請求項９記載の再タイミング回路。 - 【請求項１１】上記プリスケーラ手段が、上記複数のデ
ジタル・パルスを２つのデジタル・パルスの群に分け、 上記プリスケーラ手段が、上記複数のデジタル・パルス
群の１群内の２つのデジタル・パルスが第１極性を有す
る時に上記第１増分信号を生成し、上記複数のデジタル
・パルス群の１群内の２つのデジタル・パルスが第２極
性を有する時に上記第１減分信号を生成する、 請求項１０記載の再タイミング回路。 - 【請求項１２】上記カウンタ手段が、上記プリスケーラ
手段からの上記第１増分信号及び減分信号を計数する第
１カウンタ手段と、上記デジタル制御信号を生成する第
２カウンタ手段とを含み、 上記プリスケーラ手段が、上記第１増分信号を生成した
時に上記第１カウンタ手段を増分し、上記第１減分信号
を生成した時に上記第１カウンタ手段を減分し、 上記第１カウンタ手段が、第１カウンタ限度よりも多く
計数した時に第２増分信号を生成し、第２カウンタ限度
よりも少なく計数した時に第２減分信号を生成し、上記
第１カウンタ限度よりも大きい時に中間値にリセットさ
れ、上記第２カウンタ限度よりも小さい時にも中間値に
リセットされ、 上記第２増分信号が上記第２カウンタ手段を増分し、上
記第２減分信号が上記第２カウンタ手段を減分する、 請求項１０記載の再タイミング回路。 - 【請求項１３】上記プリスケーラ手段が、上記複数のデ
ジタル・パルス群を４つのデジタル・パルスの群に分け
る、 請求項１０記載の再タイミング回路。 - 【請求項１４】デジタル・フィルタと電圧制御発振器に
接続され、デジタル・データ入力信号と上記電圧制御発
振器からのデジタル入力信号が入力され、上記データ信
号と上記電圧制御発振器信号の位相差に対応するデジタ
ル位相比較器信号を生成する位相比較器を含み、 上記デジタル・フィルタに上記デジタル・データ入力信
号と上記位相比較器からの上記位相比較器信号が入力さ
れ、上記デジタル・フィルタが上記位相比較器信号と上
記デジタル・データ入力信号からデジタル制御信号を生
成し、 上記デジタル・フィルタ、上記位相比較器、及び上記電
圧制御発振器に接続されたデジタル／アナログ・コンバ
ータを含み、 上記デジタル／アナログ・コンバータに上記位相比較器
信号と上記デジタル制御信号とが入力され、上記デジタ
ル／アナログ・コンバータが上記デジタル制御信号をア
ナログ制御信号に変換して上記電圧制御発振器を制御
し、 上記電圧制御発振器が、周波数が上記アナログ制御信号
に対応する上記デジタル入力信号を生成し、 上記電圧制御発振器が上記デジタル入力信号を上記位相
比較器に転送する、 位相ロック・ループ。 - 【請求項１５】上記デジタル・フィルタが、複数のデジ
タル・パルスを複数のデジタル・パルス群に分けるプリ
スケーラ手段を含み、上記複数のデジタル・パルス群が
各々デジタル・パルス数が同一であり、上記プリスケー
ラ手段が上記複数のデジタル・パルス群から複数の第１
増分信号または第１減分信号を生成し、 上記プリスケーラ手段に接続され、上記プリスケーラに
よって生成された上記第１増分パルス及び減分パルスを
計数し、上記計数に対応するデジタル制御信号を生成す
るカウンタ手段を含む、 請求項１４記載の位相ロック・ループ。 - 【請求項１６】上記プリスケーラ手段が、上記複数のデ
ジタル・パルスを２つのデジタル・パルスの群に分け、 上記プリスケーラ手段が、上記複数のデジタル・パルス
群の１群内の２つのデジタル・パルスが第１極性を有す
る時に第１増分信号を生成し、上記複数のデジタル・パ
ルス群の１群内の２つのデジタル・パルスが第２極性を
有する時に第１減分信号を生成する、 請求項１５記載の位相ロック・ループ。 - 【請求項１７】上記カウンタ手段が、上記プリスケーラ
手段からの上記第１増分信号及び減分信号を計数する第
１カウンタ手段と、上記デジタル制御信号を生成する第
２カウンタ手段とを含み、 上記プリスケーラ手段が、第１増分信号を生成した時に
上記第１カウンタ手段を増分し、第１減分信号を生成し
た時に上記第１カウンタ手段を減分し、 上記第１カウンタ手段が、第１カウンタ限度よりも多く
計数した時に第２増分信号を生成し、第２カウンタ限度
よりも少なく計数した時に第２減分信号を生成し、上記
第１カウンタ限度よりも大きい時に中間値にリセットさ
れ、上記第２カウンタ限度よりも小さい時にも中間値に
リセットされ、 上記第２増分信号が上記第２カウンタ手段を増分し、上
記第２減分信号が上記第２カウンタ手段を減分する、 請求項１５記載の位相ロック・ループ。 - 【請求項１８】上記プリスケーラ手段が上記複数のデジ
タル・パルスを４つのデジタル・パルスの群に分ける、 請求項１５記載の位相ロック・ループ。 - 【請求項１９】入力データ信号から４つのタイミング・
パルスを生成するクロック・ジェネレータ回路であっ
て、 上記データ入力信号を入力とする第１ラッチと、 上記データ入力信号の補数を入力とし、上記第１ラッチ
からの真の出力が第２入力となる第２ラッチと、 上記第２ラッチから出力され、上記第１ラッチへの第２
入力となる補数と、 上記第１ラッチの上記真出力と上記第２ラッチの真出力
を入力とし、出力が第１タイミング・パルスとなる第１
論理ＡＮＤゲートと、 上記第２ラッチからの補出力と上記第１ラッチからの補
出力を入力とし、出力が第３タイミング・パルスとな
り、上記第３タイミング・パルスが上記第１タイミング
・パルスとオーバラップしない第２論理ＡＮＤゲート
と、 上記第１ラッチの補出力と上記第２ラッチの真出力を入
力とし、出力が第２タイミング・パルスとなる、第３論
理ＡＮＤゲートと、 上記第１ラッチの真出力と上記第２ラッチの補出力を入
力とし、出力が第４タイミング・パルスとなり、上記第
４タイミング・パルスが上記第２タイミング・パルスと
オーバラップしない第４論理ＡＮＤゲートとを含む、 クロック・ジェネレータ回路。 - 【請求項２０】デジタル・データ入力信号から４つのタ
イミング・パルスを生成するプロセスであって、 第１ラッチからの真出力と第２ラッチからの真出力をＡ
ＮＤ関数で組合わせて第１タイミング・パルスを作るス
テップであり、上記第１ラッチがデジタル・データ入力
信号を第１入力として、上記第２ラッチが上記デジタル
・データ入力信号の補数を第１入力として、上記第２ラ
ッチの補出力が上記第１ラッチの第２入力に接続され、
上記第１ラッチの真出力が上記第２ラッチの第２入力に
接続されるものと、 上記第１ラッチからの補出力と上記第２ラッチからの補
出力をＡＮＤ関数で組合わせて第３タイミング・パルス
を作るプロセスであり、上記第１タイミング・パルスと
上記第３タイミング・パルスがオーバラップしないもの
と、 上記第１ラッチからの補出力と上記第２ラッチからの真
出力をＡＮＤ関数で組合わせて第２タイミング・パルス
を作るプロセスと、 上記第１ラッチからの真出力と上記第２ラッチからの補
出力をＡＮＤ関数で組合わせて第４タイミング・パルス
を作るステップであり、上記第２タイミング・パルスと
上記第４タイミング・パルスがオーバラップしないもの
とを含む、 タイミング・パルス生成プロセス。 - 【請求項２１】入力データ信号から４つのタイミング・
パルスを生成するクロック・ジェネレータ回路と、 複数のデジタル・パルスを複数のデジタル・パルス群に
分けるプリスケーラ手段であり、上記複数のデジタル・
パルス群の各々に２つのデジタル・パルスがあり、上記
複数のデジタル・パルス群から複数の第１増分信号また
は第１減分信号が生成され、上記クロック・ジェネレー
タ回路からの第１タイミング・パルスによって更新され
るものと、 上記プリスケーラ手段に接続され、上記プリスケーラに
よって生成された上記第１増分パルスと減分パルスを計
数する第１カウンタ手段であり、マスタ・ラッチとスレ
ーブ・ラッチを有し、上記マスタ・ラッチが、上記クロ
ック・ジェネレータ回路から生成された第３タイミング
・パルスによって更新され、上記スレーブ・ラッチが上
記第１タイミング・パルスから更新され、上記第１タイ
ミング・パルスと第３タイミング・パルスがオーバラッ
プしないものと、 上記第１カウンタ手段に接続され、上記第１増分信号及
び減分信号の上記計数に対応するデジタル信号出力を生
成する第２カウンタ手段であり、マスタ・ラッチとスレ
ーブ・ラッチを有し、上記マスタ・ラッチが上記第１タ
イミング・パルスによって更新され、上記スレーブ・ラ
ッチが上記第３タイミング・パルスによって更新される
ものとを含む、 デジタル・フィルタ。 - 【請求項２２】入力データ信号から４つのタイミング・
パルスを生成するクロック・ジェネレータ回路と、 複数のデジタル・パルスを複数のデジタル・パルス群に
分けるプリスケーラ手段であり、上記複数のデジタル・
パルス群の各々に４つのデジタル・パルスがあり、上記
複数のデジタル・パルス群から複数の第１増分信号また
は第１減分信号が生成され、上記クロック・ジェネレー
タ回路からの第４タイミング・パルスによって更新され
るものと、 上記プリスケーラ手段に接続され、上記プリスケーラに
よって生成された上記第１増分パルスと減分パルスを計
数する第１カウンタ手段であり、マスタ・ラッチとスレ
ーブ・ラッチを有し、上記マスタ・ラッチが、上記クロ
ック・ジェネレータ回路から生成された第２タイミング
・パルスによって更新され、上記スレーブ・ラッチが上
記第４タイミング・パルスから更新され、上記第２タイ
ミング・パルスと第４タイミング・パルスがオーバラッ
プしないものと、 上記第１カウンタ手段に接続され、上記第１増分信号及
び減分信号の上記計数に対応するデジタル信号出力を生
成する第２カウンタ手段であり、マスタ・ラッチとスレ
ーブ・ラッチを有し、上記マスタ・ラッチが上記第４タ
イミング・パルスによって更新され、上記スレーブ・ラ
ッチが上記第２タイミング・パルスによって更新される
ものとを含む、 デジタル・フィルタ。 - 【請求項２３】デジタル入力信号をローカル・クロック
に同期させる再タイミング回路であって、 デジタル制御信号に応答する上記デジタル入力信号を遅
らせる遅延手段であり、上記デジタル入力信号に追加さ
れる遅れを上記デジタル制御信号が制御するものと、 上記遅延手段と上記ローカル・クロックに接続され、上
記ローカル・クロックの位相を上記遅れた入力信号の位
相と比較し、上記位相比較に対応するデジタル位相比較
器信号を生成する位相比較器手段と、 上記位相比較器と上記遅延手段に接続され、上記遅延手
段を制御し、上記位相比較器信号に応答して上記遅延手
段に対して上記デジタル制御信号を生成し、クロック・
ジェネレータ回路、プリスケーラ手段、第１カウンタ手
段、及び第２カウンタ手段を含むデジタル・フィルタ
と、 上記クロック・ジェネレータ回路が上記遅れた入力デー
タ信号から４つのタイミング・パルスを生成し、 上記プリスケーラ手段が、上記位相比較器からの複数の
デジタル・パルスを複数のデジタル・パルス群に分け、
上記複数のデジタル・パルス群の各々に２つのデジタル
・パルスがあり、上記プリスケーラが、上記複数のデジ
タル・パルス群から複数の第１増分信号または第１減分
信号を生成し、上記クロック・ジェネレータ回路からの
第１タイミング・パルスによって更新され、 上記プリスケーラ手段に接続された上記第１カウンタ手
段が、上記プリスケーラによって生成された上記第１増
分パルス及び減分パルスを計数し、マスタ・ラッチとス
レーブ・ラッチを有し、上記マスタ・ラッチが上記クロ
ック・ジェネレータ回路によって生成された第３タイミ
ング・パルスによって更新され、上記スレーブ・ラッチ
が上記第１タイミング・パルスによって更新され、上記
第１タイミング・パルスと第３タイミング・パルスがオ
ーバラップせず、 上記第１カウンタ手段に接続された上記第２カウンタ手
段が、上記第１増分信号及び減分信号の上記計数に対応
するデジタル信号出力を生成し、マスタ・ラッチとスレ
ーブ・ラッチを有し、上記マスタ・ラッチが上記第１タ
イミング・パルスによって更新され、上記スレーブ・ラ
ッチが上記第３タイミング・パルスによって更新され
る、 再タイミング回路。 - 【請求項２４】デジタル入力信号をローカル・クロック
に同期させる再タイミング回路であって、 デジタル制御信号に応答する上記デジタル入力信号を遅
らせる遅延手段であり、上記デジタル入力信号に追加さ
れる遅れを上記デジタル制御信号が制御するものと、 上記遅延手段と上記ローカル・クロックに接続され、上
記ローカル・クロックの位相を上記遅れた入力信号の位
相と比較し、上記位相比較に対応するデジタル位相比較
器信号を生成する位相比較器手段と、 上記位相比較器と上記遅延手段に接続され、上記遅延手
段を制御し、上記位相比較器信号に応答して上記遅延手
段に対して上記デジタル制御信号を生成し、クロック・
ジェネレータ回路、プリスケーラ手段、第１カウンタ手
段、及び第２カウンタ手段を含むデジタル・フィルタ
と、 上記クロック・ジェネレータ回路が上記遅れた入力デー
タ信号から４つのタイミング・パルスを生成し、 上記プリスケーラ手段が、上記位相比較器からの複数の
デジタル・パルスを複数のデジタル・パルス群に分け、
上記複数のデジタル・パルス群の各々に４つのデジタル
・パルスがあり、上記プリスケーラが、上記複数のデジ
タル・パルス群から複数の第１増分信号または第１減分
信号を生成し、上記クロック・ジェネレータ回路からの
第４タイミング・パルスによって更新され、 上記プリスケーラ手段に接続された上記第１カウンタ手
段が、上記プリスケーラによって生成された上記第１増
分パルス及び減分パルスを計数し、マスタ・ラッチとス
レーブ・ラッチを有し、上記マスタ・ラッチが上記クロ
ック・ジェネレータ回路によって生成された第２タイミ
ング・パルスによって更新され、上記スレーブ・ラッチ
が上記第４タイミング・パルスによって更新され、上記
第２タイミング・パルスと第４タイミング・パルスがオ
ーバラップせず、 上記第１カウンタ手段に接続された上記第２カウンタ手
段が、上記第１増分信号及び減分信号の上記計数に対応
するデジタル信号出力を生成し、マスタ・ラッチとスレ
ーブ・ラッチを有し、上記マスタ・ラッチが上記第４タ
イミング・パルスによって更新され、上記スレーブ・ラ
ッチが上記第２タイミング・パルスによって更新され
る、 再タイミング回路。 - 【請求項２５】デジタル・フィルタと電圧制御発振器に
接続され、デジタル・データ入力信号と上記電圧制御発
振器からのデジタル入力信号を有し、上記データ信号と
上記電圧制御発振器信号の位相差に対応するデジタル位
相比較器信号を生成する位相比較器を含み、 上記デジタル・フィルタがデジタル・データ入力信号を
有し、上記位相比較器が上記位相比較器信号を上記デジ
タル・フィルタに転送し、上記デジタル・フィルタが上
記位相比較器信号と上記デジタル・データ入力信号から
デジタル制御信号を生成し、クロック・ジェネレータ回
路、プリスケーラ、第１カウンタ手段、及び第２カウン
タ手段を含み、 上記クロック・ジェネレータ回路が上記入力データ信号
から４つのタイミング・パルスを生成し、 上記プリスケーラ手段が、上記位相比較器からの複数の
デジタル・パルスを複数のデジタル・パルス群に分け、
上記複数のデジタル・パルス群の各々に２つのデジタル
・パルスがあり、上記プリスケーラが、上記複数のデジ
タル・パルス群から複数の第１増分信号または第１減分
信号を生成し、上記クロック・ジェネレータ回路からの
第１タイミング・パルスによって更新され、 上記プリスケーラ手段に接続された上記第１カウンタ手
段が、上記プリスケーラによって生成された上記第１増
分パルス及び減分パルスを計数し、マスタ・ラッチとス
レーブ・ラッチを有し、上記マスタ・ラッチが上記クロ
ック・ジェネレータ回路によって生成された第３タイミ
ング・パルスによって更新され、上記スレーブ・ラッチ
が上記第１タイミング・パルスによって更新され、上記
第１タイミング・パルスと第３タイミング・パルスがオ
ーバラップせず、 上記第１カウンタ手段に接続された上記第２カウンタ手
段が、上記第１増分信号及び減分信号の上記計数に対応
するデジタル信号出力を生成し、マスタ・ラッチとスレ
ーブ・ラッチを有し、上記マスタ・ラッチが上記第１タ
イミング・パルスによって更新され、上記スレーブ・ラ
ッチが上記第３タイミング・パルスによって更新され、 上記デジタル・フィルタ、上記位相比較器、及び上記電
圧制御発振器に接続されたデジタル／アナログ・コンバ
ータを含み、 上記位相比較器が、上記位相比較器信号を上記デジタル
／アナログ・コンバータに転送し、上記デジタル・フィ
ルタが上記デジタル制御信号を上記デジタル／アナログ
・コンバータに転送し、上記デジタル／アナログ・コン
バータが上記デジタル制御信号をアナログ制御信号に変
換して上記電圧制御発振器を制御し、上記デジタル／ア
ナログ・コンバータが上記アナログ制御信号を上記電圧
制御発振器に転送し、上記電圧制御発振器が、周波数が
上記アナログ制御信号に対応するデジタル入力信号を生
成し、 上記電圧制御発振器が上記デジタル入力信号を上記位相
比較器に転送する、 位相ロック・ループ。 - 【請求項２６】デジタル・フィルタと電圧制御発振器に
接続され、デジタル・データ入力信号と上記電圧制御発
振器からのデジタル入力信号を有し、上記データ信号と
上記電圧制御発振器信号の位相差に対応するデジタル位
相比較器信号を生成する位相比較器を含み、 上記デジタル・フィルタがデジタル・データ入力信号を
有し、上記位相比較器が上記位相比較器信号を上記デジ
タル・フィルタに転送し、上記デジタル・フィルタが上
記位相比較器信号と上記デジタル・データ入力信号から
デジタル制御信号を生成し、クロック・ジェネレータ回
路、プリスケーラ、第１カウンタ手段、及び第２カウン
タ手段を含み、 上記クロック・ジェネレータ回路が上記入力データ信号
から４つのタイミング・パルスを生成し、 上記プリスケーラ手段が、上記位相比較器からの複数の
デジタル・パルスを複数のデジタル・パルス群に分け、
上記複数のデジタル・パルス群の各々に２つのデジタル
・パルスがあり、上記プリスケーラが、上記複数のデジ
タル・パルス群から複数の第１増分信号または第１減分
信号を生成し、上記クロック・ジェネレータ回路からの
第４タイミング・パルスによって更新され、 上記プリスケーラ手段に接続された上記第１カウンタ手
段が、上記プリスケーラによって生成された上記第１増
分パルス及び減分パルスを計数し、マスタ・ラッチとス
レーブ・ラッチを有し、上記マスタ・ラッチが上記クロ
ック・ジェネレータ回路によって生成された第２タイミ
ング・パルスによって更新され、上記スレーブ・ラッチ
が上記第４タイミング・パルスによって更新され、上記
第２タイミング・パルスと第４タイミング・パルスがオ
ーバラップせず、 上記第１カウンタ手段に接続された上記第２カウンタ手
段が、上記第１増分信号及び減分信号の上記計数に対応
するデジタル信号出力を生成し、マスタ・ラッチとスレ
ーブ・ラッチを有し、上記マスタ・ラッチが上記第４タ
イミング・パルスによって更新され、上記スレーブ・ラ
ッチが上記第２タイミング・パルスによって更新され、 上記デジタル・フィルタ、上記位相比較器、及び上記電
圧制御発振器に接続されたデジタル／アナログ・コンバ
ータを含み、 上記位相比較器が、上記位相比較器信号を上記デジタル
／アナログ・コンバータに転送し、上記デジタル・フィ
ルタが上記デジタル制御信号を上記デジタル／アナログ
・コンバータに転送し、上記デジタル／アナログ・コン
バータが上記デジタル制御信号をアナログ制御信号に変
換して上記電圧制御発振器を制御し、上記デジタル／ア
ナログ・コンバータが上記アナログ制御信号を上記電圧
制御発振器に転送し、上記電圧制御発振器が、周波数が
上記アナログ制御信号に対応するデジタル入力信号を生
成し、 上記電圧制御発振器が上記デジタル入力信号を上記位相
比較器に転送する、 位相ロック・ループ。
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| JP2886407B2 JP2886407B2 (ja) | 1999-04-26 |
Family
ID=25292461
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| Application Number | Title | Priority Date | Filing Date |
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| JP5035826A Expired - Lifetime JP2886407B2 (ja) | 1992-03-02 | 1993-02-24 | デジタル回路位相復元装置 |
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| Country | Link |
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| US (1) | US5457718A (ja) |
| EP (1) | EP0575691A2 (ja) |
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1993
- 1993-01-21 EP EP93100911A patent/EP0575691A2/en not_active Withdrawn
- 1993-02-24 JP JP5035826A patent/JP2886407B2/ja not_active Expired - Lifetime
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