CN113328730B - 数字滤波器及全数字时钟数据恢复电路 - Google Patents

数字滤波器及全数字时钟数据恢复电路 Download PDF

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Abstract

本发明提供了一种数字滤波器及全数字时钟数据恢复电路，其中数字滤波器包括用于将输入的待补偿数字输入数据拆分为高位数据、第一低位数据和第二低位数据，并对高位数据进行频率积分处理的频率积分器，用于依次对输入的第一低位数据进行累加处理和量化处理的一阶sigma‑delta补偿电路，以及用于对输入的频率积分处理后的所述高位数据以及累加处理和量化处理后的所述第一低位数据进行全加处理，得到全加数据的全加器，通过采用一阶sigma‑delta补偿电路对原本舍弃的部分低位数据进行处理，既减少数字滤波器中积分路径所需的数据位数，减轻数字滤波器设计难度，又拓展了累加器的位数，从而降低了数字滤波器的设计难度和功耗，提高了数字滤波器的工作频率。

Description

数字滤波器及全数字时钟数据恢复电路
技术领域
本发明涉及集成电路技术领域，尤其是涉及一种数字滤波器及全数字时钟数据恢复电路。
背景技术
高速串行链路系统的发展更加注重如何设计低功耗低成本的时钟数据恢复电路(CDR)，CDR的性能直接影响整个链路系统的通信质量的好坏。相比于PLL型CDR，注入锁定型CDR，过采样型CDR等结构，在发送接收系统中使用非常广泛的是相位插值型的CDR(I-CDR)，利用反馈进行相位跟踪和调整。它最大的优势是拥有较简单的整体结构，没有模拟滤波器，面积上小许多，可以采用全数字的方式实现，便于工艺的迁移，抗PVT能力强。
一般采用二阶的数字滤波器，因为它能消除频率偏差，其中，模拟锁相环结构的CDR环路延时非常小，可以忽略，但全数字的时钟数据恢复系统的延时比较大不能忽略，这段延时包括多数投票器的表决时间，数字滤波器的工作时间，相位插值器控制信号的译码时间等等，环路延时的总和用Z-Nd来表示，环路延时会增大CDR系统的追踪抖动，恶化系统稳定性。另外一个问题是，为了实现数字滤波器中的小数增益，通常采取舍弃输出端的低位数据，舍掉的低D位被称作抖动位，只取高N-D位数据，来产生2-D增益，但这样就存在量化相位误差，增加了输出时钟的抖动，严重的会导致极限环。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种数字滤波器及全数字时钟数据恢复电路，用于解决相关技术中的延时较大、CDR系统的追踪抖动较大、系统稳定性较差、存在量化相位误差、可能导致极限环的技术问题。
为实现上述目的及其他相关目的，本发明提供一种数字滤波器，包括：
频率积分器，用于将输入的待补偿数字输入数据拆分为高位数据、第一低位数据和第二低位数据，并对所述高位数据进行频率积分处理；
一阶sigma-delta补偿电路，依次对输入的所述第一低位数据进行累加处理和量化处理，所述第一低位数据的位数多于量化处理后的第一低位数据的位数；
全加器，用于对输入的比例积分处理后的所述待补偿数字输入数据、频率积分处理后的所述高位数据以及累加处理和量化处理后的所述第一低位数据进行全加处理，得到全加数据；
所述全加器的输入端分别连接于所述频率积分器的第二输出端和所述一阶sigma-delta补偿电路的输出端，所述全加器的输出端连接于所述积分器的输入端，所述一阶sigma-delta补偿电路的输入端连接于所述频率积分器的第一输出端。
可选的，还包括：
比例积分器，用于对输入的所述待补偿数字输入数据进行比例积分处理；
积分器，用于对输入的所述全加数据进行积分处理，并输出积分处理后的所述全加数据；
所述比例积分器的输出端连接于所述全加器的输入端，所述积分器的输入端连接于所述全加器的输出端。
可选的，所述一阶sigma-delta补偿电路包括第一累加器和第一触发器；
所述第一累加器对输入的所述第一低位数据进行累加处理，所述第一触发器将累加处理后的所述第一低位数据量化为N比特，所述N小于所述第一低位数据的位数，所述N小于所述高位数据的位数，所述第一累加器与所述第一触发器之间设置有增益函数。
可选的，所述一阶sigma-delta补偿电路包括第一子累加器、第二子累加器、寄存器和1比特量化器；其中，所述第一子累加器的输入端连接于所述频率积分器，所述第一子累加器的输出端连接于所述第二子累加器的输入端，所述第一子累加器接收所述第一低位数据，所述第二子累加器的输出端连接于所述寄存器的输入端，所述寄存器的输出端分别连接于所述1比特量化器的输入端以及所述第二子累加器，所述1比特量化器的输出端分别连接于所述全加器和所述第一子累加器。
可选的，所述寄存器按照传递函数Z-1构成。
可选的，所述频率积分器包括M级流水线，所述M根据所述频率积分器的位数确定。
可选的，所述频率积分器包括三级流水线，其中，第一级流水线包括第一双向计数器和第二触发器，第二级流水线包括第二双向计数器和第三触发器，第三级流水线包括有符号双向计数器和第四触发器；所述第一双向计数器的输入端输入所述待补偿数字输入数据，所述第二触发器的输入端连接于所述第一双向计数器的输出端，所述第二触发器的输出端连接于所述第二双向计数器的输入端，所述第三触发器的输入端连接于所述第二双向计数器的输出端，所述第三触发器的输出端连接于所述有符号双向计数器的输入端，所述第四触发器的输入端连接于所述有符号双向计数器的输出端，所述第四触发器的输出端连接于所述全加器的输入端；所述第二双向计数器的输出端还连接于所述一阶sigma-delta补偿电路的输入端。
可选的，所述第一双向计数器用于对所述第二低位数据进行计数，所述第二双向计数器用于对所述第一低位数据进行计数，所述有符号双向计数器用于对所述高位数据进行计数，所述一阶sigma-delta补偿电路的输入端获取所述第一低位数据，舍弃所述第二低位数据。
可选的，所述积分器包括第五触发器和第二累加器，所述第五触发器的输入端连接于所述全加器的输出端，所述第五触发器的输出端连接于所述第二累加器的输入端，所述第二累加器的输出端输出积分处理后的所述全加数据。
本发明还提供了一种全数字时钟数据恢复电路，包括相位检测器、投票表决电路、相位插值器和如上述任一项实施例所述的数字滤波器；
所述相位检测器的输入端输入待补偿数字输入数据，所述投票表决电路的输入端连接于所述相位检测器的输出端，所述投票表决电路的输出端连接于所述数字滤波器的输入端，所述数字滤波器的输出端连接于所述相位插值器的输入端，所述相位插值器的输出端连接于所述相位检测器的输入端，以实现相位的跟踪和调整。
如上所述，本发明提供的一种数字滤波器及全数字时钟数据恢复电路具有以下有益效果：
本发明实施例提供了一种数字滤波器及全数字时钟数据恢复电路，采用一阶sigma-delta补偿电路对原本舍弃的部分低位数据进行处理，既减少数字滤波器中积分路径所需的数据位数，减轻数字滤波器设计难度，又拓展了累加器的位数，从而降低了数字滤波器的设计难度和功耗，提高了数字滤波器的工作频率。
附图说明
图1为本发明提供的一种传统的基于相位插值型的CDR(I-CDR)环路结构示意图；
图2为本发明提供的一种图1中的相位插值型的CDR(I-CDR)线性模型示意图；
图3为本发明提供的一种抖动容忍度随比例路径增益Gp的变化示意图；
图4为本发明提供的一种抖动容忍度随积分路径增益Gi的变化示意图；
图5本发明提供的一种数字滤波器结构示意图；
图6本发明提供的一种一阶sigma-delta电路结构示意图；
图7本发明提供的一种一阶sigma-delta模型示意图；
图8为本发明提供的一种积分路径延时对抖动容忍度的影响示意图；
图9为本发明提供的一种频率积分器、全加器、积分器的结构示意图；
图10为本发明提供的一种全数字时钟数据恢复电路的结构示意图；
图11为本发明提供的一种具体的数字滤波器结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
如图1所示，图1为一种相位插值型的CDR(I-CDR)结构示意图，该CDR由相位检测器1，投票表决电路2，数字滤波器3和相位插值器4组成，利用反馈进行相位跟踪和调整。它最大的优势是拥有较简单的整体结构，没有模拟滤波器，面积上小许多，可以采用全数字的方式实现，便于工艺的迁移，抗PVT能力强。一般采用二阶的数字滤波器，因为它能消除频率偏差，图2是I-CDR的一种线性模型示意图。模拟锁相环结构的CDR环路延时非常小，可以忽略，但全数字的时钟数据恢复系统的延时比较大不能忽略，这段延时包括多数投票器的表决时间，数字滤波器的工作时间，相位插值器控制信号的译码时间等等，环路延时的总和用Z-Nd来表示，环路延时会增大CDR系统的追踪抖动，恶化系统稳定性。另外一个问题是，为了实现数字滤波器中的小数增益，通常采取舍弃输出端的低位数据，舍掉的低D位被称作抖动位，只取高N-D位数据，来产生2-D增益，但这样就存在量化相位误差，增加了输出时钟的抖动，严重的会导致极限环。传统的改进方法就是增加高位N-D的位数，足够多的高位位数能够保证追踪上更大的频率偏差，和更高的频率精度，避免量化噪声成为严重干扰。但是这样就增加了积分器的复杂度和功耗，因为更多的位数需要更复杂的加法器电路，而且后一级的加法器也需要增加输入位数与之匹配，整体系统的功耗和面积大大增加了。
尽管相位插值型CDR具有非线性模块，但是在锁定后，小的抖动范围内，还是可以将其模型线性化，便于分析系统的抖动性能。线性模型如图2所示，相位检测器增益为GPD，投票表决电路增益为GMV，数字滤波器中的比例积分路径增益分为GP，Gi，相位插值器增益是GPI，积分路径延迟Nint，环路整体等效延迟是Ndel。CDR环路的开环增益可以表示为：
Figure BDA0003090603370000051
输入抖动传输函数：
Figure BDA0003090603370000052
抖动容忍度函数如下，其中
Figure BDA0003090603370000053
是所允许的最大输入相位抖动，是由系统误码率决定的：
Figure BDA0003090603370000054
得到了抖动容忍度的传输函数(公式2)后，我们就可以在matlab里搭建simulink模型来研究比例积分路径增益分为GP，Gi，环路整体等效延迟Ndel对抖动的容忍性了。从图3可以发现，增大GP，系统的带宽会增大，对抖动容忍度也有提高，但是坏处就是降低了相位裕度，导致了抖动峰值的增大。图4可以看出，如果增大积分路径增益Gi，会提高抖动容忍度，但是太大的积分增益的话，又会导致相位裕度降低。希望一个大的GP来保证带宽，小的Gi来保证相位裕度，但是一个小的积分增益需要加法器的输出更多的位数，会导致设计难度增大，数字滤波器很难工作到更高频率。环路延时过大也会增加输出抖动，所以尽量降低环路延时，但是环路延时的降低意味着数字滤波器的工作频率必须提高，这又就给数字滤波器设计带来了挑战。
针对上述问题，本实施例提供了一种数字滤波器，请参见图5，如图5所示，该数字滤波器包括：
比例积分器5，用于对输入的待补偿数字输入数据D(in)并进行比例积分处理；
频率积分器6，用于将对输入的待补偿数字输入数据D(in)拆分为高位数据、第一低位数据和第二低位数据，并对高位数据进行频率积分处理，以实现补偿本地参考时钟和待补偿输入数字数据D(in)的频率偏差；
一阶sigma-delta补偿电路7，用于依次对输入的第一低位数据进行累加处理和量化处理；
全加器8，用于对输入的比例积分处理后的待补偿数字输入数据D(in)、频率积分处理后的高位数据以及累加处理和量化处理后的第一低位数据进行全加处理，得到全加数据；
积分器9，用于对输入的全加数据进行积分处理，并输出积分处理后的全加数据；
一阶sigma-delta补偿电路7的输入端连接于频率积分器6的第一输出端，全加器8的输入端分别连接于比例积分器5的输出端、频率积分器6的第二输出端和一阶sigma-delta补偿电路7的输出端，全加器8的输出端连接于积分器9的输入端。
其中，第一低位数据的位数多于量化处理后的第一低位数据的位数。通过一阶sigma-delta补偿电路对部分原本被舍弃的低位数据进行处理并量化为更少位数的数据，与频率积分器的处理数据一通输入到全加器，以实现在频率积分器处理位数较少，但实际实现更多高位位数数据输出，实现简单，设计难度低，面积更小。
相比于传统数字滤波器，本实施例提供的数字滤波器通过一阶sigma-delta补偿电路实现补偿，将本来被舍弃掉的一部分低位数据输入给一阶sigma-delta进行累加，然后量化输出的结果再送入下一级的加法器(全加器)，这样就避免了为了实现很小的积分增益Gi而舍弃掉很多低位，导致频率积分器的位数增大。
频率积分器采用双向计数器来实现的，它的作用为了补偿本地参考时钟和输入数据的频率偏差，希望追踪的的频率偏差大，频率积分器必须有足够的高位，最大频率差(ppm)指的是在一百万UI时钟内，频率寄存器值可以移动的输出相位，如下式：
Figure BDA0003090603370000061
其中，Ftrack代表追踪的频率范围，单位ppm，H代表积分器输出的高H位，如果输出高3位，H＝3；PI代表相位插值器的位数。
在相关技术中，对于一个Q位输出的频率积分器d[0：Q-1]，如要实现频率积分器的增益为2-S，就要舍弃掉低S位d[0：S-1]，输出的高位D[S：Q-1]只有H1＝Q-1-S位。由于实现难度、设计难度、工作速度等因素的影响，高H位中的H数值相对需要保持一个较低的状态，舍弃的抖动位将导致存在量化相位误差，增加了输出时钟的抖动，甚至导致极限环。本实施例通过将频率积分器中的原本被舍弃的低S位中的一部分数据d[T：S-1]输入给一阶sigma-delta补偿电路，一阶sigma-delta补偿电路通过累加之后量化输出，并将输出加到S[S]上去，可以实现输出高位的拓展，相当于现在的输出高位为d[T：Q-1]，H2＝Q-1-T，显然H2大于H1。
可选的，对于高位数据、第一低位数据和第二低位数据的划分，可以根据所需要实现的增益情况来确定。
在一些实施例中，参见图6，一阶sigma-delta补偿电路7包括第一累加器10和第一触发器11；
第一累加器20对输入的第一低位数据进行累加处理，第一触发器11将累加处理后的第一低位数据量化为N比特，N小于第一低位数据的位数，N小于高位数据的位数，第一累加器10与第一触发器11之间设置有增益函数Ci。
可选的，一阶sigma-delta补偿电路所接收的第一低位数据为R位数据d1[0：R]，经过第一累加器的处理后，得到1比特数据，
可选的，R＝3。也即，通过一阶sigma-delta补偿电路将输入为4bit(比特)，输出为1bit Ci，Ci也可以理解为累加器的进位位，4bit累加器，如果累加后的值大于1111，则输出1。
继续参见图7，根据一阶sigma-delta补偿电路的Z域模型可知它对输入信号起到了延时一个周期的作用，对量化噪声起到了高通整形，对信号起到了低通滤波作用，所以一阶sigma-delta引入的量化噪声是不会对整个系统有影响。
在一些实施例中，参见图7，如图7所示，一阶sigma-delta补偿电路包括第一子累加器101、第二子累加器102、寄存器111和1比特量化器112；其中，第一子累加器101的输入端连接于频率积分器，第一子累加器101的输出端连接于第二子累加器111的输入端，第一子累加器101接收第一低位数据，第二子累加器102的输出端连接于寄存器111的输入端，寄存器111的输出端分别连接于1比特量化器112的输入端以及第二子累加器111，1比特量化器112的输出端分别连接于全加器和第一子累加器101。
继续参见图7，第一子累加器101的输入端用于获取第一低位数据X[n]，经累加处理和量化处理后，输出1bit的数据Y[n]。
可选的，继续参见图7，寄存器111按照传递函数Z-1构成。
尽管第一低位数据的值被量化成1bit是经过了一个延时才输出，但频率追踪的过程本来就很长，这一个延时是不会对系统产生负面影响。好处却非常明显，因为对于传统的频率积分器，要实现更高位输出，则需要更高位的积分器了，积分器的位数越多，实现起来的难度越大，工作速度很难提高上去，现在改进后只需要相对较低位的积分器，设计难度大大降低，工作速度也可以提高，而一个一阶sigma-delta的实现相对是比较简单的，综合来看是降低芯片的设计难度和面积。
在一些实施例中，频率积分器包括M级流水线，其中M根据所述频率积分器的位数确定。
由于要在高达2.5GHz频率下实现超过4位的累加器是非常困难的，因为位数越高，里面的组合逻辑电路就会越复杂，导致组合逻辑没法在一个时钟周期内完成，所以我们可以采取流水线的设计思想，将多位的累加器分成了M级流水，这样就可以减轻电路的时序紧张，如果累加器位数越多，我们可以多分几级流水，本领域技术人员可以根据频率积分器的位数来确定M的取值。
需要说明的是，虽然每级流水就会引入一个时钟延迟，这就是积分路径延迟Nint的主要来源，我们通过仿真如图8所示，研究发现这个延迟对抖动容忍度的影响不大，基本可以忽略。
在一些实施例中，频率积分器包括三级流水线，参见图9，其中，第一级流水线包括第一双向计数器61和第二触发器62，第二级流水线包括第二双向计数器63和第三触发器64，第三级流水线包括有符号双向计数器65和第四触发器66；第一双向计数器61的输入端用于获取待补偿数字输入数据up和dn，第二触发器62的输入端连接于第一双向计数器61的输出端，第二触发器62的输出端连接于第二双向计数器63的输入端，第三触发器64的输入端连接于第二双向计数器63的输出端，第三触发器64的输出端连接于有符号双向计数器65的输入端，第四触发器66的输入端连接于有符号双向计数器65的输出端，第四触发器66的输出端连接于全加器8的输入端；第二双向计数器63的输出端还连接于一阶sigma-delta补偿电路的输入端。
其中，第二双向计数器将第一低位数据d[T:S-1]传输给一阶sigma-delta补偿电路，以供一阶sigma-delta补偿电路对其进行处理，第一双向计数器中处理第二低位数据d[0:T-1]，将其舍弃，有符号双向计数器处理高位数据d[S:Q-1],其所输出的数据为(Q-1-S)比特。可选的，考虑到数据处理效率等因素，可以限定Q-1-S＝3，S-1-T＝4。通过一阶sigma-delta补偿电路的处理，可以将第一低位数据量化为1bit，这样，全加器所接收到的数据就为1+3＝4bit，既可以实现高位拓展。
在一些实施例中，第一双向计数器用于对第二低位数据进行计数，第二双向计数器用于对第一低位数据进行计数，有符号双向计数器用于对高位数据进行计数，一阶sigma-delta补偿电路的输入端获取第一低位数据，舍弃第二低位数据。
在一些实施例中，继续参见图9，积分器9包括第五触发器91和第二累加器92，第五触发器91的输入端连接于全加器8的输出端，第五触发器91的输出端连接于第二累加器92的输入端，第二累加器92的输出端用于输出积分处理后的全加数据。
本实施例提供的数字滤波器，提出了一种新的数字滤波器结构，采用一阶sigma-delta补偿，减少数字滤波器中积分路径所需的数据位数，减轻数字滤波器设计难度，拓展了累加器的位数，从而降低了数字滤波器的设计难度和功耗，提高了数字滤波器的工作频率。
参见图10，本实施例还提供了一种全数字时钟数据恢复电路，包括相位检测器1、投票表决电路2、相位插值器4和如上述任一项实施例所述的数字滤波器3；
相位检测器1的输入端用于输入待补偿数字输入数据D(in)，投票表决电路2的输入端连接于相位检测器1的输出端，投票表决电路2的输出端连接于数字滤波器3的输入端，数字滤波器3的输出端连接于相位插值器4的输入端，相位插值器4的输出端连接于相位检测器1的输入端，以实现相位的跟踪和调整。
本实施例提供的全数字时钟数据恢复电路CDR整体采用全数字结构实现，抗PVT变化性能更好，便于先进工艺的移植，且通过提高数字滤波器的工作频率，整个CDR环路的延时减小，提高了CDR的抖动容忍度。
参见图11，下面以要实现频率积分器6的增益为2-8为例，对本实施例所提供的数字滤波器进行进一步的说明。对于一个11位输出的积分器d[0:10]，在相关技术的方案中，就要舍弃掉低8位d[0:7]，输出的高位D[8:10]只有H＝3位。本实施例所提供的数字滤波器引入一个输入为4bit，输出为1bit的一阶sigma-delta补偿电路7，将舍弃掉的第一低位数据d[4:7]输入给一阶sigma-delta，一阶sigma-delta补偿电路通过累加之后量化输出1bitCi，Ci相当于累加器的进位位，4bit累加器，如果累加后的值大于1111，则输出1。将这个输出ci加到d[8]上去，就实现了输出高位的拓展，相当于现在输出高位为d[4:10]，H＝7。其中Gp为比例积分路径，尽管d[4:7]的值被量化成1bit是经过了一个延时才输出，但频率追踪的过程本来就很长，这一个延时是不会对系统产生负面影响。好处却非常明显，因为对于传统的频率积分器，要实现高7位输出，则需要15位的积分器了，积分器的位数越多，实现起来的难度越大，工作速度很难提高上去，现在改进后只需要11位的积分器，设计难度大大降低，工作速度也可以提高，而一个4位的一阶sigma-delta补偿电路的实现相对是比较简单的，综合来看是降低芯片的设计难度和面积。
尽管将频率积分器降到了11位，但是要在高达2.5GHz频率下实现超过4位的累加器是非常困难的，因为位数越高，里面的组合逻辑电路就会越复杂，导致组合逻辑没法在一个时钟周期内完成，所以我们采取流水线的设计思想，将11位的累加器分成了3级流水，这样就减轻了电路的时序紧张，如果累加器位数越多，我们可以多分几级流水。但是每级流水就会引入一个时钟延迟，这就是积分路径延迟Nint的主要来源，我们通过仿真，研究发现这个延迟对抖动容忍度的影响不大，基本可以忽略。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种数字滤波器，其特征在于，包括：
频率积分器，用于将输入的待补偿数字输入数据拆分为高位数据、第一低位数据和第二低位数据，并对所述高位数据进行频率积分处理；
一阶sigma-delta补偿电路，依次对输入的所述第一低位数据进行累加处理和量化处理，所述第一低位数据的位数多于量化处理后的第一低位数据的位数；
全加器，用于对输入的比例积分处理后的所述待补偿数字输入数据、频率积分处理后的所述高位数据以及累加处理和量化处理后的所述第一低位数据进行全加处理，得到全加数据；
所述全加器的输入端分别连接于所述频率积分器的第二输出端和所述一阶sigma-delta补偿电路的输出端，所述全加器的输出端连接于积分器的输入端，所述一阶sigma-delta补偿电路的输入端连接于所述频率积分器的第一输出端，所述频率积分器包括三级流水线，其中，第一级流水线包括第一双向计数器和第二触发器，第二级流水线包括第二双向计数器和第三触发器，第三级流水线包括有符号双向计数器和第四触发器；所述第一双向计数器的输入端输入所述待补偿数字输入数据，所述第二触发器的输入端连接于所述第一双向计数器的输出端，所述第二触发器的输出端连接于所述第二双向计数器的输入端，所述第三触发器的输入端连接于所述第二双向计数器的输出端，所述第三触发器的输出端连接于所述有符号双向计数器的输入端，所述第四触发器的输入端连接于所述有符号双向计数器的输出端，所述第四触发器的输出端连接于所述全加器的输入端；所述第二双向计数器的输出端还连接于所述一阶sigma-delta补偿电路的输入端。
2.如权利要求1所述的数字滤波器，其特征在于，还包括：
比例积分器，用于对输入的所述待补偿数字输入数据进行比例积分处理；
积分器，用于对输入的所述全加数据进行积分处理，并输出积分处理后的所述全加数据；
所述比例积分器的输出端连接于所述全加器的输入端，所述积分器的输入端连接于所述全加器的输出端。
3.如权利要求2所述的数字滤波器，其特征在于，所述一阶sigma-delta补偿电路包括第一累加器和第一触发器；
所述第一累加器对输入的所述第一低位数据进行累加处理，所述第一触发器将累加处理后的所述第一低位数据量化为N比特，所述N小于所述第一低位数据的位数，所述N小于所述高位数据的位数，所述第一累加器与所述第一触发器之间设置有增益函数。
4.如权利要求2所述的数字滤波器，其特征在于，所述一阶sigma-delta补偿电路包括第一子累加器、第二子累加器、寄存器和1比特量化器；其中，所述第一子累加器的输入端连接于所述频率积分器，所述第一子累加器的输出端连接于所述第二子累加器的输入端，所述第一子累加器接收所述第一低位数据，所述第二子累加器的输出端连接于所述寄存器的输入端，所述寄存器的输出端分别连接于所述1比特量化器的输入端以及所述第二子累加器，所述1比特量化器的输出端分别连接于所述全加器和所述第一子累加器。
5.如权利要求4所述的数字滤波器，其特征在于，所述寄存器按照传递函数Z-1构成。
6.如权利要求1-5任一项所述的数字滤波器，其特征在于，所述频率积分器包括M级流水线，所述M根据所述频率积分器的位数确定。
7.如权利要求1所述的数字滤波器，其特征在于，所述第一双向计数器用于对所述第二低位数据进行计数，所述第二双向计数器用于对所述第一低位数据进行计数，所述有符号双向计数器用于对所述高位数据进行计数，所述一阶sigma-delta补偿电路的输入端获取所述第一低位数据，舍弃所述第二低位数据。
8.如权利要求1-5任一项所述的数字滤波器，其特征在于，所述积分器包括第五触发器和第二累加器，所述第五触发器的输入端连接于所述全加器的输出端，所述第五触发器的输出端连接于所述第二累加器的输入端，所述第二累加器的输出端输出积分处理后的所述全加数据。
9.一种全数字时钟数据恢复电路，其特征在于，包括相位检测器、投票表决电路、相位插值器和如权利要求1-8任一项所述的数字滤波器；
所述相位检测器的输入端输入待补偿数字输入数据，所述投票表决电路的输入端连接于所述相位检测器的输出端，所述投票表决电路的输出端连接于所述数字滤波器的输入端，所述数字滤波器的输出端连接于所述相位插值器的输入端，所述相位插值器的输出端连接于所述相位检测器的输入端，以实现相位的跟踪和调整。
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