CN112713875A - 一种无限长脉冲响应滤波器及实现iir滤波的方法 - Google Patents

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CN112713875A CN202011540681.2A CN202011540681A CN112713875A CN 112713875 A CN112713875 A CN 112713875A CN 202011540681 A CN202011540681 A CN 202011540681A CN 112713875 A CN112713875 A CN 112713875A
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周成龙
宋桂童
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Abstract

本申请公开了一种无限长脉冲响应滤波器及其实现滤波的方法，本申请实施例提供的IIR滤波器，利用同步采样技术将多通道并行输入的数据分时进行IIR计算，提升了IIR计算速度，从而减少了资源消耗，进而大大扩展了IIR滤波器的应用范围。

Description

一种无限长脉冲响应滤波器及实现IIR滤波的方法
技术领域
本申请涉及但不限于数字滤波器，尤指一种无限长脉冲响应(IIR，Infiniteimpulse response)滤波器及实现IIR滤波的方法。
背景技术
随着半导体技术的飞速发展，数字信号处理技术的突飞猛进，同时也越来越小型化，轻薄化，低功率化。数字滤波器是现代数字信号处理系统的重要组成部分，可以降低噪声、提高信噪比、提升信号的频谱纯度。数字滤波器在通信、语音图像处理等方面有着广泛应用。
IIR滤波器是一种数字滤波器，IIR具有很好的幅频特性，采用较少的阶数就能很好地实现滤波，在对线性相位要求不高的场合，IIR滤波器可以一定程度上减少资源消耗。但是，IIR滤波器计算通常需要占用大量的数字信号处理器(DSP，Digital SignalProcessor)资源。
发明内容
本申请提供一种无限长脉冲响应滤波器及实现IIR滤波的方法，能够提升IIR计算速度，从而减少资源消耗，进而大大扩展IIR滤波器的应用范围。
本发明实施例提供了一种无限长脉冲响应IIR滤波器，包括：控制电路、分时复用处理电路、系数重载电路，以及IIR计算电路；其中，
系数重载电路，设置为在控制电路的控制下，存储重新载入的系数并输出给IIR计算电路；
分时复用处理电路，设置为在来自控制电路的同步信号的控制下，通过同步采样技术将多通道并行输入的数据分时输入到IIR计算电路；
IIR计算电路，设置为在控制电路的控制下，按照重新载入的系数，对输入的数据进行IIR计算和截位处理后输出计算结果。
在一种示例性实例中，所述控制电路还设置为：
利用总线桥将不同的总线接口统一为寄存器接口，将信号输入控制寄存器进行控制寄存器的读写操作。
在一种示例性实例中，所述IIR计算电路还设置为：
通过四舍五入对截位处理的结果进行补偿后输出计算结果。
在一种示例性实例中，所述分时复用处理电路包括：通道信号检测器、数据移位寄存器、输出电路；其中，
通道信号检测器，设置为通过移位寄存器，由来自所述控制电路的高速时钟驱动采样通道信号，每移动指定位数时产生一个有效信号，以获取当前通道数；
数据移位寄存器，设置为使用多比特移位寄存器，由来自所述控制电路的高速时钟驱动采样所述多通道并行输入的数据；按照来自通道信号检测器的通道信号存储该通道的数据；
输出电路，设置为在来自所述控制电路的同步信号的控制下，通过同步采样技术将多通道并行输入的数据分时输入到所述IIR计算电路。
在一种示例性实例中，所述数据移位寄存器包括：第一地址产生判断电路、第一地址产生器，以及移位寄存器；其中，
第一地址产生判断电路，设置为接收到来自所述通道信号检测器的通道信号，确定需要产生地址；
地址产生器，设置为产生第一地址；
移位寄存器，设置为由来自所述控制电路的高速时钟驱动，按照第一地址采样所述多通道并行输入的数据，获得当前所述通道信号的数据并存储。
在一种示例性实例中，所述输出电路具体设置为：
在来自所述控制电路的同步信号到来时，对所述多通道并行输入的数据进行采样，分时作为输入数据输出给所述IIR计算电路。
在一种示例性实例中，所述输出电路包括：第二地址产生判断电路、第二地址产生器，以及数据寄存器；其中，
第二地址产生判断电路，设置为接收到来自所述数据移位寄存器的通道信号对应的通道的数据，确定需要产生地址；
第二地址产生器，设置为产生第二地址；
数据寄存器，设置为在来自所述控制电路的同步信号的控制下，按照第二地址，通过同步采样技术将所述多通道并行输入的数据分时输入到所述IIR计算电路。
在一种示例性实例中，所述IIR计算电路包括：第一乘法电路、第二乘法电路、加法电路，以及截位电路；其中，
第一乘法电路，设置为对所述重载的系数和来自截位电路的反馈结果进行乘法运算后输出给加法电路；
第二乘法电路，设置为对所述重载的系数和所述多通道分时输入的数据进行乘法运算后输出给加法电路；
加法电路，设置为对来自第一乘法电路和第二乘法电路的运算结果进行加法运算后输出给截位电路；
截位电路，设置为对来自加法电路的运算结果进行截位处理，通过四舍五入对截位处理的结果进行补偿后输出计算结果。
在一种示例性实例中，所述截位电路包括：截位判断电路、截位计算电路、补偿计算电路、截位补偿电路；其中，
截位判断电路，设置为对来自所述加法电路的运算结果进行截断位数判断；
截位计算电路，设置为根据截断位数判断的判断结果对所述加法电路的运算结果进行截位操作；
补偿计算电路，设置为根据截断位数判断的判断结果计算补偿数据；
截位补偿电路，设置为按照补偿数据对截位操作后的数据进行补偿，并输出IIR计算结果。
在一种示例性实例中，所述截位判断电路包括：第一数据判断电路和第一数据拆分电路，其中：
第一数据判断电路，设置为根据用户预先选择的宏定义参数，计算出乘法器的参数；
第一数据拆分电路，设置为根据计算出的参数计算截断结果以进行所述截断位数判断。
在一种示例性实例中，所述截位计算电路包括第二数据判断电路和第二数据拆分电路，其中：
第二数据判断电路，设置为根据所述判断结果中的符号位保留有效符号位；
第二数据拆分电路，设置为根据所述判断结果中的截断位低一位确定是否对截断位低位部分舍弃。
在一种示例性实例中，所述补偿计算电路包括第三数据判断电路和第一加法器，其中：
第三数据判断电路，设置为根据所述判断结果中的截断位低一位的取值对截断舍弃部分进行计算；
第一加法器，设置为当所述判断结果中的截断位低一位为1时，确定对保留部分进行+1进位处理；
截位补偿电路包括第二加法器，设置为：
将所述截位操作后得到的高位部分与补偿计算得到的低位部分相加得到所述IIR计算结果。
本申请实施例还提供一种实现IIR滤波的方法，包括：
利用同步采样技术从待滤波的多通道并行输入的数据中分时获取各通道的数据；
按照重新载入的系数，对获得的数据进行IIR计算和截位处理；
通过四舍五入对截位处理的结果进行补偿后得到IIR滤波的结果。
在一种示例性实例中，所述利用同步采样技术从待滤波的多通道并行输入的数据中分时获取各通道的数据，包括：
根据移位寄存器每移动的指定位数确定当前的通道数；
根据当前的通道数，通过同步采样技术从所述待滤波的多通道并行输入的数据中分时获取各通道的数据。
在一种示例性实例中，所述对获得的数据进行IIR计算和截位处理，还包括：
通过宏定义参数配置重新载入所述系数，或者，通过总线端口写入以重新载入所述系数。
在一种示例性实例中，所述对获得的数据进行IIR计算和截位处理，包括：
对所述重载的系数和IIR滤波后的反馈结果进行第一乘法运算，同时对所述重载的系数和所述多通道分时输入的数据进行第二乘法运算；
对第一乘法运算的结果和第二乘法运算的结果进行加法运算；
对加法运算的结果进行截位处理。
在一种示例性实例中，所述对加法运算的结果进行截位处理，包括：
对所述加法运算的结果进行截断位数判断；
根据截断位数判断的判断结果进行截位操作。
在一种示例性实例中，所述对加法运算的结果进行截断位数判断，包括：
根据用户预先选择的宏定义参数，计算出乘法计算的参数；
根据计算出的参数计算截断结果以进行所述截断位数判断。
在一种示例性实例中，所述根据截断位数判断的判断结果进行截位操作，包括：
根据所述判断结果中的符号位保留有效符号位；
根据所述判断结果中的截断位低一位确定是否对截断位低位部分舍弃。
在一种示例性实例中，所述通过四舍五入对截位处理的结果进行补偿后得到IIR滤波的结果，包括：
根据对所述加法运算的结果进行截断位数判断的判断结果计算补偿数据；
按照补偿数据对所述截位操作后的数据进行补偿得到所述IIR滤波的结果。
在一种示例性实例中，所述根据对加法运算的结果进行截断位数判断的判断结果计算补偿数据，包括：
根据所述判断结果中的截断位低一位的取值对截断舍弃部分进行计算；
当所述判断结果中的截断位低一位为1时，确定对保留部分进行+1进位处理.
在一种示例性实例中，所述按照补偿数据对截位操作后的数据进行补偿得到IIR滤波的结果，包括：
将所述截位操作后得到的高位部分与补偿计算得到的低位部分相加得到所述IIR计算结果。
本申请实施例又提供一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令用于执行权利要求13～权利要求22任一项所述的实现IIR滤波的方法。
本申请实施例再一种实现IIR滤波的设备，包括存储器和处理器，其中，存储器中存储有以下可被处理器执行的指令：用于执行上述任一项所述的实现IIR滤波的方法的步骤。
本申请实施例提供的IIR滤波器，利用同步采样技术将多通道并行输入的数据分时进行IIR计算，提升了IIR计算速度，从而减少了资源消耗，进而大大扩展了IIR滤波器的应用范围。
进一步地，本申请实施例利用总线桥将不同的总线接口统一为寄存器接口，将信号输入控制寄存器进行控制寄存器的读写操作，实现了采用来自外部的总线信号读写控制寄存器，产生相应的内部选择控制信号，这样，提高了IIR滤波器的配置的灵活性。
进一步地，本申请实施例通过截位后的四舍五入补偿，提高了计算的准确度。从算法上优化了IIR计算结果。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本申请技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请实施例中IIR滤波器组成结构示意图；
图2为本申请控制电路的一种实施例的组成示意图；
图3为本申请分时复用处理电路实施例的组成示意图；
图4为本申请截位电路的一种实施例的组成示意图；
图5为本申请实施例中IIR滤波器实现IIR滤波的方法的流程示意图；
图6为本申请分时复用处理电路的一种实施例的电路组成示意图；
图7为本申请IIR计算电路的一种实施例的电路组成示意图；
图8为本申请截位电路的一种实施例的电路组成示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在本申请一个典型的配置中，计算设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。
内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。内存是计算机可读介质的示例。
计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括非暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
图1为本申请实施例中IIR滤波器组成结构示意图，如图1所示，至少包括：控制电路、分时复用处理电路、系数重载电路，以及IIR计算电路；其中，
控制电路，设置为对IIR滤波器中的组成电路进行控制。比如：各组成电路的启动或关闭等、系数的重载、分时复用的同步信号、处理收到的数据流、准备发出的数据流等。
系数重载电路，设置为在控制电路的控制下，存储重新载入的系数并输出给IIR计算电路。
分时复用处理电路，设置为在来自控制电路的同步信号的控制下，通过同步采样技术将多通道并行输入的数据分时输入到IIR计算电路。
IIR计算电路，设置为在控制电路的控制下，按照重新载入的系数，对输入的数据进行IIR计算和截位处理后输出计算结果。
本申请实施例提供的IIR滤波器，利用同步采样技术将多通道并行输入的数据分时进行IIR计算，提升了IIR计算速度，从而减少了资源消耗，进而大大扩展了IIR滤波器的应用范围。
在一种示例性实例中，控制电路还设置为：
利用总线桥将不同的总线接口统一为寄存器接口，将信号输入控制寄存器进行控制寄存器的读写操作。也就是说，经过控制电路的处理，可以采用来自外部的总线信号读写控制寄存器，产生相应的内部选择控制信号(Ctrl_sel信号)，这样，提高了IIR滤波器的配置的灵活性。
在一种示例性实例中，系数重载电路可以通过宏定义参数配置的方式重新载入系数，也可以通过总线端口写入以重新载入系数。
在一种示例性实例中，IIR计算电路还设置为：
通过四舍五入对截位处理的结果进行补偿后输出计算结果。
在一种示例性实例中，由于截位处理会产生误差，而且误差会随反馈次数增加而逐渐放大，因此，本申请实施例中对截位处理后的结果进行了优化处理，即采用补偿处理对损失的精度进行判断，并通过四舍五入进行补偿，提高了计算的准确性。
图2为本申请控制电路的一种实施例的组成示意图，在一种示例性实例中，控制电路可以由宏定义参数配置选择多种总线接口的一种，如图2所示，工作原理包括：利用总线桥将不同的总线接口统一为寄存器接口，将信号输入控制寄存器进行控制寄存器的读写操作。通过图2所示的控制电路的处理，实现了采用来自外部的总线信号读写控制寄存器，产生相应的内部选择控制信号(Ctrl_sel信号)，这样，提高了IIR滤波器的配置的灵活性。
为了控制IIR滤波器电路灵活工作，本申请实施例中可以支持常用的总线接口及一些控制信号，比如，通过宏定义可以选择支持的总线接口可以包括如：高级可拓展接口(AXI，Advanced eXtensible Interface)总线接口、高级高性能总线(AHB，Advanced High-performance Bus)接口、外围总线桥(APB，Advanced Peripheral Bus)接口、Wishbone总线接口，寄存器(REG)接口等；以及一些控制信号，比如：通道控制信号，通过控制寄存器的读写使得相应通道打开或关闭；系数重载信号，通过控制寄存器的读写可以重新载入系数；延时控制信号，通过控制寄存器的读写实现对数据的输出延时的控制。如图2所示，以REG接口为例，输入写wr信号连接到总线端口并由其驱动；外部数据提供给REG总线接口：输入写地址waddr信号连接到总线waddr端并由其驱动；输入写数据wdata连接到总线wdata端并由其驱动；IP内总线转换即从外部总线转换为内部REG接口：输入写地址waddr连接到控制寄存器的地址输入端ADDR；输入写数据wdata连接到控制寄存器的数据输入端DATA。通过ADDR和DATA信号端的读写输出各ctrl_sel信号。
图3为本申请分时复用处理电路实施例的组成示意图，在一种示例性实例中，如图3所示，分时复用处理电路可以包括：通道信号检测器、数据移位寄存器、输出电路；其中，
通道信号检测器，设置为通过如一条一比特移位寄存器，由来自控制电路的高速时钟驱动采样通道信号，每移动指定位数时产生一个有效信号，以获取当前通道数。
数据移位寄存器，设置为使用如一条多比特移位寄存器，由来自控制电路的高速时钟驱动采样输入数据信号即多通道并行输入的数据；按照来自通道信号检测器的通道信号存储该通道的数据；
输出电路，设置为在来自控制电路的同步信号的控制下，通过同步采样技术将多通道并行输入的数据分时输入到IIR计算电路，保证多通道分时输入的数据的均匀和稳定。
在一种示例性实例中，输出电路具体设置为：
在来自控制电路的同步信号到来时对多通道并行输入的数据进行采样，并分时作为输入数据输出给IIR计算电路参与运算，保证多通道分时输入的数据的均匀和稳定。
在一种示例性实例中，通道信号检测器可以采用计数器实现，如图6所示，在一种实施例中，ibstart信号用于标记通道0，inpvalid信号用于标记是否是有效输入数据。在一种实施例中，假设ibstart信号为高电平时表示通道数从0开始计数，当inpvalid信号为高电平累计到预先设置的通道数时，计数器暂停计数，直到下一个ibstart信号的高电平到来时清零并重新计算当前通道数。
在一种示例性实例中，数据移位寄存器可以包括：第一地址产生判断电路、第一地址产生器，以及移位寄存器；其中，第一地址产生判断电路，设置为接收到来自通道信号检测器的通道信号，确定需要产生地址；地址产生器，设置为产生第一地址(如图6中的地址A)；移位寄存器，设置为由来自控制电路的高速时钟驱动，按照产生的地址采样输入数据信号即多通道并行输入的数据，获得当前通道信号的数据并存储。
在一种示例性实例中，输出电路可以包括：第二地址产生判断电路、第二地址产生器，以及数据寄存器；其中，第二地址产生判断电路，设置为接收到来自通道信号检测器的通道信号数据，确定需要产生地址；第二地址产生器，设置为产生第二地址(如图6中的地址B)；数据寄存器，设置为在来自控制电路的同步信号的控制下，通过同步采样技术将多通道并行输入的数据分时输入到IIR计算电路。
本申请实施例中，通过地址产生器使数据地址运算与数据运算实现了并行。
通过本申请实施例中提供的输出电路，IIR计算电路完成运算后，控制电路会再次向分时复用处理电路发送同步信号以表示计算已完成，可以输入下一个数据。这样，通过同步信号的稳定交替，保证了多通道并行输入的数据在恰当的时刻分时、稳定地输入到IIR计算电路，实现了多通道分时复用。
即使在高速模式下，由于IIR算法的负反馈特性，也很难在一个时钟周期内完成一次滤波，因此，为了保证IIR计算结果的准确性，本申请实施例中，通过同步采样技术保证了输入数据在一定时钟周期内保持稳定，保证了输入数据的均匀、稳定。
在一种示例性实例中，如图1所示，IIR计算电路可以包括：第一乘法电路、第二乘法电路、加法电路，以及截位电路；其中，
第一乘法电路，设置为对重载的系数和来自截位电路的反馈结果进行乘法运算后输出给加法电路；
第二乘法电路，设置为对重载的系数和多通道分时输入的数据进行乘法运算后输出给加法电路；
加法电路，设置为对来自第一乘法电路和第二乘法电路的运算结果进行加法运算后输出给截位电路；
截位电路，设置为对来自加法电路的运算结果进行截位处理，通过四舍五入对截位处理的结果进行补偿后输出计算结果。
在一种示例性实例中，如图4所示，截位电路可以包括：截位判断电路、截位计算电路、补偿计算电路、截位补偿电路；其中，
截位判断电路，设置为对来自加法电路的运算结果进行截断位数判断；
截位计算电路，设置为根据截断位数判断的判断结果对来自加法电路的运算结果进行截位操作；
补偿计算电路，设置为根据截断位数判断的判断结果计算补偿数据；
截位补偿电路，设置为按照补偿数据对截位操作后的数据进行补偿，并输出最终IIR计算结果。
本申请实施例通过截位后的四舍五入补偿，提高了计算的准确度。从算法上优化了IIR计算结果。
图7为本申请IIR计算电路的一种实施例的电路组成示意图，如图7所示，与图1中的IIR计算电路相比，在图7所示的实施例中，第一乘法电路包括第一延时电路、第二延时电路和第一乘法器，构成反馈计算支路，产生反馈计算结果。第二乘法电路包括第三延时电路、第四延时电路和第二乘法器，构成前馈计算支路，产生前馈计算结果。
在一种示例性实例中，如图8所示的一种截位电路的实施例示意图，其中，
截位判断电路包括：第一数据判断电路和第一数据拆分电路，其中：
第一数据判断电路，设置为根据用户预先选择的宏定义参数，比如：输入数据位宽、系数位宽、输出数据位宽、放大倍数等，计算出乘法器的参数，比如：输出位宽、输出数据高位保留位、输出数据截断位等信息；
第一数据拆分电路，设置为根据计算出的参数计算截断结果以进行所述截断位数判断，其中，截断结果可以包括如需要保留的位数、反馈数据需要保留的位数。
在一种示例性实例中，截断位数判断即为判断三个特殊比特位的0或1，其中，三个特殊比特位分别为符号位、截断位、截断位低一位。
截位计算电路包括第二数据判断电路和第二数据拆分电路，其中：
第二数据判断电路，设置为根据判断结果中的符号位保留有效符号位；
第二数据拆分电路，设置为根据判断结果中的截断位低一位确定是否对截断位低位部分舍弃，比如：当截断位低一位为0时，决定对截断位低位部分舍弃。这样，实现了符号位保留及四舍五入。
补偿计算电路包括第三数据判断电路和第一加法器，其中：
第三数据判断电路，设置为根据截断位低一位的取值对截断舍弃部分进行计算；
第一加法器，设置为截断位低一位为1时，确定对保留部分进行+1进位处理。这样，实现了符号位保留及四舍五入。
截位补偿电路包括第二加法器，设置为：
将截断计算即截位操作后得到的高位部分与补偿计算得到的低位部分相加得到最终IIR计算结果。这样，通过分段计算得到数据的高位运算结果和低位运算结果，再将两端结果进行拼接得到新的数据。
通过本申请IIR计算电路的处理，实现了将来自计算后得到的较大位宽的结果缩小为较小位宽，同时与原有的截取高位结果相比提高了计算的准确度。从算法上优化了计算结果。
IP核全称知识产权核(Intellectual Property Core)，是指某一方提供的芯片设计模块。设计人员能够以IP核为基础进行专用集成电路或现场可编程逻辑门阵列(FPGA)的逻辑设计，以缩短设计周期、提高设计质量与效率。本申请实施例提供的IIR滤波器实现了一种通用的IIR IP-core，及其相关的计算、控制电路。在一种实施例中，为了提高本申请IIR滤波器的通用性，使其灵活配置要针对此设计控制核心状态机来协议控制功能。
图5为本申请实施例中IIR滤波器实现IIR滤波的方法的流程示意图，如图5所示，包括：
步骤500：利用同步采样技术从待滤波的多通道并行输入的数据中分时获取各通道的数据。
在一种示例性实例中，本步骤可以包括：
根据移位寄存器每移动的指定位数确定当前的通道数；
根据当前的通道数，通过同步采样技术从待滤波的多通道并行输入的数据中分时获取各通道的数据。
步骤501：按照重新载入的系数，对获得的数据进行IIR计算和截位处理。
在一种示例性实例中，步骤501之前还可以包括：
通过宏定义参数配置的方式重新载入系数，或者，通过总线端口写入以重新载入系数。
在一种示例性实例中，本步骤可以包括：
对重载的系数和IIR滤波后的反馈结果进行第一乘法运算，同时对重载的系数和多通道分时输入的数据进行第二乘法运算；
对第一乘法运算的结果和第二乘法运算的结果进行加法运算；
对加法运算的结果进行截位处理。
在一种示例性实例中，对加法运算的结果进行截位处理，包括：
对加法运算的结果进行截断位数判断；
根据截断位数判断的判断结果进行截位操作。
在一种示例性实例中，对加法运算的结果进行截断位数判断，可以包括：
根据用户预先选择的宏定义参数，比如：输入数据位宽、系数位宽、输出数据位宽、放大倍数等，计算出乘法计算的参数，比如输出位宽、输出数据高位保留位、输出数据截断位等信息；
根据计算出的参数计算截断结果以进行所述截断位数判断，其中，阶段结果可以包括如需要保留的位数、反馈数据需要保留的位数。
在一种示例性实例中，根据截断位数判断的判断结果进行截位操作，可以包括：
根据判断结果中的符号位保留有效符号位；
根据判断结果中的截断位低一位确定是否对截断位低位部分舍弃。
步骤502：通过四舍五入对截位处理的结果进行补偿后得到IIR滤波的结果。
在一种示例性实例中，本步骤可以包括：
根据对加法运算的结果进行截断位数判断的判断结果计算补偿数据；
按照补偿数据对截位操作后的数据进行补偿得到IIR滤波的结果。
在一种示例性实例中，根据对加法运算的结果进行截断位数判断的判断结果计算补偿数据，可以包括：
根据截断位低一位的取值对截断舍弃部分进行计算；
当截断位低一位为1时，确定对保留部分进行+1进位处理。这样，实现了符号位保留及四舍五入。
在一种示例性实例中，按照补偿数据对截位操作后的数据进行补偿得到IIR滤波的结果，可以包括：
将截断计算得到的高位部分与补偿计算得到的低位部分相加得到最终IIR计算结果。
本申请实施例通过截位后的四舍五入补偿，提高了计算的准确度。从算法上优化了IIR计算结果。
本申请实施例提供的IIR滤波器实现滤波的方法，利用同步采样技术将多通道并行输入的数据分时进行IIR计算，提升了IIR计算速度，从而减少了资源消耗，进而大大扩展了IIR滤波器的应用范围。
本申请还提供一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令用于执行上述任一项的实现IIR滤波的方法。
本申请再提供一种实现滤波的设备，包括存储器和处理器，其中，存储器中存储有以下可被处理器执行的指令：用于执行上述任一项所述的实现IIR滤波的方法的步骤。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (24)

1.一种无限长脉冲响应IIR滤波器，包括：控制电路、分时复用处理电路、系数重载电路，以及IIR计算电路；其中，
系数重载电路，设置为在控制电路的控制下，存储重新载入的系数并输出给IIR计算电路；
分时复用处理电路，设置为在来自控制电路的同步信号的控制下，通过同步采样技术将多通道并行输入的数据分时输入到IIR计算电路；
IIR计算电路，设置为在控制电路的控制下，按照重新载入的系数，对输入的数据进行IIR计算和截位处理后输出计算结果。
2.根据权利要求1所述的IIR滤波器，所述控制电路还设置为：
利用总线桥将不同的总线接口统一为寄存器接口，将信号输入控制寄存器进行控制寄存器的读写操作。
3.根据权利要求1所述的IIR滤波器，所述IIR计算电路还设置为：
通过四舍五入对截位处理的结果进行补偿后输出计算结果。
4.根据权利要求1、2或3所述的IIR滤波器，其中，所述分时复用处理电路包括：通道信号检测器、数据移位寄存器、输出电路；其中，
通道信号检测器，设置为通过移位寄存器，由来自所述控制电路的高速时钟驱动采样通道信号，每移动指定位数时产生一个有效信号，以获取当前通道数；
数据移位寄存器，设置为使用多比特移位寄存器，由来自所述控制电路的高速时钟驱动采样所述多通道并行输入的数据；按照来自通道信号检测器的通道信号存储该通道的数据；
输出电路，设置为在来自所述控制电路的同步信号的控制下，通过同步采样技术将多通道并行输入的数据分时输入到所述IIR计算电路。
5.根据权利要求4所述的IIR滤波器，其中，所述数据移位寄存器包括：第一地址产生判断电路、第一地址产生器，以及移位寄存器；其中，
第一地址产生判断电路，设置为接收到来自所述通道信号检测器的通道信号，确定需要产生地址；
地址产生器，设置为产生第一地址；
移位寄存器，设置为由来自所述控制电路的高速时钟驱动，按照第一地址采样所述多通道并行输入的数据，获得当前所述通道信号的数据并存储。
6.根据权利要求4所述的IIR滤波器，其中，所述输出电路具体设置为：
在来自所述控制电路的同步信号到来时，对所述多通道并行输入的数据进行采样，分时作为输入数据输出给所述IIR计算电路。
7.根据权利要求6所述的IIR滤波器，其中，所述输出电路包括：第二地址产生判断电路、第二地址产生器，以及数据寄存器；其中，
第二地址产生判断电路，设置为接收到来自所述数据移位寄存器的通道信号对应的通道的数据，确定需要产生地址；
第二地址产生器，设置为产生第二地址；
数据寄存器，设置为在来自所述控制电路的同步信号的控制下，按照第二地址，通过同步采样技术将所述多通道并行输入的数据分时输入到所述IIR计算电路。
8.根据权利要求1、2或3所述的IIR滤波器，其中，所述IIR计算电路包括：第一乘法电路、第二乘法电路、加法电路，以及截位电路；其中，
第一乘法电路，设置为对所述重载的系数和来自截位电路的反馈结果进行乘法运算后输出给加法电路；
第二乘法电路，设置为对所述重载的系数和所述多通道分时输入的数据进行乘法运算后输出给加法电路；
加法电路，设置为对来自第一乘法电路和第二乘法电路的运算结果进行加法运算后输出给截位电路；
截位电路，设置为对来自加法电路的运算结果进行截位处理，通过四舍五入对截位处理的结果进行补偿后输出计算结果。
9.根据权利要求8所述的IIR滤波器，其中，所述截位电路包括：截位判断电路、截位计算电路、补偿计算电路、截位补偿电路；其中，
截位判断电路，设置为对来自所述加法电路的运算结果进行截断位数判断；
截位计算电路，设置为根据截断位数判断的判断结果对所述加法电路的运算结果进行截位操作；
补偿计算电路，设置为根据截断位数判断的判断结果计算补偿数据；
截位补偿电路，设置为按照补偿数据对截位操作后的数据进行补偿，并输出IIR计算结果。
10.根据权利要求9所述的IIR滤波器，其中，所述截位判断电路包括：第一数据判断电路和第一数据拆分电路，其中：
第一数据判断电路，设置为根据用户预先选择的宏定义参数，计算出乘法器的参数；
第一数据拆分电路，设置为根据计算出的参数计算截断结果以进行所述截断位数判断。
11.根据权利要求9所述的IIR滤波器，其中，所述截位计算电路包括第二数据判断电路和第二数据拆分电路，其中：
第二数据判断电路，设置为根据所述判断结果中的符号位保留有效符号位；
第二数据拆分电路，设置为根据所述判断结果中的截断位低一位确定是否对截断位低位部分舍弃。
12.根据权利要求9所述的IIR滤波器，其中，所述补偿计算电路包括第三数据判断电路和第一加法器，其中：
第三数据判断电路，设置为根据所述判断结果中的截断位低一位的取值对截断舍弃部分进行计算；
第一加法器，设置为当所述判断结果中的截断位低一位为1时，确定对保留部分进行+1进位处理；
截位补偿电路包括第二加法器，设置为：
将所述截位操作后得到的高位部分与补偿计算得到的低位部分相加得到所述IIR计算结果。
13.一种实现IIR滤波的方法，包括：
利用同步采样技术从待滤波的多通道并行输入的数据中分时获取各通道的数据；
按照重新载入的系数，对获得的数据进行IIR计算和截位处理；
通过四舍五入对截位处理的结果进行补偿后得到IIR滤波的结果。
14.根据权利要求13所述的方法，其中，所述利用同步采样技术从待滤波的多通道并行输入的数据中分时获取各通道的数据，包括：
根据移位寄存器每移动的指定位数确定当前的通道数；
根据当前的通道数，通过同步采样技术从所述待滤波的多通道并行输入的数据中分时获取各通道的数据。
15.根据权利要求13所述的方法，所述对获得的数据进行IIR计算和截位处理，还包括：
通过宏定义参数配置重新载入所述系数，或者，通过总线端口写入以重新载入所述系数。
16.根据权利要求13或15所述的方法，其中，所述对获得的数据进行IIR计算和截位处理，包括：
对所述重载的系数和IIR滤波后的反馈结果进行第一乘法运算，同时对所述重载的系数和所述多通道分时输入的数据进行第二乘法运算；
对第一乘法运算的结果和第二乘法运算的结果进行加法运算；
对加法运算的结果进行截位处理。
17.根据权利要求16所述的方法，其中，所述对加法运算的结果进行截位处理，包括：
对所述加法运算的结果进行截断位数判断；
根据截断位数判断的判断结果进行截位操作。
18.根据权利要求17所述的方法，其中，所述对加法运算的结果进行截断位数判断，包括：
根据用户预先选择的宏定义参数，计算出乘法计算的参数；
根据计算出的参数计算截断结果以进行所述截断位数判断。
19.根据权利要求17所述的方法，其中，所述根据截断位数判断的判断结果进行截位操作，包括：
根据所述判断结果中的符号位保留有效符号位；
根据所述判断结果中的截断位低一位确定是否对截断位低位部分舍弃。
20.根据权利要求17所述的方法，其中，所述通过四舍五入对截位处理的结果进行补偿后得到IIR滤波的结果，包括：
根据对所述加法运算的结果进行截断位数判断的判断结果计算补偿数据；
按照补偿数据对所述截位操作后的数据进行补偿得到所述IIR滤波的结果。
21.根据权利要求20所述的方法，其中，所述根据对加法运算的结果进行截断位数判断的判断结果计算补偿数据，包括：
根据所述判断结果中的截断位低一位的取值对截断舍弃部分进行计算；
当所述判断结果中的截断位低一位为1时，确定对保留部分进行+1进位处理。
22.根据权利要求20所述的方法，其中，所述按照补偿数据对截位操作后的数据进行补偿得到IIR滤波的结果，包括：
将所述截位操作后得到的高位部分与补偿计算得到的低位部分相加得到所述IIR计算结果。
23.一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令用于执行权利要求13～权利要求22任一项所述的实现IIR滤波的方法。
24.一种实现IIR滤波的设备，包括存储器和处理器，其中，存储器中存储有以下可被处理器执行的指令：用于执行权利要求13～权利要求22任一项所述的实现IIR滤波的方法的步骤。
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