KR20030010143A - 고속 클럭 활용을 위한 에프아이알 필터의 곱셈 장치 및그 방법 - Google Patents

Abstract

본 발명은 고속 클럭 활용을 위한 FIR 필터의 곱셈 장치 및 그 방법을 제공하기 위한 것으로, 마스터 클럭을 입력받고 필터 계수를 읽는 복수개의 계수 롬과; 상기 마스터 클럭을 입력받고, FIR 입력 데이터를 입력받아 지연시키는 지연부와; 상기 마스터 클럭을 입력받고, 상기 복수개의 계수 롬의 계수와 상기 지연부의 입력 데이터를 입력받아 계수와 입력 데이터를 곱하고, 곱해진 값들을 모두 더하여 FIR 출력 데이터를 출력시키는 곱셈/덧셈부를 포함하여 구성함으로써, FIR 필터를 하드웨어로 구현함에 있어서 FPGA에 들어오는 마스터 클럭을 변환시키지 않고 사용함으로써 클럭의 안정성을 높여 시스템이 전체적으로 안정되게 동작되도록 하고, 고속의 마스터 클럭을 바로 이용할 수 있게 하여 빠른 곱셈기능이 가능하도록 하여 전체 하드웨어의 양을 줄일 수 있게 되는 것이다.

Description

고속 클럭 활용을 위한 에프아이알 필터의 곱셈 장치 및 그 방법{Apparatus and method for multiplier of FIR filter for applying high speed clock}

본 발명은 FIR(Finite Impulse Response, 유한 임펄스 응답) 필터의 곱셈 장치 및 그 방법에 관한 것으로, 특히 FIR 필터를 하드웨어로 구현함에 있어서 FPGA(Field Programmable Gate Array, 필드 프로그래머블 게이트 어레이)에 들어오는 마스터 클럭을 변환시키지 않고 사용함으로써 클럭의 안정성을 높여 시스템이 전체적으로 안정되게 동작되도록 하고, 고속의 마스터 클럭을 바로 이용할 수 있게 하여 빠른 곱셈기능이 가능하도록 하여 전체 하드웨어의 양을 줄이기에 적당하도록 한 고속 클럭 활용을 위한 FIR 필터의 곱셈 장치 및 그 방법에 관한 것이다.

일반적으로 FIR 필터는 임펄스 응답의 계속 시간이 유한인 디지털 필터로써, 언제나 안정하며, 선형 위상 필터를 실현할 수 있는 장치이다.

그래서 FPGA를 통해서 FIR 필터를 구현할 때 FPGA의 마스터 클럭이 FIR 필터의 동작클럭으로 바로 쓰이는 경우는 없다.

또한 FIR 필터 자체적으로 멀티 레이트 처리(Multi Rate Processing)를 수행하기 때문에 FIR 필터의 입력 클럭과 출력 클럭은 다르게 된다.

종래에는 FPGA로 들어오는 마스터 클럭을 변환시켜서 FIR 필터의 요구에 맞게 하는 것이다.

도 1은 종래 FIR 필터의 곱셈 장치의 블록구성도이다.

이에 도시된 바와 같이, 마스터 클럭(Master Clock)을 샘플링 클럭(Sampling clock)으로 변환시키는 클럭변환부(1)와; 상기 클럭변환부(1)의 샘플링 클럭을 입력받고 필터 계수를 읽는 계수 롬(Coefficient ROM)(2)과; 상기 클럭변환부(1)에서변환된 샘플링 클럭에 따라 FIR 입력 데이터(FIR_IN)를 지연시키는 지연부(3)와; 상기 클럭변환부(1)의 샘플링 클럭을 입력받고, 상기 계수 롬(2)의 계수와 상기 지연부(3)의 입력 데이터(FIR_IN)를 입력받아 계수와 입력 데이터를 곱하고, 곱해진 값들을 모두 더하여 FIR 출력 데이터(FIR_OUT)를 출력시키는 곱셈/덧셈부(4)로 구성된다.

그래서 클럭변환부(1)는 마스터 클럭을 FIR 필터의 동작 클럭인 샘플링 클럭(Sampling clock)으로 변환시킨다. 여기서 실제 보드에 들어오는 마스터 클럭과 FIR 필터의 동작 클럭인 샘플링 클럭과는 맞지 않기 때문에 마스터 클럭을 샘플링 클럭에 맞게 바꿔주는 클럭변환기가 필요하게 된다.

계수 롬(2)은 클럭변환부(1)의 샘플링 클럭을 입력받고 필터 계수를 읽는다.

지연부(3)는 클럭변환부(1)에서 변환된 샘플링 클럭에 따라 FIR 입력 데이터(FIR_IN)를 지연시키는 것으로, 플립플롭의 역할을 수행한다.

곱셈/덧셈부(4)는 클럭변환부(1)의 샘플링 클럭을 입력받고, 계수 롬(2)의 계수와 지연부(3)의 입력 데이터(FIR_IN)를 입력받아 계수와 입력 데이터를 곱하고, 곱해진 값들을 모두 더하여 FIR 출력 데이터(FIR_OUT)를 출력시킨다.

그래서 계수 롬(2)에서 계수(Coefficient)는 sinc 함수의 순서대로 배열되어 있고, 클럭이 들어옴에 따라 차례로 입력 데이터와 곱셈을 수행하게 되는 것이다.

그러나 이러한 종래의 기술은 FPGA에 아무리 빠른 마스터 클럭이 들어와도 FIR 필터 클럭에 맞게 변환을 해야 하기 때문에 클럭을 변환시키는 블록이 반드시 필요한 단점이 있었다.

또한 변환된 클럭은 추가적 지연을 가지고 있어서 안정적이지 않고, 마스터 클럭보다 느리게 되어 고속의 마스터 클럭을 이용할 수 없는 문제점도 있었다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 FIR 필터를 하드웨어로 구현함에 있어서 FPGA에 들어오는 마스터 클럭을 변환시키지 않고 사용함으로써 클럭의 안정성을 높여 시스템이 전체적으로 안정되게 동작되도록 하고, 고속의 마스터 클럭을 바로 이용할 수 있게 하여 빠른 곱셈기능이 가능하도록 하여 전체 하드웨어의 양을 줄일 수 있는 고속 클럭 활용을 위한 FIR 필터의 곱셈 장치 및 그 방법을 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 고속 클럭 활용을 위한 FIR 필터의 곱셈 장치는,

마스터 클럭을 입력받고 필터 계수를 읽는 복수개의 계수 롬과; 상기 마스터 클럭을 입력받고, FIR 입력 데이터를 입력받아 지연시키는 지연부와; 상기 마스터 클럭을 입력받고, 상기 복수개의 계수 롬의 계수와 상기 지연부의 입력 데이터를 입력받아 계수와 입력 데이터를 곱하고, 곱해진 값들을 모두 더하여 FIR 출력 데이터를 출력시키는 곱셈/덧셈부를 포함하여 이루어짐을 그 기술적 구성상의 특징으로 한다.

상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 고속 클럭 활용을 위한 FIR 필터의 곱셈 방법은,

마스터 클럭을 이용하여 복수개의 계수 롬을 구성하는 제 1 단계와; 상기 마스터 클럭을 이용하여 지연부를 구성하는 제 2 단계와; 상기 복수개의 계수 롬 중에서 제 1 계수 롬의 계수를 배열하는 제 3 단계와; 상기 제 3 단계 후 상기 복수개의 계수 롬 중에서 나머지 계수 롬의 계수를 배열하는 제 4 단계와; 상기 제 4 단계 후 상기 마스터 클럭을 이용하여 계수와 입력 데이터를 곱하고 곱해진 값들을 모두 더하여 곱셈/덧셈을 수행하는 제 5 단계를 포함하여 수행함을 그 기술적 구성상의 특징으로 한다.

도 1은 종래 FIR 필터의 곱셈 장치의 블록구성도이고,

도 2는 본 발명에 의한 고속 클럭 활용을 위한 FIR 필터의 곱셈 장치의 블록구성도이며,

도 3은 본 발명에 의한 고속 클럭 활용을 위한 FIR 필터의 곱셈 방법을 보인 흐름도이고,

도 4는 본 발명에 의한 FIR 필터의 타이밍도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 클럭변환부 2 : 계수 롬

3 : 지연부 4 : 곱셈/덧셈부

10 : 계수 롬 11 : 제 1 계수 롬

12 : 제 2 계수 롬 13 : 제 3 계수 롬

14 : 제 4 계수 롬 20 : 지연부

30 ; 곱셈/덧셈부

이하, 상기와 같이 구성된 본 발명, 고속 클럭 활용을 위한 FIR 필터의 곱셈 장치 및 그 방법의 기술적 사상에 따른 일실시예를 도면을 참조하여 상세히 설명하면 다음과 같다.

도 2는 본 발명에 의한 고속 클럭 활용을 위한 FIR 필터의 곱셈 장치의 블록구성도이다.

이에 도시된 바와 같이, 마스터 클럭을 입력받고 필터 계수를 읽는 복수개의 계수 롬(10)과; 상기 마스터 클럭을 입력받고, FIR 입력 데이터(FIR_IN)를 입력받아 지연시키는 지연부(20)와; 상기 마스터 클럭을 입력받고, 상기 복수개의 계수 롬(10)의 계수와 상기 지연부(20)의 입력 데이터(FIR_IN)를 입력받아 계수와 입력 데이터를 곱하고, 곱해진 값들을 모두 더하여 FIR 출력 데이터(FIR_OUT)를 출력시키는 곱셈/덧셈부(30)를 포함하여 구성된다.

상기에서 복수개의 계수 롬(10)은, 상기 마스터 클럭과 FIR 필터 클럭 간의 비율로 롬 당 계수를 나눈 수를 최초 계수 값에서 더하고 롬의 최대 계수를 넘지않도록 하여 상기 복수개의 계수 롬(10) 중 제 1 계수 롬(11) 내의 계수가 배열되도록 하고, 상기 복수개의 계수 롬(10) 중 나머지 계수 롬들(12 ~ 14)은 상기 제 1 계수 롬(11)의 배열에 롬 당 계수 수를 더하여 계수가 배열되도록 한다.

도 3은 본 발명에 의한 고속 클럭 활용을 위한 FIR 필터의 곱셈 방법을 보인 흐름도이다.

이에 도시된 바와 같이, 마스터 클럭을 이용하여 복수개의 계수 롬(10)을 구성하는 제 1 단계(ST11)와; 상기 마스터 클럭을 이용하여 지연부(20)를 구성하는 제 2 단계(ST12)와; 상기 복수개의 계수 롬(10) 중에서 제 1 계수 롬(11)의 계수를 배열하는 제 3 단계(ST13)와; 상기 제 3 단계 후 상기 복수개의 계수 롬(10) 중에서 나머지 계수 롬의 계수를 배열하는 제 4 단계(ST14)와; 상기 제 4 단계 후 상기 마스터 클럭을 이용하여 계수와 입력 데이터를 곱하고 곱해진 값들을 모두 더하여 곱셈/덧셈을 수행하는 제 5 단계(ST15)를 포함하여 수행한다.

상기에서 제 1 단계(ST11)는, 복수개의 계수 롬(10)의 개수는 상기 마스터 클럭과 FIR 필터 클럭 간의 비율을 계수 총수에서 나누어 결정한다.

상기에서 제 2 단계(ST12)는, 상기 마스터 클럭과 FIR 필터 클럭 간의 비율에 맞게 데이터가 지연되어 처리되도록 한다.

상기에서 제 3 단계(ST13)는, 상기 마스터 클럭과 FIR 필터 클럭 간의 비율로 롬 당 계수를 나눈 수를 최초 계수 값에서 더하고 롬의 최대 계수를 넘지 않도록 하여 상기 제 1 계수 롬(11) 내에서 계수가 배열되도록 한다.

상기에서 제 4 단계(ST14)는, 나머지 계수 롬들(12 ~ 14)은 상기 제 1 계수롬(11)의 배열에 롬 당 계수 수를 더하여 계수를 배열한다.

이와 같이 구성된 본 발명에 의한 고속 클럭 활용을 위한 FIR 필터의 곱셈 장치 및 그 방법의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

먼저 본 발명에서는 FIR 필터 롬의 계수 배열을 일정한 법칙에 의해 재배열하고, 이 계수에 맞도록 데이터를 넣어주는 지연 블록을 만들어주게 된다.

그래서 복수개의 계수 롬(10)의 개수는 마스터 클럭과 FIR 필터 클럭 간의 비율을 계수 총수에서 나누어 결정한다. 또한 지연부(10)는 마스터 클럭과 FIR 필터 클럭 간의 비율에 맞게 데이터가 지연되어 처리되도록 한다.

그리고 제 1 계수 롬(11)은 마스터 클럭과 FIR 필터 클럭 간의 비율로 롬 당 계수를 나눈 수를 최초 계수 값에서 더하고 롬의 최대 계수를 넘지 않도록 하여 계수가 배열되도록 한다. 또한 복수개의 계수 롬(10) 중 나머지 계수 롬들(12 ~ 14)은 제 1 계수 롬(11)의 배열에 롬 당 계수 수를 더하여 계수를 배열한다.

도 4는 본 발명에 의한 FIR 필터의 타이밍도이다.

예를 들어, 마스터 클럭이 32MHz, FIR 필터의 입력 클럭이 2MHz, 출력 클럭이 8MHz이고, 계수의 수가 64라고 하고 편의상 1번에서 64번이라고 하자.

그러면 종래의 FIR 필터는 32MHz에서 2MHz로 32MHz에서 8MHz로 클럭을 변환시키는 블록을 만들어야 한다. 즉, 제 1 클럭변환부(1)에서 32MHz의 마스터 클럭을 2MHz의 심볼 클럭으로 변환시키고, 제 2 클럭변환부(2)에서 32MHz의 마스터 클럭을 8MHz의 샘플링 클럭으로 변환시켜야 한다.

종래 FIR 필터의 계수 배치 순서는 다음과 같다.

"1 2 3 4 5 6 7 8 9 10 …… 58 59 60 61 62 63 64"

본 발명은 계수의 재배열과 이에 맞는 데이터 지연 블록을 만드는 것이다.

계수 재배열 법칙은 다음과 같다.

1) FIR 필터의 롬 개수 결정

32MHz / 2MHz = 16 이므로, 마스터 클럭이 16번 동작할 때 데이터가 들어가면 되므로, 64개의 계수 롬(10)을 16개씩 묶어서 구성을 한다.

64 / 16 = 4 이므로, 4개의 계수 롬(11 ~ 14)이 만들어지고, 지연부(20)는 16클럭 마다 값을 넣어준다. 지연부(20)의 값 역시 16클럭 마다 순차적으로 4개의 계수 롬(11 ~ 14)에 전달이 되면 되는 것이다.

2) 계수 롬(10) 내의 계수 배치

상기한 예에서 계수 롬(10) 역시 1번에서 4번까지 이름을 붙이면, 1번인 제 1 계수 롬(11)은 1에서 16번, 2번인 제 2 계수 롬(12)은 17에서 32번, 3번인 제 3 계수 롬(13)은 33번에서 48번, 4번 롬인 제 4 계수 롬(14)은 49번에서 64번이 된다. 각각의 롬에서 계수 순서는 동일하고, 단지 16씩 더한 결과가 된다.

32MHz / 8MHz = 4 이므로, 4클럭 마다 처음의 순차적 계수 값을 배열하면 된다.

최초 계수 값에 16/4 를 해서 각 계수 롬의 최대 계수를 넘지 않도록 더하면 된다.

즉, 제 1 계수 롬(11)의 경우 : 1 5 9 13 2 6 10 14 3 7 11 15 4 8 12 16

제 2 계수 롬(12)의 경우 : 17 21 25 29 18 22 26 30 19 23 27 24 28 32

제 3 계수 롬(13)의 경우 : 33 37 41 45 34 38 42 46 35 39 43 40 44 48

제 4 계수 롬(14)의 경우 : 49 53 57 61 50 54 58 62 51 55 59 56 60 64

따라서 개선된 계수 배열은 마스터 클럭을 가지고 FIR 필터의 입/출력에 맞게 조정하여 배치를 하는 것이다.

이처럼 본 발명은 FIR 필터를 하드웨어로 구현함에 있어서 FPGA에 들어오는 마스터 클럭을 변환시키지 않고 사용함으로써 클럭의 안정성을 높여 시스템이 전체적으로 안정되게 동작되도록 하고, 고속의 마스터 클럭을 바로 이용할 수 있게 하여 빠른 곱셈기능이 가능하도록 하여 전체 하드웨어의 양을 줄이게 되는 것이다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이, 본 발명에 의한 고속 클럭 활용을 위한 FIR 필터의 곱셈 장치 및 그 방법은 FIR 필터를 하드웨어로 구현함에 있어서 FPGA에 들어오는 마스터 클럭을 변환시키지 않고 사용함으로써 클럭의 안정성을 높여 시스템이 전체적으로 안정되게 동작되도록 하고, 고속의 마스터 클럭을 바로 이용할 수 있게 하여 빠른 곱셈기능이 가능하도록 하여 전체 하드웨어의 양을 줄일 수 있는 효과가 있게 된다.

또한 본 발명은 빠른 마스터 클럭을 그대로 FIR 필터에 이용할 수 있기 때문에 빠른 곱셈 계산이 이루어지고, 이에 따라 필요한 곱셈기의 수를 줄일 수 있게 된다. FIR 필터의 하드웨어 대부분은 곱셈기가 차지하고 있는데, 곱셈기의 수를 줄일 수 있게 되어, 전체 FIR 필터 하드웨어의 크기를 줄일 수 있는 효과가 있게 된다.

Claims (7)

1. 마스터 클럭을 입력받고 필터 계수를 읽는 복수개의 계수 롬과;

   상기 마스터 클럭을 입력받고, FIR 입력 데이터를 입력받아 지연시키는 지연부와;

   상기 마스터 클럭을 입력받고, 상기 복수개의 계수 롬의 계수와 상기 지연부의 입력 데이터를 입력받아 계수와 입력 데이터를 곱하고, 곱해진 값들을 모두 더하여 FIR 출력 데이터를 출력시키는 곱셈/덧셈부를 포함하여 구성된 것을 특징으로 하는 고속 클럭 활용을 위한 FIR 필터의 곱셈 장치.
2. 제 1 항에 있어서, 상기 복수개의 계수 롬은,

   상기 마스터 클럭과 FIR 필터 클럭 간의 비율로 롬 당 계수를 나눈 수를 최초 계수 값에서 더하고 롬의 최대 계수를 넘지 않도록 하여 상기 복수개의 계수 롬 중 제 1 계수 롬 내의 계수가 배열되도록 하고, 상기 복수개의 계수 롬 중 나머지 계수 롬들은 상기 제 1 계수 롬의 배열에 롬 당 계수 수를 더하여 계수가 배열되도록 하는 것을 특징으로 하는 고속 클럭 활용을 위한 FIR 필터의 곱셈 장치.
3. 마스터 클럭을 이용하여 복수개의 계수 롬을 구성하는 제 1 단계와;

   상기 마스터 클럭을 이용하여 지연부를 구성하는 제 2 단계와;

   상기 복수개의 계수 롬 중에서 제 1 계수 롬의 계수를 배열하는 제 3 단계와;

   상기 제 3 단계 후 상기 복수개의 계수 롬 중에서 나머지 계수 롬의 계수를 배열하는 제 4 단계와;

   상기 제 4 단계 후 상기 마스터 클럭을 이용하여 계수와 입력 데이터를 곱하고 곱해진 값들을 모두 더하여 곱셈/덧셈을 수행하는 제 5 단계를 포함하여 수행하는 것을 특징으로 하는 고속 클럭 활용을 위한 FIR 필터의 곱셈 방법.
4. 제 3 항에 있어서, 상기 제 1 단계는,

   복수개의 계수 롬의 개수는 상기 마스터 클럭과 FIR 필터 클럭 간의 비율을 계수 총수에서 나누어 결정하는 것을 특징으로 하는 고속 클럭 활용을 위한 FIR 필터의 곱셈 방법.
5. 제 3 항에 있어서, 상기 제 2 단계는,

   상기 마스터 클럭과 FIR 필터 클럭 간의 비율에 맞게 데이터가 지연되어 처리되도록 하는 것을 특징으로 하는 고속 클럭 활용을 위한 FIR 필터의 곱셈 방법.
6. 제 3 항에 있어서, 상기 제 3 단계는,

   상기 마스터 클럭과 FIR 필터 클럭 간의 비율로 롬 당 계수를 나눈 수를 최초 계수 값에서 더하고 롬의 최대 계수를 넘지 않도록 하여 상기 제 1 계수 롬 내에서 계수가 배열되도록 하는 것을 특징으로 하는 고속 클럭 활용을 위한 FIR 필터의 곱셈 방법.
7. 제 3 항에 있어서, 상기 제 4 단계는,

   나머지 계수 롬들은 상기 제 1 계수 롬의 배열에 롬 당 계수 수를 더하여 계수를 배열하는 것을 특징으로 하는 고속 클럭 활용을 위한 FIR 필터의 곱셈 방법.