KR100739947B1

KR100739947B1 - 반도체 메모리 소자의 카운터 회로

Info

Publication number: KR100739947B1
Application number: KR1020060047678A
Authority: KR
Inventors: 유병성
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-05-26
Filing date: 2006-05-26
Publication date: 2007-07-16

Abstract

본 발명은 반도체 소자의 카운터 회로에 관한 것으로, 외부 클럭을 지연시켜 각 카운터부로 출력하는 지연 클럭 생성부를 구비하여 외부 클럭 보다 클럭 폭이 작은 지연 클럭을 사용하여 각 카운터부를 동작시킴으로써, 고주파수 사용에 따른 클럭 스큐과 지터 현상 및 이에 따른 클럭의 레이스 현상을 방지할 수 있는 반도체 메모리 소자의 카운터 회로를 개시한다.

카운터, 스큐, 지터, 레이스 현상

Description

반도체 메모리 소자의 카운터 회로{Counter circuit in semiconductor memory device}

도 1은 종래 기술에 따른 반도체 메모리 소자의 카운터 회로이다.

도 2a 및 2b는 종래 기술에 따른 카운터 회로의 문제점을 나타내는 신호의 파형도이다.

도 3은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 카운터 회로이다.

도 4는 도 3의 지연 클럭 생성부의 블럭도이다.

도 5는 도 4의 클럭 생성기의 상세 회로도이다.

도 6 도 4의 지연부의 상세 회로도이다.

<도면의 주요 부분에 대한 부호 설명>

100 : 카운터 회로 110 내지 130 : 카운터부

140 : 지연 클럭 생성부 111 내지 114, 121 내지 124 : 단위 카운터

115 및 125 : 조합부 141 : 지연부

142 내지 144 : 클럭 생성기

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 스큐 및 지터 현상을 방지하는 카운터 회로에 관한 것이다.

카운터 회로는 디지탈 회로 등에는 필수적으로 사용되는 회로로서, 일정 주기의 클럭 신호를 입력받아, 입력된 클럭 신호에 동기되어 소정의 계수 동작이 이루어지고, 또 계수 동작에 의해 발생한 계수값을 출력하는 회로이다.

또한, 반도체 메모리 소자의 카운터 회로는 타이밍과 어드레스의 멀티플렉싱을 제어하는 주요 부분이다.

도 1은 일반적인 반도체 메모리 소자의 카운터 회로의 블럭도이다.

도 1을 참조하면, 제1 카운터부(10)는 다수의 단위 카운터(11 내지 14)를 포함한다. 다수의 단위 카운터(11 내지 14)는 외부의 어드레스 정보를 갖는 클럭 신호(CLK)에 동기 되어 다수의 캐리 비트(carry bit:C1 내지 C4)를 출력한다. 조합부(15)는 다수의 캐리 비트(C1 내지 C4)를 조합하여 조합신호(sum bit:S1)를 출력한다. 제2 카운터부(20)는 다수의 단위 카운터(21 내지 24)를 포함한다. 다수의 단위 카운터(21 내지 24)는 조합신호(S1)에 동기 되어 다수의 캐리 비트(C5 내지 C8)를 출력한다. 조합부(15)는 다수의 캐리 비트(C1 내지 C4)를 조합하여 조합신호(S2)를 출력한다.

이러한 카운터 회로는 반도체 메모리 소자가 점차 고주파수 영역에서 동작하면서 도 2a와 같이 극성(polarity) 및 클럭 스큐(skew)의 문제점이 발생한다. 즉, 프리차지 시간에 따른 클럭 레이턴시(latency)가 발생하여 클럭의 생성 시점이 늦어지게 되고, 클럭의 스큐 및 지터(jitter)에 의한 왜곡이 발생하게 된다. 이러한 문제점에 의해 우선 순위에 있는 클럭들에 도 2b와 같은 레이스 현상이 발생할 수 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 외부 클럭을 지연시켜 각 카운터부로 출력하는 지연 클럭 생성부를 구비하여 외부 클럭 보다 클럭 폭이 작은 지연 클럭을 사용하여 각 카운터부를 동작시킴으로써, 고주파수 사용에 따른 클럭 스큐과 지터 현상 및 이에 따른 클럭의 레이스 현상을 방지할 수 있는 반도체 메모리 소자의 카운터 회로를 제공하는 데 있다.

본 발명의 일실시 예에 따른 반도체 메모리 소자의 카운터 회로는 지연 클럭 생성부와, 제1 카운터부와, 제2 카운터부, 및 제3 카운터부를 포함한다.

지연 클럭 생성부는 외부 클럭을 입력 받아 상기 외부 클럭보다 클럭 폭이 작은 다수의 지연 클럭을 생성한다. 제1 카운터부는 상기 외부 클럭을 입력 받아 다수의 단위 카운터를 이용하여 제1 카운팅 클럭과 제1 캐리 조합 신호를 출력한다. 제2 카운터부는 다수의 지연 클럭 중 하나와, 상기 제1 캐리 조합 신호를 입력받아 제2 카운팅 클럭과 제2 캐리 조합 신호를 출력한다. 제3 카운터부는 다수의 지연 클럭 중 하나와, 상기 제2 캐리 조합 신호를 입력받아 제3 카운팅 클럭과 제3 캐리 조합 신호를 출력한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3을 참조하면 카운터 회로(100)는 다수의 카운터부(110 내지 130)와 지연 클럭 생성부(140)를 포함한다.

카운터부(110)는 다수의 단위 카운터(111 내지 114) 및 조합부(115)를 포함한다. 다수의 단위 카운터(111 내지 114) 각각은 외부 데이터 정보(예를 들어, 어드레스 정보)를 갖는 외부 클럭(CLK)을 입력받아 캐리 비트 신호(C1 내지 C4)를 출력하고, 외부 클럭(CLK)을 카운팅 클럭(CLK0)으로 출력한다. 조합부(115)는 캐리 비트 신호(C1 내지 C4)를 합하여 조합신호(S1)로 출력한다.

다수의 카운터부(120 및 130)는 그 구성 및 동작이 유사하므로 하나의 카운터부(120)를 예를 들어 설명한다.

카운터부(120)는 다수의 단위 카운터(121 내지 124) 및 조합부(125)를 포함한다. 다수의 단위 카운터(121 내지 124) 각각은 지연 클럭 생성부(140)에서 출력 된 지연 클럭(CLK_DEL1)과, 카운터부(110)에서 출력된 조합신호(S1)를 입력받아 캐리 비트 신호(C5 내지 C8)를 출력하고, 조합신호(S1)를 카운팅 클럭(CLK1)으로 출력한다. 조합부(125)는 캐리 비트 신호(C5 내지 C8)를 합하여 조합신호(S2)로 출력한다. 조합신호(S2)는 다음 카운터부(예를 들어, 130)에 입력된다.

지연 클럭 생성부(140)는 외부 클럭(CLK)을 입력받아 다수의 지연 클럭(CLK_DEL1 내지 CLK_DELn)을 출력한다.

도 4는 도 3의 지연 클럭 생성부(140)의 상세 블럭도이다.

도 4를 참조하면 지연 클럭 생성부(140)는 지연부(141) 및 다수의 클럭 생성기(142)를 포함한다. 지연부(141)는 외부 클럭(CLK)을 입력받아 지연시켜 지연 신호(DEL)를 출력한다. 클럭 생성기(142)는 외부 클럭(CLK)과 지연 신호(DEL)에 응답하여 외부 클럭(CLK)보다 신호 폭이 좁은 지연 클럭(CLK_DEL1)을 출력한다. 클럭 생성기(143)는 외부 클럭(CLK)과 지연 클럭(CLK_DEL1)에 응답하여 지연 클럭(CLK_DEL2)를 출력한다. 클럭 생성기(144)는 외부 클럭(CLK)과 지연 클럭(CLK_DELn-1)에 응답하여 지연 클럭(CLK_DELn)을 생성한다.

도 5는 도 4의 클럭 생성기(142)의 상세 회로도이다.

도 5를 참조하면, 다수의 NMOS 트랜지스터(N1 내지 N4) 및 인버터(I1)를 포함한다. NMOS 트랜지스터(N1, N3 및 N4)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결된다. NMOS 트랜지스터(N1 및 N3)는 외부 클럭(CLK)에 응답하여 턴온되고, NMOS 트랜지스터(N4)는 지연 신호(DEL)에 응답하여 턴온되어 전원 전압(VDD)을 노드(NC)에 연결하거나, 접지 전압(VSS)을 노드(NC)에 연결하여 프리차지 또는 디스차지 동작을 한다. 인버터(I1)는 노드(NC)의 전위를 반전시켜 지연 클럭(CLK_DEL1)으로 출력한다. NMOS 트랜지스터(N2)는 지연 클럭(CLK_DEL1)에 응답하여 턴온되어 노드(NC)에 전원 전압(VDD)을 인가한다.

도 4의 클럭 생성기(142)와 클럭 생성기(143 내지 144)는 지연 신호(DEL) 대신 지연 클럭(CLK_DEL1) 또는 (CLK_DELn-1)이 입력되는 점만 다르고 다른 구성 및 동작은 유사하므로 상세한 설명은 생략하도록 한다.

도 6은 도 4의 지연부(141)의 상세 회로도이다.

도 6`을 참조하면, 지연부(141)는 직렬 연결된 다수의 인버터(I2 내지 I5) 및 인버터(I3)와 인버터(I4) 사이에 연결된 다수의 캐패시터(CP1 내지 CP3)를 포함한다. 다수의 인버터(I2 내지 I5)는 입력되는 외부 클럭(CLK)을 버퍼링하여 ㅈ지징지여연 신호(DEL)로 출력한다. 용량이 각각 다른 다수의 캐패시터(CP1 내지 CP3)는 메탈 옵션에 따라 노드(MO1) 및 노드(MO2)에 따라 연결 또는 분리가 가능하여 인버터(I3)에서 출력된 신호에 지연 시간을 조절할 수 있다.

도 3 내지 도 6을 참조하여 본 발명에 따른 카운터 회로(100)의 동작을 설명하면 다음과 같다.

카운터부(110)는 외부 클럭(CLK)에 응답하여 카운팅 클럭(CLK0) 및 조합 신호(S1)를 출력한다.

지연 클럭 생성부(140)는 외부 클럭(CLK)을 입력받아 외부 클럭(CLK) 보다 클럭 폭이 좁은 지연 클럭(CLK_DEL1 내지 CLK_DELn)을 출력한다. 지연 클럭 생성부(140)의 지연부(141)는 메탈 옵션에 따라 연결되는 캐패시터(CP1 내지 CP3)의 연 결 상태를 제어하여 지연량을 조절할 수 있다. 카운터부(120)는 카운터부(110)에서 출력된 조합신호(S1)과 지연 클럭(CLK_DEL1)에 응답하여 카운팅 클럭(CLK1)을 출력한다. 이때, 외부 클럭(CLK) 보다 클럭 폭이 좁은 지연 클럭(CLK_DEL1)에 의해 단위 카운터(121)에서 프리차지 및 이벨류에이션 타이밍이 오버랩되어 클럭의 왜곡이 줄어들게 된다. 즉, 외부 클럭(CLK)을 이용하여 생성한 조합신호(S1) 보다 클럭 폭이 좁은 지연 클럭(CLK_DEL1)은 클럭의 왜곡 없이 조합신호(S1)에 동기되어 캐리 비트 신호(C5)를 출력할 수 있다. 카운터부(110 내지 130)에서 출력되는 카운팅 클럭(CLK0 내지 CLKn)은 반도체 메모리 소자의 어드레스를 카운팅하는 역할을 한다.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명의 일실시 예에 따르면, 외부 클럭을 지연시켜 각 카운터부로 출력하는 지연 클럭 생성부를 구비하여 외부 클럭 보다 클럭 폭이 작은 지연 클럭을 사용하여 각 카운터부를 동작시킴으로써, 고주파수 사용에 따른 클럭 스큐과 지터 현상 및 이에 따른 클럭의 레이스 현상을 방지할 수 있다.

Claims

외부 클럭을 입력 받아 상기 외부 클럭보다 클럭 폭이 작은 다수의 지연 클럭을 생성하는 지연 클럭 생성부;

상기 외부 클럭을 입력 받아 다수의 단위 카운터를 이용하여 제1 카운팅 클럭과 제1 캐리 조합 신호를 출력하는 제1 카운터부; 및

상기 다수의 지연 클럭 중 하나와, 상기 제1 캐리 조합 신호를 입력받아 제2 카운팅 클럭과 제2 캐리 조합 신호를 출력하는 제2 카운터부; 및

상기 다수의 지연 클럭 중 하나와, 상기 제2 캐리 조합 신호를 입력받아 제3 카운팅 클럭과 제3 캐리 조합 신호를 출력하는 제3 카운터부를 포함하는 반도체 메모리 소자의 카운터 회로.
제1 항에 있어서, 상기 지연 클럭 생성부는

상기 외부 클럭을 지연시켜 지연 신호를 출력하는 지연부;

상기 지연 신호와 상기 외부 클럭에 응답하여 상기 외부 클럭보다 클럭폭이 작은 상기 다수의 지연 클럭 중 제1 지연 클럭을 생성하는 제1 클럭 생성기; 및

상기 제1 지연 클럭과 상기 외부 클럭에 응답하여 상기 외부 클럭보다 클럭폭이 작은 상기 다수의 지연 클럭 중 제2 지연 클럭을 생성하는 제2 클럭 생성기를 포함하는 반도체 메모리 소자의 카운터 회로.
제 2 항에 있어서, 지연부는

짝수개로 이루어진 다수의 인버터; 및

상기 인버터들 사이의 한 노드에 연결되어 지연시간을 제어하는 다수의 캐패시터들을 포함하는 반도체 메모리 소자의 카운터 회로.
제 3 항에 있어서,

상기 다수의 인버터는 상기 외부 클럭을 버퍼링하여 일정시간 지연시켜 상기 지연 신호로 출력하는 반도체 메모리 소자의 카운터 회로.
제 3 항에 있어서,

상기 다수의 캐패시터들은 메탈 옵션을 이용하여 상기 인버터들 사이의 한 노드와의 연결 상태를 제어하여 지연시간을 제어하는 반도체 메모리 소자의 카운터 회로.
제 2 항에 있어서, 상기 제1 클럭 생성기는

전원 전압과 제1 노드 사이에 연결되어 상기 외부 클럭에 응답하여 상기 제1 노드를 프리차지하는 제1 트랜지스터;

상기 제1 노드에 연결되어 상기 외부 클럭에 응답하여 턴온되는 제2 트랜지스터;

상기 제2 트랜지스터와 접지 전압 사이에 연결되고, 상기 지연 신호에 응답하여 턴온되어 상기 제1 노드의 전위를 디스차지하는 제3 트랜지스터;

상기 제1 노드에 연결되어 상기 제1 노드의 전위를 반전시켜 상기 제1 지연 클럭으로 출력하는 인버터; 및

상기 전원 전압과 상기 제1 노드 사이에 연결되고, 상기 제1 지연 클럭에 응답하여 턴온되는 제4 트랜지스터를 포함하는 반도체 메모리 소자의 카운터 회로.
제 1 항에 있어서, 상기 제1 카운터부는

상기 외부 클럭에 응답하여 제1 캐리 비트 신호를 출력하는 상기 다수개의 제1 단위 카운터;

상기 외부 클럭과 상기 제1 캐리 비트 신호에 응답하여 제1 캐리 비트 신호를 출력하는 제2 단위 카운터; 및

상기 제1 및 제2 캐리 비트 신호를 합하여 상기 제1 캐리 조합 신호를 출력하는 조합부를 포함하는 반도체 메모리 소자의 카운터 회로.
제 1 항에 있어서, 상기 제2 카운터부는

상기 제1 지연 클럭과 상기 제1 캐리 조합 신호에 응답하여 제1 캐리 비트 신호를 출력하는 제1 단위 카운터;

상기 제1 지연 클럭과 상기 제1 캐리 비트 신호에 응답하여 제2 캐리 비트 신호를 출력하는 제2 단위 카운터; 및

상기 제1 및 제2 캐리 비트 신호를 합하여 상기 제2 캐리 조합 신호를 출력하는 조합부를 포함하는 반도체 메모리 소자의 카운터 회로.