KR101097466B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 라이징 DLL 클럭 신호에 응답하여 제 1 라이징 스트로브 신호를 출력하기 위한 제 1 스트로브 신호 생성부, 폴링 DLL 클럭 신호에 응답하여 상기 제 1 라이징 스트로브 신호와 위상이 반전되고 동일한 타이밍에 활성화되는 제 2 라이징 스트로브 신호를 출력하기 위한 제 2 스트로브 신호 생성부, 상기 폴링 DLL 클럭 신호에 응답하여 제 1 폴링 스트로브 신호를 출력하기 위한 제 3 스트로브 신호 생성부, 및 상기 라이징 DLL 클럭 신호에 응답하여 상기 제 1 폴링 스트로브 신호와 위상이 반전되고 동일한 타이밍에 활성화되는 제 2 폴링 스트로브 신호를 출력하기 위한 제 4 스트로브 신호 생성부를 포함하는 반도체 메모리 장치를 제공한다.
스트로브 신호, 데이터 출력, 반도체

Description

반도체 메모리 장치 {SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터 출력 스트로브 신호 생성 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 외부 클럭 신호를 입력받아 내부 클럭 신호를 생성한다. 외부 클럭 신호와 내부 클럭 신호간에는 반도체 소자 내의 지연으로 인한 클럭 스큐(clock skew)가 발생할 수 있다. 그래서 반도체 소자 내에는 이를 보상해 주기 위한 클럭 동기화 회로를 구비하고 있으며, 이러한 클럭 동기회로에는 대표적으로 위상 고정 루프(Phase Locked Loop : PLL)와 지연 고정 루프(Delay Locked Loop : DLL)등이 있다.
이렇게 생성된 내부 클럭 신호는 반도체 소자 내의 여러 회로에 입력되어 각 회로의 레퍼런스(reference)로 사용된다.
한편, 반도체 메모리 장치는 데이터 출력 동작을 위해 데이터 출력 버퍼를 구비한다. 그리고 데이터 출력 버퍼는 글로벌 입출력 라인을 통해 전달되는 데이터를 데이터 출력 스트로브 신호에 동기시켜 출력하는 기능을 수행한다. 데이터 출력 스트로브 신호는 DLL(Delay Locked Loop) 클럭의 라이징 에지 타임에 하이(High) 구간을 갖는 클럭(라이징 클럭) 또는 DLL 클럭의 폴링 에지 타임에 하이 구간을 갖는 클럭(폴링 클럭)으로부터 생성되며, 이와 같은 기능을 위해 데이터 출력 스트로브 신호 생성 회로가 구비된다.
도 1은 일반적인 데이터 출력 장치의 일실시예 구성도이다.
도 1에 따른 데이터 출력 장치는 지연고정루프(110), 데이터 출력 스트로브 신호 생성부(130), 및 데이터 출력부(150)를 포함한다.
상기 지연고정루프(110)는 외부 클럭 신호(CLK_EXT)를 입력받아 외부 클럭 신호(CLK_EXT)의 라이징 에지(rising edge)에 대응하며 클럭 스큐를 보상한 라이징 DLL 클럭 신호(RCLK_DLL)와, 외부 클럭 신호(CLK_EXT)의 폴링 에지(falling edge)에 대응하며 클럭 스큐를 보상한 폴링 DLL 클럭 신호(FCLK_DLL)를 생성한다.
상기 데이터 출력 스트로브 신호 생성부(130)는 상기 라이징 DLL 클럭 신호(RCLK_DLL) 및 상기 폴링 DLL 클럭 신호(FCLK_DLL)를 입력받아, 데이터 출력 스트로브 신호들(RCLK_D0, RCLK_DOB, FCLK_D0, FCLK_DOB)을 생성한다.
상기 데이터 출력부(150)는 데이터를 상기 데이터 출력 스트로브 신호들에 동기시켜 출력한다.
도 2는 도 1에 도시된 데이터 출력 스트로브 신호 생성부(130)의 상세 구성도이다.
상기 데이터 출력 스트로브 신호 생성부(130)는 데이터 출력 스트로브 신호들(RCLK_D0, RCLK_DOB, FCLK_D0, FCLK_DOB)를 생성하기 위해 라이징 데이터 인에이블 신호(ROUTEN) 및 폴링 데이터 인에이블 신호(FOUTEN)도 입력받는다. 여기서, 상기 라이징 데이터 인에이블 신호(ROUTEN)는 클럭의 라이징 구간에 데이터가 출력되도록 로직 로우에서 로직 하이 레벨로 활성화되는 인에이블 신호이고, 상기 폴링 데이터 인에이블 신호(FOUTEN)는 클럭의 폴링 구간에 데이터가 출력되도록 로직 로우에서 로직 하이 레벨로 활성화되는 인에이블 신호이다.
도 2에 도시된 바와 같이, 데이터 출력 스트로브 신호 생성부(130)는 라이징 DLL 클럭 신호(RCLK_DLL) 및 상기 라이징 데이터 인에이블 신호(ROUTEN)를 입력받아 NAND 연산을 수행하는 제 1 NAND 게이트(131), 상기 제 1 NAND 게이트(131)의 출력 신호를 입력받아 상기 제 1 NAND 게이트(131) 출력의 위상을 반전시켜 제 1 라이징 스트로브 신호(RCLK_DO)로 출력하기 위한 제 1 인버터(132), 상기 제 1 인버터(132)의 출력 신호를 입력받아 상기 제 1 인버터(132) 출력의 위상을 반전시켜 제 2 라이징 스트로브 신호(RCLK_DOB)로 출력하기 위한 제 2 인버터(133), 폴링 DLL 클럭 신호(FCLK_DLL) 및 상기 폴링 데이터 인에이블 신호(FOUTEN)를 입력받아 NAND 연산을 수행하는 제 2 NAND 게이트(135), 상기 제 2 NAND 게이트(135)의 출력 신호를 입력받아 상기 제 2 NAND 게이트(135) 출력의 위상을 반전시켜 제 1 폴링 스트로브 신호(FCLK_DO)로 출력하기 위한 제 3 인버터(136), 및 상기 제 3 인버터(136)의 출력 신호를 입력받아 상기 제 3 인버터(136) 출력의 위상을 반전시켜 제 2 폴링 스트로브 신호(FCLK_DOB)로 출력하기 위한 제 4 인버터(137)를 포함한 다.
즉, 제 2 라이징 스트로브 신호(RCLK_DOB)는 제 1 라이징 스트로브 신호(RCLK_DO)를 반전시켜 생성되고, 제 2 폴링 스트로브 신호(FCLK_DOB)는 제 1 폴링 스트로브 신호(FCLK_DO)를 반전시켜 생성된다. 따라서, 제 2 라이징 스트로브 신호(RCLK_DOB)는 제 1 라이징 스트로브 신호(RCLK_DO)에 비해 인버터 1개 만큼의 지연이 발생하고, 제 2 폴링 스트로브 신호(FCLK_DOB)는 제 1 폴링 스트로브 신호(FCLK_DO)에 비해 인버터 1개 만큼의 지연이 발생한다.
도 3은 도 1에 도시된 데이터 출력부(150)의 상세 구성도이다.
도 3에 도시된 바와 같이, 데이터 출력부(150)는 제 1 라이징 스트로브 신호(RCLK_DO) 및 제 2 라이징 스트로브 신호(RCLK_DOB)에 응답하여 제 1 데이터 신호(RDO)를 출력하고, 제 1 폴링 스트로브 신호(FCLK_DO) 및 제 2 폴링 스트로브 신호(FCLK_DOB)에 응답하여 제 2 데이터 신호(FDO)를 출력한다. 이에 따라, 상기 데이터 출력부(150)에서 최종 데이터 (DATA)가 출력된다.
따라서, 도 4에 도시된 바와 같이, 데이터 출력부(15)에서는 서로 반전된 위상을 가지는 제 1 라이징 스트로브 신호(RCLK_DO) 및 제 2 라이징 스트로브 신호(RCLK_DOB)을 입력받아 제 1 데이터 신호(RDO)를 출력하고, 서로 반전된 위상을 가지는 제 1 폴링 스트로브 신호(FCLK_DO) 및 제 2 폴링 스트로브 신호(FCLK_DOB)를 입력받아 제 2 데이터 신호(FDO)를 출력한다. 이 때, 상기 제 1 데이터 신호(RDO) 및 상기 제 2 데이터 신호(FDO)는 번갈아 가며 출력된다. 그러나, 도 4 에 도시된 바와 같이, 각 스트로브 신호들의 라이징 타임과 폴링 타임이 각각 다르 므로, Vox가 크고, 데이터 유효 구간(data valid window, tDV)이 작다. 여기서, Vox (deviation of the output cross point voltage from the termination voltage)란, 데이터 출력시 이용되는 스트로브 신호들의 교차 전압과 데이터 출력부(15)의 구동을 위해 사용되는 전원전압(VDD)의 중간 전압(VDD/2) 사이의 전압차를 나타낸다.
따라서, 종래에는 왜곡된 형태의 데이터가 출력되었다. 즉, 원하는 타이밍에 안정적인 전압레벨의 데이터를 출력하지 못해 반도체 소자의 성능을 저하시키게 되는 문제점이 있었다.
본 발명의 시시예는 위상이 반대인 두개의 클럭 신호가 동일한 타이밍에 활성화되도록 함으로써, 상기 클럭 신호들에 동기화되어 출력되는 데이터의 데이터 유효 구간(data valid window, tDV)을 확보하고 Vox 특성을 개선시키기 위한 데이터 출력 스트로브 신호 생성 회로를 포함하는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 라이징 DLL 클럭 신호에 응답하여 제 1 라이징 스트로브 신호를 출력하기 위한 제 1 스트로브 신호 생성부; 폴링 DLL 클럭 신호에 응답하여 상기 제 1 라이징 스트로브 신호와 위상이 반전되고 동일한 타이밍에 활성화되는 제 2 라이징 스트로브 신호를 출력하기 위한 제 2 스트로브 신호 생성부; 상기 폴링 DLL 클럭 신호에 응답하여 제 1 폴링 스트로브 신호를 출력하기 위한 제 3 스트로브 신호 생성부; 및 상기 라이징 DLL 클럭 신호에 응답하여 상기 제 1 폴링 스트로브 신호와 위상이 반전되고 동일한 타이밍에 활성화되는 제 2 폴링 스트로브 신호를 출력하기 위한 제 4 스트로브 신호 생성부를 구비한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는, 지연고정루프(310), 제 1 스트로브 신호 생성부(331), 제 2 스트로브 신호 생성부(332), 제 3 스트로브 신호 생성부(333), 제 4 스트로브 신호 생성부(334), 및 데이터 출력부(350)를 포함한다.
상기 지연고정루프(310)는 외부 클럭 신호(CLK_EXT)를 입력받아 외부 클럭 신호(CLK_EXT)의 라이징 에지(rising edge)에 대응하며 클럭 스큐를 보상한 라이징 DLL 클럭 신호(RCLK_DLL)와, 외부 클럭 신호(CLK_EXT)의 폴링 에지(falling edge)에 대응하며 클럭 스큐를 보상한 폴링 DLL 클럭 신호(FCLK_DLL)를 생성한다. 여기서, 상기 지연고정루프(310)가 출력하는 라이징 DLL 클럭 신호(RCLK_DLL)와 폴링 DLL 클럭 신호(FCLK_DLL)는 듀티비(Duty Ratio)가 50% 인 신호이다. 이미 듀티비(Duty Ratio)가 50% 인 신호를 출력하는 지연고정루프(310)에 대해서 많이 연구되고 있으므로, 이에 대한 자세한 설명은 생략하기로 한다.
상기 제 1 스트로브 신호 생성부(331)는 상기 라이징 DLL 클럭 신호(RCLK_DLL)를 입력받아 제 1 라이징 스트로브 신호(RCLK_D0)를 생성하여 출력한다.
상기 제 2 스트로브 신호 생성부(332)는 상기 폴링 DLL 클럭 신호(FCLK_DLL)를 입력받아 상기 제 1 라이징 스트로브 신호(RCLK_DO)와 위상이 반전되고 동일한 타이밍에 활성화되는 제 2 라이징 스트로브 신호(RCLK_D0B)를 생성하여 출력한다.
상기 제 3 스트로브 신호 생성부(333)는 상기 폴링 DLL 클럭 신호(FCLK_DLL)를 입력받아 제 1 폴링 스트로브 신호(FCLK_D0)를 생성하여 출력한다.
상기 제 4 스트로브 신호 생성부(334)는 상기 라이징 DLL 클럭 신호(RCLK_DLL)를 입력받아 상기 제 1 폴링 스트로브 신호(FCLK_DO)와 위상이 반전되고 동일한 타이밍에 활성화되는 제 2 폴링 스트로브 신호(FCLK_D0B)를 생성하여 출력한다.
즉, 상기 제 1 내지 제 4 스트로브 신호 생성부(331 내지 334)는 상기 라이징 DLL 클럭 신호(RCLK_DLL) 및 상기 폴링 DLL 클럭 신호(FCLK_DLL)를 입력받아, 상기 라이징 DLL 클럭 신호(RCLK_DLL) 및 상기 폴링 DLL 클럭 신호(FCLK_DLL) 각각에 대하여, 동일한 타이밍에 활성화되는 위상이 정반대인 두 개의 클럭 신호인 스트로브 신호들(RCLK_D0, RCLK_DOB, FCLK_D0, FCLK_DOB)을 개별적으로 생성한다.
상기 데이터 출력부(350)는 최종 데이터를 상기 데이터 출력 스트로브 신호들에 동기시켜 출력한다.
도 6은 도 5에 도시된 제 1 내지 제 4 스트로브 신호 생성부(331 내지 334)의 상세 구성도이다.
상기 제 1 내지 제 4 스트로브 신호 생성부(331 내지 334)는 스트로브 신호들(RCLK_D0, RCLK_DOB, FCLK_D0, FCLK_DOB)를 생성하기 위해 라이징 데이터 인에이블 신호(ROUTEN) 및 폴링 데이터 인에이블 신호(FOUTEN)도 입력받는다. 여기서, 상기 라이징 데이터 인에이블 신호(ROUTEN)는 클럭의 라이징 구간에 데이터가 출력되 도록 로직 로우에서 로직 하이 레벨로 활성화되는 인에이블 신호이고, 상기 폴링 데이터 인에이블 신호(FOUTEN)는 클럭의 폴링 구간에 데이터가 출력되도록 로직 로우에서 로직 하이 레벨로 활성화되는 인에이블 신호이다.
도 6에 도시된 바와 같이, 제 1 스트로브 신호 생성부(331)는 라이징 DLL 클럭 신호(RCLK_DLL) 및 라이징 데이터 인에이블 신호(ROUTEN)를 입력받아 NAND 연산을 수행하기 위한 제 1 NAND 게이트(3311), 및 상기 제 1 NAND 게이트(3311)의 출력 신호 및 전원전압신호(VDD)를 입력받아 NAND 연산을 수행하여 제 1 라이징 스트로브 신호(RCLK_DO)로 출력하기 위한 제 2 NAND 게이트(3312)를 포함한다.
한편, 상기 제 2 스트로브 신호 생성부(332)는 폴링 DLL 클럭 신호(FCLK_DLL) 및 전원전압신호(VDD)를 입력받아 NAND 연산을 수행하기 위한 제 3 NAND 게이트(3321), 및 상기 제 3 NAND 게이트(3321)의 출력 신호 및 라이징 데이터 인에이블 신호(ROUTEN)를 입력받아 NAND 연산을 수행하여 제 2 라이징 스트로브 신호(RCLK_DOB)로 출력하기 위한 제 4 NAND 게이트(3322)를 포함한다.
한편, 상기 제 3 스트로브 신호 생성부(333)는 폴링 DLL 클럭 신호(FCLK_DLL) 및 폴링 데이터 인에이블 신호(FOUTEN)를 입력받아 NAND 연산을 수행하기 위한 제 5 NAND 게이트(3331), 및 상기 제 5 NAND 게이트(3331)의 출력 신호 및 전원전압신호(VDD)를 입력받아 NAND 연산을 수행하여 제 1 폴링 스트로브 신호(FCLK_DO)로 출력하기 위한 제 6 NAND 게이트(3332)를 포함한다.
한편, 상기 제 4 스트로브 신호 생성부(334)는 라이징 DLL 클럭 신호(RCLK_DLL) 및 전원전압신호(VDD)를 입력받아 NAND 연산을 수행하기 위한 제 7 NAND 게이트(3341), 및 상기 제 7 NAND 게이트(3341)의 출력 신호 및 폴링 데이터 인에이블 신호(FOUTEN)를 입력받아 NAND 연산을 수행하여 제 2 폴링 스트로브 신호(FCLK_DOB)로 출력하기 위한 제 8 NAND 게이트(3342)를 포함한다.
이하, 각각의 스트로브 신호가 어떻게 만들어지는지 상세히 살펴보기로 한다.
상기 제 1 라이징 스트로브 신호(RCLK_DO)는, 제 1 NAND 게이트(3311)에서 상기 라이징 DLL 클럭 신호(RCLK_DLL) 및 상기 라이징 데이터 인에이블 신호(ROUTEN)의 NAND 연산이 수행된 이후, 제 2 NAND 게이트(3312)에서 상기 제 1 NAND 게이트(3311)의 출력 신호 및 전원전압 신호(VDD)의 NAND 연산이 수행되어 출력되는 신호이다.
상기 제 2 라이징 스트로브 신호(RCLK_DOB)는, 제 3 NAND 게이트(3321)에서 상기 폴링 DLL 클럭 신호(FCLK_DLL) 및 상기 전원전압 신호(VDD)의 NAND 연산이 수행된 이후, 제4 NAND 게이트(3322)에서 상기 제 3 NAND 게이트(3321)의 출력 신호 및 상기 라이징 데이터 인에이블 신호(ROUTEN)의 NAND 연산이 수행되어 출력되는 신호이다.
상기 제 1 폴링 스트로브 신호(FCLK_DO)는, 제 5 NAND 게이트(3331)에서 상기 폴링 DLL 클럭 신호(FCLK_DLL) 및 상기 폴링 데이터 인에이블 신호(FOUTEN)의 NAND 연산이 수행된 이후, 제 6 NAND 게이트(3332)에서 상기 제 5 NAND 게이트(3331)의 출력 신호 및 상기 전원전압신호(VDD)의 NAND 연산이 수행되어 출력되는 신호이다.
상기 제 2 폴링 스트로브 신호(FCLK_DOB)는, 제 7 NAND 게이트(3341)에서 상기 라이징 DLL 클럭 신호(RCLK_DLL) 및 상기 전원전압신호(VDD)의 NAND 연산이 수행된 이후, 제 8 NAND 게이트(3342)에서 상기 제 7 NAND 게이트(3341)의 출력 신호 및 상기 폴링 데이터 인에이블 신호(FOUTEN)의 NAND 연산이 수행되어 출력되는 신호이다.
즉, 상기 제 1 라이징 스트로브 신호(RCLK_DO) 및 상기 제 2 라이징 스트로브 신호(RCLK_DOB)는 동일하게 2개의 NAND 게이트를 통과하여 개별적으로 만들어지므로, 동일한 타이밍에 활성되는 특징을 가진다.
또한, 상기 제 1 폴링 스트로브 신호(FCLK_DO) 및 상기 제 2 폴링 스트로브 신호(FCLK_DOB)도 동일하게 2개의 NAND 게이트를 통과하여 개별적으로 만들어지므로, 동일한 타이밍에 활성되는 특징을 가진다.
한편, 상기 제 2 라이징 스트로브 신호(RCLK_DOB)는 상기 폴링 DLL 클럭 신호(FCLK_DLL)를 입력받아 생성되며, 상기 제 2 폴링 스트로브 신호(FCLK_DOB)는 상기 라이징 DLL 클럭 신호(RCLK_DLL)을 입력받아 생성되는 특징이 있다.
도 7은 도 5에 도시된 본 발명에 따른 반도체 메모리 장치의 동작을 나타내는 파형도이다.
도 7에 도시된 바와 같이, 라이징 데이터 인에이블 신호(ROUTEN)가 로직 로우 레벨에서 로직 하이 레벨로 활성화된 이후, 라이징 DLL 클럭 신호(RCLK_DLL)에 응답하여 제 1 라이징 스트로브 신호(RCLK_DO)가 생성된다. 여기서, 상기 제 1 라이징 스트로브 신호(RCLK_DO)는 상기 라이징 DLL 클럭 신호(RCLK_DLL) 보다 두개의 NAND 게이트를 통과는데 소요되는 시간(D)만큼 지연된 신호로 로직 로우 레벨에서 로직 하이 레벨로 활성화된다.
한편, 상기 라이징 데이터 인에이블 신호(ROUTEN)가 로직 로우 레벨에서 로직 하이 레벨로 활성화된 이후, 폴링 DLL 클럭 신호(FCLK_DLL)에 응답하여 제 2 라이징 스트로브 신호(RCLK_DOB)가 생성된다. 여기서, 상기 제 2 라이징 스트로브 신호(RCLK_DOB)는 상기 폴링 DLL 클럭 신호(FCLK_DLL) 보다 두개의 NAND 게이트를 통과하는데 소요되는 시간(D)만큼 지연된 신호이며, 상기 제 1 라이징 스트로브 신호(RCLK_DO)와 동일한 타이밍에 로직 하이 레벨에서 로직 로우 레벨로 활성화된다. 즉, 제 1 라이징 스트로브 신호(RCLK_DO)의 라이징 타이밍과 제 2 라이징 스트로브 신호(RCLK_DOB)의 폴링 타이밍이 일치하게 된다.
한편, 폴링 데이터 인에이블 신호(FOUTEN)가 로직 로우 레벨에서 로직 하이 레벨로 활성화된 이후, 폴링 DLL 클럭 신호(FCLK_DLL)에 응답하여 제 1 폴링 스트로브 신호(FCLK_DO)가 생성된다. 여기서, 상기 제 1 폴링 스트로브 신호(FCLK_DO)는 상기 폴링 DLL 클럭 신호(FCLK_DLL) 보다 두개의 NAND 게이트를 통과는데 소요되는 시간(D)만큼 지연된 신호로 로직 로우 레벨에서 로직 하이 레벨로 활성화된다.
한편, 상기 폴링 데이터 인에이블 신호(FOUTEN)가 로직 로우 레벨에서 로직 하이 레벨로 활성화된 이후, 라이징 DLL 클럭 신호(RCLK_DLL)에 응답하여 제 2 폴링 스트로브 신호(FCLK_DOB)가 생성된다. 여기서, 상기 제 2 폴링 스트로브 신호(FCLK_DOB)는 상기 라이징 DLL 클럭 신호(RCLK_DLL) 보다 두개의 NAND 게이트를 통과하는데 소요되는 시간(D)만큼 지연된 신호이며, 상기 제 1 폴링 스트로브 신호(FCLK_DO)와 동일한 타이밍에 로직 하이 레벨에서 로직 로우 레벨로 활성화된다. 즉, 제 1 폴링 스트로브 신호(FCLK_DO)의 라이징 타이밍과 제 2 폴링 스트로브 신호(FCLK_DOB)의 폴링 타이밍이 일치하게 된다.
따라서, 동일한 타이밍에 활성화되는 제 1 라이징 스트로브 신호(RCLK_DO) 및 제 2 라이징 스트로브 신호(RCLK_DOB)와 동일한 타이밍에 활성화되는 제 1 폴링 스트로브 신호(FCLK_DO) 및 제 2 폴링 스트로브 신호(FCLK_DOB)가 출력된다.
그러면, 데이터 출력부(350)는 제 1 라이징 스트로브 신호(RCLK_DO) 및 제 2 라이징 스트로브 신호(RCLK_DOB)에 응답하여 제 1 데이터 신호(RDO)를 출력하고, 제 1 폴링 스트로브 신호(FCLK_DO) 및 제 2 폴링 스트로브 신호(FCLK_DOB)에 응답하여 제 3 데이터 신호(FDO)를 출력한다. 이에 따라, 상기 데이터 출력부(350)에서 최종 데이터 (DATA)가 출력된다.
따라서, 본 발명의 일실시예에 따라 출력되는 각 스트로브 신호들의 라이징 타임과 폴링 타임이 일치하므로, 도 4에 도시된 데이터 최종 데이터 (DATA) 출력 신호와 비교하여, 본 발명의 최종 데이터 출력 신호의 Vox가 매우 작고, 데이터 유효 구간(data valid window, tDV)을 충분히 확보할 수 있다. 여기서, Vox (deviation of the output cross point voltage from the termination voltage)란, 데이터 출력시 이용되는 스트로브 신호들의 교차 전압과 데이터 출력부(350)의 구동을 위해 사용되는 전원전압(VDD)의 중간 전압(VDD/2) 사이의 전압차를 나타낸다. 즉, 도 7에 도시된 바와 같이, 왜곡없이 데이터가 출력되어 원하는 타이밍에 안정 적인 전압레벨의 데이터를 출력할 수 있다.
따라서, 본 발명은 데이타를 최종적으로 출력하는데 사용되는 클럭 신호들을 동일한 타이밍에 활성화되도록 개별적으로 생성함으로써, 상기 클럭 신호들 간의 스큐(skew)를 제거할 수 있다. 따라서, 본 발명은 출력되는 데이터의 데이터 유효 구간(data valid window, tDV)을 충분히 확보하고 Vox 특성을 개선시키는 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 일반적인 데이터 출력 장치의 일실시예 구성도이다.
도 2는 도 1에 도시된 데이터 출력 스트로브 신호 생성부의 상세 구성도이다.
도 3은 도 1에 도시된 데이터 출력부의 상세 구성도이다.
도 4는 도 1에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 6은 도 5에 도시된 제 1 내지 제 4 스트로브 신호 생성부의 상세 구성도이다.
도 7은 도 5에 도시된 본 발명에 따른 반도체 메모리 장치의 동작을 나타내는 파형도이다.
* 도면의 주요 부분에 대한 부호의 설명
310 : 지연 고정 루프 331: 제 1 스트로브 신호 생성부
332: 제 2 스트로브 신호 생성부 333: 제 3 스트로브 신호 생성부
334: 제 4 스트로브 신호 생성부 350 : 데이터 출력부

Claims (8)

  1. 외부 클럭 신호의 라이징 에지에 대응하는 라이징 DLL 클럭 신호에 응답하여 제 1 라이징 스트로브 신호를 출력하기 위한 제 1 스트로브 신호 생성부;
    상기 외부 클럭 신호의 폴링 에지에 대응하는 폴링 DLL 클럭 신호에 응답하여 상기 제 1 라이징 스트로브 신호와 위상이 반전인 제 2 라이징 스트로브 신호를 출력하기 위한 제 2 스트로브 신호 생성부;
    상기 폴링 DLL 클럭 신호에 응답하여 제 1 폴링 스트로브 신호를 출력하기 위한 제 3 스트로브 신호 생성부; 및
    상기 라이징 DLL 클럭 신호에 응답하여 상기 제 1 폴링 스트로브 신호와 위상이 반전인 제 2 폴링 스트로브 신호를 출력하기 위한 제 4 스트로브 신호 생성부를 구비하되,
    상기 제1 내지 제4 스트로브 신호 생성부 각각은 해당 클럭 신호가 입력되는 입력단 대비 해당 스트로브 신호가 출력되는 출력단까지의 로딩이 서로 동일한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 라이징 DLL 클럭 신호 및 상기 폴링 DLL 클럭 신호는 듀티비(Duty Ratio)가 50%인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 스트로브 신호 생성부는,
    상기 라이징 DLL 클럭 신호 및 라이징 데이터 인에이블 신호를 입력받아 NAND 연산을 수행하기 위한 제 1 NAND 게이트; 및
    상기 제 1 NAND 게이트의 출력 신호 및 전원전압 신호(VDD)를 입력받아 NAND 연산을 수행하여 상기 제 1 라이징 스트로브 신호를 생성하여 출력하기 위한 제 2 NAND 게이트
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 2 스트로브 신호 생성부는,
    상기 폴링 DLL 클럭 신호 및 전원전압 신호(VDD)를 입력받아 NAND 연산을 수행하기 위한 제 1 NAND 게이트; 및
    상기 제 1 NAND 게이트의 출력 신호 및 라이징 데이터 인에이블 신호를 입력받아 NAND 연산을 수행하여 상기 제 2 라이징 스트로브 신호를 생성하여 출력하기 위한 제 2 NAND 게이트
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제 3 스트로브 신호 생성부는,
    상기 폴링 DLL 클럭 신호 및 폴링 데이터 인에이블 신호를 입력받아 NAND 연산을 수행하기 위한 제 1 NAND 게이트; 및
    상기 제 1 NAND 게이트의 출력 신호 및 전원전압 신호(VDD)를 입력받아 NAND 연산을 수행하여 상기 제 1 폴링 스트로브 신호를 생성하여 출력하기 위한 제 2 NAND 게이트
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 제 4 스트로브 신호 생성부는,
    상기 라이징 DLL 클럭 신호 및 전원전압 신호(VDD)를 입력받아 NAND 연산을 수행하기 위한 제 1 NAND 게이트; 및
    상기 제 1 NAND 게이트의 출력 신호 및 폴링 데이터 인에이블 신호를 입력받아 NAND 연산을 수행하여 상기 제 2 폴링 스트로브 신호를 생성하여 출력하기 위한 제 2 NAND 게이트
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 외부 클럭 신호를 입력받아, 서로 위상이 반전된 상기 라이징 DLL 클럭 신호 및 상기 폴링 DLL 클럭 신호를 생성하기 위한 지연고정루프
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 내지 제 4 스트로브 신호 생성부로부터 전달받은 상기 제 1 라이징 스트로브 신호, 상기 제 2 라이징 스트로브 신호, 상기 제 1 폴링 스트로브 신호 및 상기 제 2 폴링 스트로브 신호에 응답하여 데이터를 출력하는 데이터 출력부
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673678B1 (ko) 2005-12-28 2007-01-24 주식회사 하이닉스반도체 데이터 입력 도메인 크로싱 마진을 보장하는 반도체 메모리장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100382985B1 (ko) 2000-12-27 2003-05-09 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력회로 및 그 방법
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KR100911197B1 (ko) * 2007-12-27 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673678B1 (ko) 2005-12-28 2007-01-24 주식회사 하이닉스반도체 데이터 입력 도메인 크로싱 마진을 보장하는 반도체 메모리장치의 데이터 입력 회로 및 그 데이터 입력 동작 방법

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