JPH0832409A - デジタルｆｉｒフィルタ回路 - Google Patents
デジタルｆｉｒフィルタ回路Info
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- JPH0832409A JPH0832409A JP18187894A JP18187894A JPH0832409A JP H0832409 A JPH0832409 A JP H0832409A JP 18187894 A JP18187894 A JP 18187894A JP 18187894 A JP18187894 A JP 18187894A JP H0832409 A JPH0832409 A JP H0832409A
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Abstract
(57)【要約】
【目的】 本発明は、複数チャンネルを同一フィルタ条
件でフィルタするデジタルＦＩＲフィルタ回路におい
て、共通回路部分を時分割して実行させることで、回路
規模を縮小し、回路を安価に構成することを目的とす
る。 【構成】 デジタル入力信号をｎ段シフトして、各段の
シフトデータをマルチプレクサ１６に供給するシフト部
１２をＭチャンネル設け、Ｍチャンネルのシフト部１２
から各段のシフトデータを受けて、何れか１チャンネル
のデータを選択してＭ時分割で出力するマルチプレクサ
１６を設け、マルチプレクサ１６からの信号を受けて、
ＦＩＲフィルタの乗算と加算を実行して出力するＦＩＲ
演算部２０を設け、ＦＩＲ演算部２０からのＭチャンネ
ル時分割データを受けて、各チャンネルに再生出力する
デマルチプレクサ１８を設ける構成手段。
件でフィルタするデジタルＦＩＲフィルタ回路におい
て、共通回路部分を時分割して実行させることで、回路
規模を縮小し、回路を安価に構成することを目的とす
る。 【構成】 デジタル入力信号をｎ段シフトして、各段の
シフトデータをマルチプレクサ１６に供給するシフト部
１２をＭチャンネル設け、Ｍチャンネルのシフト部１２
から各段のシフトデータを受けて、何れか１チャンネル
のデータを選択してＭ時分割で出力するマルチプレクサ
１６を設け、マルチプレクサ１６からの信号を受けて、
ＦＩＲフィルタの乗算と加算を実行して出力するＦＩＲ
演算部２０を設け、ＦＩＲ演算部２０からのＭチャンネ
ル時分割データを受けて、各チャンネルに再生出力する
デマルチプレクサ１８を設ける構成手段。
Description
【０００１】
【産業上の利用分野】この発明は、２チャンネル以上の
デジタル信号を同一条件のフィルタ特性でフィルタして
出力するデジタルＦＩＲフィルタ回路に関する。
デジタル信号を同一条件のフィルタ特性でフィルタして
出力するデジタルＦＩＲフィルタ回路に関する。
【０００２】
【従来の技術】計測器等で使用されるフィルタ回路は、
アナログ回路で構成するよりも極めて精度の良いフィル
タ特性が容易に得られる為、また、フィルタ条件の設定
を変えることで、任意のフィルタ特性を持たせることが
できる特徴がある為、デジタル方式で回路を構成する場
合が多くなっている。
アナログ回路で構成するよりも極めて精度の良いフィル
タ特性が容易に得られる為、また、フィルタ条件の設定
を変えることで、任意のフィルタ特性を持たせることが
できる特徴がある為、デジタル方式で回路を構成する場
合が多くなっている。
【０００３】従来技術の２チャンネルのデジタル信号を
デジタル的な演算手段によりフィルタするＦＩＲフィル
タ回路（非巡回形デジタルフィルタ）について、図４を
参照して説明する。回路構成は、第１フィルタ演算部５
０と、第２フィルタ演算部６０とで構成している。第１
フィルタ演算部５０は、シフトレジスタ（ＳＲ）５２ｂ
〜５２ｎと、乗算器５４ａ〜５４ｎと、加算器５６ａ〜
５６ｎとで構成している。この回路構成は、一般的なＦ
ＩＲフィルタを実現する回路構成例である。第２フィル
タ演算部６０は、第１フィルタ演算部５０の構成内容と
同様である。
デジタル的な演算手段によりフィルタするＦＩＲフィル
タ回路（非巡回形デジタルフィルタ）について、図４を
参照して説明する。回路構成は、第１フィルタ演算部５
０と、第２フィルタ演算部６０とで構成している。第１
フィルタ演算部５０は、シフトレジスタ（ＳＲ）５２ｂ
〜５２ｎと、乗算器５４ａ〜５４ｎと、加算器５６ａ〜
５６ｎとで構成している。この回路構成は、一般的なＦ
ＩＲフィルタを実現する回路構成例である。第２フィル
タ演算部６０は、第１フィルタ演算部５０の構成内容と
同様である。
【０００４】第１入力データ１００、第２入力データ２
００のビット長は、利用する回路によっても異なるが、
例えば８〜１６ビット長が使用されている。シフトレジ
スタ５２ｂ〜５２ｎは、単位遅延素子として機能し、基
準クロックＣＬＫ１を単位時間として、これに同期して
入力データ１００をシフトレジスタ５２ｂから５２ｎへ
順次シフトしていく。このクロック周波数は、例えば、
数ＭＨｚ〜数十ＭＨｚで動作させている。また、シフト
レジスタ５２ｂ〜５２ｎの段数は、デジタルフィルタが
必要とする精度によっても異なるが例えば１０〜３０段
程度の段数が使用される。
００のビット長は、利用する回路によっても異なるが、
例えば８〜１６ビット長が使用されている。シフトレジ
スタ５２ｂ〜５２ｎは、単位遅延素子として機能し、基
準クロックＣＬＫ１を単位時間として、これに同期して
入力データ１００をシフトレジスタ５２ｂから５２ｎへ
順次シフトしていく。このクロック周波数は、例えば、
数ＭＨｚ〜数十ＭＨｚで動作させている。また、シフト
レジスタ５２ｂ〜５２ｎの段数は、デジタルフィルタが
必要とする精度によっても異なるが例えば１０〜３０段
程度の段数が使用される。
【０００５】乗算器５４ａ〜５４ｎは、シフトレジスタ
５２ｂ〜５２ｎ後の各々の出力データを受けて、乗算器
の一方の入力に与え、他方の入力には各乗算器毎に内蔵
している乗算パラメータレジスタ５５ａ〜５５ｎからの
データを入力に与え、両者を乗算した後、所望の有効桁
データを各々の加算器５６ａ〜５６ｎに供給している。
ここで、デジタルＦＩＲフィルタとして機能させる為
に、各乗算パラメータレジスタ５５ａ〜５５ｎには、フ
ィルタ条件に対応して個別の乗算パラメータ値を予め設
定しておく。また、本実施例では、同一フィルタ条件で
使用する場合である為、第１フィルタ演算部５０、第２
フィルタ演算部６０とも同一パラメータを設定してお
く。加算器５６ａ〜５６ｎは、前記乗算器５４ａ〜５４
ｎで求めた有効桁データ全部を加算して出力データ１１
０、２１０としている。
５２ｂ〜５２ｎ後の各々の出力データを受けて、乗算器
の一方の入力に与え、他方の入力には各乗算器毎に内蔵
している乗算パラメータレジスタ５５ａ〜５５ｎからの
データを入力に与え、両者を乗算した後、所望の有効桁
データを各々の加算器５６ａ〜５６ｎに供給している。
ここで、デジタルＦＩＲフィルタとして機能させる為
に、各乗算パラメータレジスタ５５ａ〜５５ｎには、フ
ィルタ条件に対応して個別の乗算パラメータ値を予め設
定しておく。また、本実施例では、同一フィルタ条件で
使用する場合である為、第１フィルタ演算部５０、第２
フィルタ演算部６０とも同一パラメータを設定してお
く。加算器５６ａ〜５６ｎは、前記乗算器５４ａ〜５４
ｎで求めた有効桁データ全部を加算して出力データ１１
０、２１０としている。
【０００６】上記説明のように、多ビット長のデータ
で、かつ多数の乗算器と加算器でデジタルＦＩＲフィル
タ回路を構成する為に、ＬＳＩで実現しても大規模な回
路となってしまう。
で、かつ多数の乗算器と加算器でデジタルＦＩＲフィル
タ回路を構成する為に、ＬＳＩで実現しても大規模な回
路となってしまう。
【０００７】
【発明が解決しようとする課題】上記説明のように、２
チャンネル以上のデジタル信号を同一フィルタ条件でフ
ィルタ演算して出力するデジタルＦＩＲフィルタ回路に
おいては、チャンネル数に比例して回路が増加し、多ビ
ット長で多数の乗算器と加算器を必要としている為回路
規模が大規模となってしまう難点があった。
チャンネル以上のデジタル信号を同一フィルタ条件でフ
ィルタ演算して出力するデジタルＦＩＲフィルタ回路に
おいては、チャンネル数に比例して回路が増加し、多ビ
ット長で多数の乗算器と加算器を必要としている為回路
規模が大規模となってしまう難点があった。
【０００８】そこで、本発明が解決しようとする課題
は、複数チャンネルを同一フィルタ条件でフィルタする
場合においては、共通回路部分を時分割して実行させる
ことで、回路規模を縮小し、回路を安価に構成すること
を目的とする。
は、複数チャンネルを同一フィルタ条件でフィルタする
場合においては、共通回路部分を時分割して実行させる
ことで、回路規模を縮小し、回路を安価に構成すること
を目的とする。
【０００９】
【課題を解決する為の手段】第１図は、本発明による第
１の解決手段を示している。上記課題を解決するため
に、本発明の構成では、デジタル入力信号をｎ段シフト
して、各段のシフトデータをマルチプレクサ１６に供給
するシフト部１２をＭチャンネル設け、Ｍチャンネルの
シフト部１２から各段のシフトデータを受けて、何れか
１チャンネルのデータを選択してＭ時分割で出力するマ
ルチプレクサ１６を設け、マルチプレクサ１６からの信
号を受けて、ＦＩＲフィルタの乗算と加算を実行して出
力するＦＩＲ演算部２０を設け、ＦＩＲ演算部２０から
のＭチャンネル時分割データを受けて、各チャンネルに
再生出力するデマルチプレクサ１８を設ける構成手段に
する。これにより、複数チャンネルのデジタル入力信号
を、同一のフィルタ条件でフィルタ演算するデジタルＦ
ＩＲフィルタ回路は、１つのＦＩＲ演算部２０で回路を
共通化実現できる。
１の解決手段を示している。上記課題を解決するため
に、本発明の構成では、デジタル入力信号をｎ段シフト
して、各段のシフトデータをマルチプレクサ１６に供給
するシフト部１２をＭチャンネル設け、Ｍチャンネルの
シフト部１２から各段のシフトデータを受けて、何れか
１チャンネルのデータを選択してＭ時分割で出力するマ
ルチプレクサ１６を設け、マルチプレクサ１６からの信
号を受けて、ＦＩＲフィルタの乗算と加算を実行して出
力するＦＩＲ演算部２０を設け、ＦＩＲ演算部２０から
のＭチャンネル時分割データを受けて、各チャンネルに
再生出力するデマルチプレクサ１８を設ける構成手段に
する。これにより、複数チャンネルのデジタル入力信号
を、同一のフィルタ条件でフィルタ演算するデジタルＦ
ＩＲフィルタ回路は、１つのＦＩＲ演算部２０で回路を
共通化実現できる。
【００１０】第２図は、本発明による第２の解決手段を
示している。上記課題を解決するために、本発明の構成
では、上記構成手段に追加して、マルチプレクサ１６か
ら各段のシフトデータを受けて、絶対値演算を実行して
ＦＩＲ演算部２０に供給する絶対値部３２を設ける構成
手段にする。
示している。上記課題を解決するために、本発明の構成
では、上記構成手段に追加して、マルチプレクサ１６か
ら各段のシフトデータを受けて、絶対値演算を実行して
ＦＩＲ演算部２０に供給する絶対値部３２を設ける構成
手段にする。
【００１１】
【作用】マルチプレクサ１６は、複数チャンネルのシフ
ト部１２、１４からのデータを時分割してＦＩＲ演算部
２０に供給する作用がある。デマルチプレクサ１８は、
ＦＩＲ演算部２０からの時分割演算結果を受けて、対応
したチャンネルのデータに再生出力する作用がある。マ
ルチプレクサ１６とデマルチプレクサ１８により、１つ
のＦＩＲ演算部２０で時分割演算する働きを持つ。
ト部１２、１４からのデータを時分割してＦＩＲ演算部
２０に供給する作用がある。デマルチプレクサ１８は、
ＦＩＲ演算部２０からの時分割演算結果を受けて、対応
したチャンネルのデータに再生出力する作用がある。マ
ルチプレクサ１６とデマルチプレクサ１８により、１つ
のＦＩＲ演算部２０で時分割演算する働きを持つ。
【００１２】
（実施例１）本発明の実施例は、２チャンネルのデジタ
ルＦＩＲフィルタ回路を時分割で動作させて、乗算器回
路と加算器回路を共用した場合の例である。これについ
て、図１を参照して説明する。回路構成は、第１シフト
部１２と、第２シフト部１４と、マルチプレクサ（ＭＵ
Ｘ）１６と、ＦＩＲ演算部２０と、デマルチプレクサ
（ＤＥＭＵＸ）１８とで構成している。第１シフト部１
２は、シフトレジスタ（ＳＲ）５２ｂ〜５２ｎで構成し
ている。第２シフト部１４は、シフトレジスタ（ＳＲ）
６２ｂ〜６２ｎで構成している。ＦＩＲ演算部２０は、
乗算器５４ａ〜５４ｎと、加算器５６ａ〜５６ｎとで構
成している。本構成は、ＦＩＲ演算部２０を時分割動作
させて共通に使用するように構成している。
ルＦＩＲフィルタ回路を時分割で動作させて、乗算器回
路と加算器回路を共用した場合の例である。これについ
て、図１を参照して説明する。回路構成は、第１シフト
部１２と、第２シフト部１４と、マルチプレクサ（ＭＵ
Ｘ）１６と、ＦＩＲ演算部２０と、デマルチプレクサ
（ＤＥＭＵＸ）１８とで構成している。第１シフト部１
２は、シフトレジスタ（ＳＲ）５２ｂ〜５２ｎで構成し
ている。第２シフト部１４は、シフトレジスタ（ＳＲ）
６２ｂ〜６２ｎで構成している。ＦＩＲ演算部２０は、
乗算器５４ａ〜５４ｎと、加算器５６ａ〜５６ｎとで構
成している。本構成は、ＦＩＲ演算部２０を時分割動作
させて共通に使用するように構成している。
【００１３】第１シフト部１２は、第１チャンネル側の
入力データ１００を受けて、ＣＬＫ１に同期してシフト
レジスタ５２ｂから５２ｎへ順次シフトしていく。同様
に、第２シフト部１４は、第２チャンネル側の入力デー
タ２００を受けて、ＣＬＫ１に同期してシフトレジスタ
６２ｂから６２ｎへ順次シフトしていく。
入力データ１００を受けて、ＣＬＫ１に同期してシフト
レジスタ５２ｂから５２ｎへ順次シフトしていく。同様
に、第２シフト部１４は、第２チャンネル側の入力デー
タ２００を受けて、ＣＬＫ１に同期してシフトレジスタ
６２ｂから６２ｎへ順次シフトしていく。
【００１４】マルチプレクサ１６は、第１シフト部１２
側のデータか第２シフト部１４側のデータかを選択し
て、シフトレジスタの各データを対応するＦＩＲ演算部
２０に時分割データとして供給するものである。ＣＬＫ
１信号は、この為の選択信号であり、ＣＬＫ１がハイレ
ベルのときは第１シフト部１２の入力データを出力し、
ＣＬＫ１がローレベルのときは第２シフト部１４の入力
データを出力する。
側のデータか第２シフト部１４側のデータかを選択し
て、シフトレジスタの各データを対応するＦＩＲ演算部
２０に時分割データとして供給するものである。ＣＬＫ
１信号は、この為の選択信号であり、ＣＬＫ１がハイレ
ベルのときは第１シフト部１２の入力データを出力し、
ＣＬＫ１がローレベルのときは第２シフト部１４の入力
データを出力する。
【００１５】ＦＩＲ演算部２０は、前記マルチプレクサ
１６からの各シフトレジスタのデータを受けて、従来説
明と同様に、乗算と加算によりＦＩＲフィルタ演算を実
施した後、デマルチプレクサ１８に供給している。
１６からの各シフトレジスタのデータを受けて、従来説
明と同様に、乗算と加算によりＦＩＲフィルタ演算を実
施した後、デマルチプレクサ１８に供給している。
【００１６】デマルチプレクサ１８は、前記演算結果の
時分割データを受けて、第１、第２チャンネルのデータ
を各々ラッチして再生出力する。この為、フリップ・フ
ロップ１８ｃは、ＣＬＫ１の立ち下がりエッジで入力デ
ータをラッチ出力する。他方、フリップ・フロップ１８
ｄは、ＣＬＫ１の立ち上がりエッジで入力データをラッ
チ出力する。上記回路構成によって、回路規模の大部分
を占めている多数の乗算器と加算器を半数にすることが
でき、全体としても回路規模がほぼ半減できる。ここ
で、ＦＩＲ演算部２０が従来より２倍の速度で演算を実
行する必要があるが、最近の高速デバイスにより容易実
現できる。
時分割データを受けて、第１、第２チャンネルのデータ
を各々ラッチして再生出力する。この為、フリップ・フ
ロップ１８ｃは、ＣＬＫ１の立ち下がりエッジで入力デ
ータをラッチ出力する。他方、フリップ・フロップ１８
ｄは、ＣＬＫ１の立ち上がりエッジで入力データをラッ
チ出力する。上記回路構成によって、回路規模の大部分
を占めている多数の乗算器と加算器を半数にすることが
でき、全体としても回路規模がほぼ半減できる。ここ
で、ＦＩＲ演算部２０が従来より２倍の速度で演算を実
行する必要があるが、最近の高速デバイスにより容易実
現できる。
【００１７】（実施例２）本発明の実施例は、デジタル
無線通信のπ／４ＤＱＰＳＫ変調部に使用する２チャン
ネルのロールオフフィルタを、本発明の２チャンネルの
デジタルＦＩＲフィルタ回路で構成した場合の例であ
る。これについて、図２を参照して説明する。回路構成
は、第１シフト部１２と、第２シフト部１４と、マルチ
プレクサ１６と、絶対値部３２と、ＦＩＲ演算部２０
と、デマルチプレクサ１８と、変調器３４とで構成して
いる。この構成で、第１シフト部１２、第２シフト部１
４、マルチプレクサ１６、ＦＩＲ演算部２０、デマルチ
プレクサ１８は、実施例１と同様である。
無線通信のπ／４ＤＱＰＳＫ変調部に使用する２チャン
ネルのロールオフフィルタを、本発明の２チャンネルの
デジタルＦＩＲフィルタ回路で構成した場合の例であ
る。これについて、図２を参照して説明する。回路構成
は、第１シフト部１２と、第２シフト部１４と、マルチ
プレクサ１６と、絶対値部３２と、ＦＩＲ演算部２０
と、デマルチプレクサ１８と、変調器３４とで構成して
いる。この構成で、第１シフト部１２、第２シフト部１
４、マルチプレクサ１６、ＦＩＲ演算部２０、デマルチ
プレクサ１８は、実施例１と同様である。
【００１８】入力データ１００、２００は、直交変調す
る為の実数部と虚数部のデータである。絶対値部３２
は、マルチプレクサ１６から信号を受けて、絶対値化し
てＦＩＲ演算部２０に供給している。変調器３４は、フ
ィルタ後の２つの信号を受けて、直交変調して変調波信
号を出力している。この例では、フィルタ特性の良否
で、変調精度が左右され、また、変調波の側波帯をフィ
ルタする帯域圧縮フィルタである為デジタルフィルタが
使用されている。
る為の実数部と虚数部のデータである。絶対値部３２
は、マルチプレクサ１６から信号を受けて、絶対値化し
てＦＩＲ演算部２０に供給している。変調器３４は、フ
ィルタ後の２つの信号を受けて、直交変調して変調波信
号を出力している。この例では、フィルタ特性の良否
で、変調精度が左右され、また、変調波の側波帯をフィ
ルタする帯域圧縮フィルタである為デジタルフィルタが
使用されている。
【００１９】（実施例３）本発明の実施例は、４チャン
ネルのデジタルＦＩＲフィルタ回路を構成した場合の例
である。これについて、図３を参照して説明する。回路
構成は、第１シフト部１２と、第２シフト部１４と、第
３シフト部１３と、第４シフト部１５と、マルチプレク
サ１６ａと、ＦＩＲ演算部２０と、デマルチプレクサ１
８ａと、クロック分周部１９で構成している。この構成
で、第１シフト部１２、第２シフト部１４、第３シフト
部１３、第４シフト部１５、ＦＩＲ演算部２０は、実施
例１と同様である。
ネルのデジタルＦＩＲフィルタ回路を構成した場合の例
である。これについて、図３を参照して説明する。回路
構成は、第１シフト部１２と、第２シフト部１４と、第
３シフト部１３と、第４シフト部１５と、マルチプレク
サ１６ａと、ＦＩＲ演算部２０と、デマルチプレクサ１
８ａと、クロック分周部１９で構成している。この構成
で、第１シフト部１２、第２シフト部１４、第３シフト
部１３、第４シフト部１５、ＦＩＲ演算部２０は、実施
例１と同様である。
【００２０】クロック分周部１９は、４時分割動作のタ
イミングを発生する部分である。入力ＣＬＫ１を１／２
分周器で１／２分周した信号ＣＬＫ２を出力する。この
ＣＬＫ１、ＣＬＫ２をマルチプレクサ１６ａとデマルチ
プレクサ１８ａに供給している。
イミングを発生する部分である。入力ＣＬＫ１を１／２
分周器で１／２分周した信号ＣＬＫ２を出力する。この
ＣＬＫ１、ＣＬＫ２をマルチプレクサ１６ａとデマルチ
プレクサ１８ａに供給している。
【００２１】マルチプレクサ１６ａは、第１シフト部１
２側のデータか、第２シフト部１４側のデータか、第３
シフト部１３のデータか、第４シフト部１５のデータか
の何れかを選択して、シフトレジスタの各データを対応
するＦＩＲ演算部２０に時分割データとして供給するも
のである。ＣＬＫ１、ＣＬＫ２信号は、選択信号であ
り、４つの入力データの何れかを選択して出力する。
２側のデータか、第２シフト部１４側のデータか、第３
シフト部１３のデータか、第４シフト部１５のデータか
の何れかを選択して、シフトレジスタの各データを対応
するＦＩＲ演算部２０に時分割データとして供給するも
のである。ＣＬＫ１、ＣＬＫ２信号は、選択信号であ
り、４つの入力データの何れかを選択して出力する。
【００２２】デマルチプレクサ１８ａは、ＦＩＲ演算部
２０からの加算結果データの４時分割データを受けて、
第１、第２、第３、第４データを各々ラッチして再生出
力する。この為に、ＣＬＫ１、ＣＬＫ２信号を受けて、
デコードしてこのデマルチプレクサ１８ａ内の対応する
チャンネルのフリップ・フロップにラッチ用クロックを
供給して時分割データを再生出力する。
２０からの加算結果データの４時分割データを受けて、
第１、第２、第３、第４データを各々ラッチして再生出
力する。この為に、ＣＬＫ１、ＣＬＫ２信号を受けて、
デコードしてこのデマルチプレクサ１８ａ内の対応する
チャンネルのフリップ・フロップにラッチ用クロックを
供給して時分割データを再生出力する。
【００２３】上記実施例１、３では、２チャンネルある
いは４チャンネル入力を時分割してＦＩＲフィルタした
後出力するように構成していたが、他のＭチャンネルの
時分割でも同様にして実施することができる。
いは４チャンネル入力を時分割してＦＩＲフィルタした
後出力するように構成していたが、他のＭチャンネルの
時分割でも同様にして実施することができる。
【００２４】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。マ
ルチプレクサ１６とデマルチプレクサ１８により、１つ
のＦＩＲ演算部２０で時分割で演算させることができ
る。これにより、大規模な回路が必要とするＦＩＲ演算
部２０を１つで構成すれば良い為、回路規模をほぼ半減
することでできる効果が得られる。例えばＬＳＩ化する
場合においては、数万ゲート以上にもなる為、使用ゲー
ト数の低減効果は極めて有効である。
ているので、下記に記載されるような効果を奏する。マ
ルチプレクサ１６とデマルチプレクサ１８により、１つ
のＦＩＲ演算部２０で時分割で演算させることができ
る。これにより、大規模な回路が必要とするＦＩＲ演算
部２０を１つで構成すれば良い為、回路規模をほぼ半減
することでできる効果が得られる。例えばＬＳＩ化する
場合においては、数万ゲート以上にもなる為、使用ゲー
ト数の低減効果は極めて有効である。
【００２５】
【図面の簡単な説明】
【図１】本発明の、２チャンネルのデジタルＦＩＲフィ
ルタ回路において、乗算器と加算器を時分割動作により
共用化した場合の回路構成例である。
ルタ回路において、乗算器と加算器を時分割動作により
共用化した場合の回路構成例である。
【図２】本発明の、デジタル無線通信のπ／４ＤＱＰＳ
Ｋ変調部に使用する２チャンネルのロールオフフィルタ
を、乗算器と加算器回路部分を時分割動作により共用化
した場合の回路構成例である。
Ｋ変調部に使用する２チャンネルのロールオフフィルタ
を、乗算器と加算器回路部分を時分割動作により共用化
した場合の回路構成例である。
【図３】本発明の、４チャンネルのデジタルＦＩＲフィ
ルタ回路を構成する場合の回路構成例である。
ルタ回路を構成する場合の回路構成例である。
【図４】従来の、２チャンネルのデジタル信号をフィル
タするＦＩＲフィルタ回路構成図である。
タするＦＩＲフィルタ回路構成図である。
１２ 第１シフト部 １３ 第３シフト部 １４ 第２シフト部 １５ 第４シフト部 １６、１６ａ マルチプレクサ（ＭＵＸ） １８、１８ａ デマルチプレクサ（ＤＥＭＵＸ） １８ｃ、１８ｄ フリップ・フロップ（ＦＦ） １９ クロック分周部 ２０ ＦＩＲ演算部 ３２ 絶対値部 ３４ 変調器 ５０ 第１フィルタ演算部 ５２ｂ、５２ｎ、６２ｂ、６２ｎ シフトレジス
タ（ＳＲ） ５４ａ、５４ｎ 乗算器 ５６ａ、５６ｎ 加算器 ６０ 第２フィルタ演算部 １００、２００ 入力データ １１０、２１０ 出力データ
タ（ＳＲ） ５４ａ、５４ｎ 乗算器 ５６ａ、５６ｎ 加算器 ６０ 第２フィルタ演算部 １００、２００ 入力データ １１０、２１０ 出力データ
Claims (2)
- 【請求項１】 複数のＭチャンネルのデジタル入力信号
を、同一条件のフィルタ条件でフィルタ演算して出力す
るデジタルＦＩＲ（Finite inpulse response）フィル
タ回路において、 デジタル入力信号をｎ段シフトして、各段のシフトデー
タをマルチプレクサ（１６）に供給するシフト部（１
２）をＭチャンネル設け、 当該Ｍチャンネルのシフト部（１２）から各段のシフト
データを受けて、何れか１チャンネルのデータを選択し
てＭ時分割で出力するマルチプレクサ（１６）を設け、 当該マルチプレクサ（１６）からの信号を受けて、ＦＩ
Ｒフィルタの乗算と加算を実行して出力するＦＩＲ演算
部（２０）を設け、 当該ＦＩＲ演算部（２０）からのＭチャンネル時分割デ
ータを受けて、各チャンネルに再生出力するデマルチプ
レクサ（１８）を設け、 以上を具備していることを特徴としたデジタルＦＩＲフ
ィルタ回路。 - 【請求項２】 請求項１記載の構成手段に加えて、 マルチプレクサ（１６）から各段のシフトデータを受け
て、絶対値演算を実行してＦＩＲ演算部（２０）に供給
する絶対値部（３２）を設け、 以上を具備していることを特徴としたデジタルＦＩＲフ
ィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18187894A JPH0832409A (ja) | 1994-07-11 | 1994-07-11 | デジタルｆｉｒフィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18187894A JPH0832409A (ja) | 1994-07-11 | 1994-07-11 | デジタルｆｉｒフィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832409A true JPH0832409A (ja) | 1996-02-02 |
Family
ID=16108451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18187894A Pending JPH0832409A (ja) | 1994-07-11 | 1994-07-11 | デジタルｆｉｒフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832409A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511295B1 (ko) * | 2002-10-30 | 2005-08-31 | 엘지전자 주식회사 | 디지털 필터 및 그 운용방법 |
| US7366747B2 (en) | 2003-02-12 | 2008-04-29 | Oki Electric Industry Co., Ltd. | Digital filter circuit and data processing method |
| JP2011188114A (ja) * | 2010-03-05 | 2011-09-22 | Toshiba Corp | 半導体集積回路 |
-
1994
- 1994-07-11 JP JP18187894A patent/JPH0832409A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511295B1 (ko) * | 2002-10-30 | 2005-08-31 | 엘지전자 주식회사 | 디지털 필터 및 그 운용방법 |
| US7366747B2 (en) | 2003-02-12 | 2008-04-29 | Oki Electric Industry Co., Ltd. | Digital filter circuit and data processing method |
| JP2011188114A (ja) * | 2010-03-05 | 2011-09-22 | Toshiba Corp | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030610 |