JPH0998069A - Ｆｉｒ型ディジタルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】従来のものと同一のフィルタ特性を維持しなが
らタップ係数処理部の回路規模を縮小したＦＩＲ型ディ
ジタルフィルタを提供すること。 【解決手段】クロックｃｋに同期してディジタル信号を
入力しシフトするシフトレジスタ１と、２倍周波数のク
ロックｃｋ２によりシフトレジスタの前段と後段の出力
を交互に選択出力するセレクタ２と、セレクタから交互
に受けたシフトレジスタの前段及び後段の出力に対しタ
ップ係数処理を行うタップ係数処理部３と、その出力を
一時格納し１クロックｃｋ２タイム遅延する遅延レジス
タ４と、遅延レジスタの出力とタップ係数処理部の出力
とを加算する加算器５と、加算器からの演算結果をフィ
ルタ出力として出力する出力レジスタ６とを含み、シフ
トレジスタの各段を前段と後段に分割して処理するよう
にしたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号の
処理に使用するタップ係数がセンタ−タップを基準とし
て左右対象であるＦＩＲ型ディジタルフィルタに関す
る。

【０００２】

【従来の技術】近年、ディジタル信号処理において、デ
ィジタルフィルタを用いてアナログフィルタと同等の効
果を実現しようとすることが多い。高域周波数成分除去
用のディジタルフィルタとしては、タップ係数の値がセ
ンタ−タップを基準として左右対象であるＦＩＲ型ディ
ジタルフィルタの使用が一般的であり、このＦＩＲ型デ
ィジタルフィルタの特性は、タップ数が多いほど良好に
なる。ＦＩＲ型ディジタルフィルタを入力ディジタル信
号の高域周波数成分除去用のフィルタとして活用する場
合、一般に、タップ係数を奇数にし、タップ係数がセン
タ−タップを基準として左右対象になるようにする。

【０００３】従って、まず、図４を参照して、このよう
なＦＩＲ型ディジタルフィルタにおける入力ディジタル
信号の動作とタップ係数との関係について説明する。図
４ははその概念を示す図である。図４において、ｃｋは
入力ディジタル信号をシフトするクロックであり、入力
ディジタル信号は図の矢印で示すように、各クロックｃ
ｋ毎に、その複数ビット（例えば、Ｌビットとする）が
パラレルに入力され、入力したディジタル信号はクロッ
クｃｋに同期して複数ビットがパラレルにシフトされ
る。

【０００４】図４に示すタップ係数データの各タップ係
数値（図の横軸線からの垂直方向の距離で示す）は、図
に示すように、センタ−タップの値が最高値であり、そ
れを基準として左右の各タップにおけるタップ係数値が
左右対象になるよう構成される。そして、入力ディジタ
ル信号は各クロックｃｋによりシフトするごとに、それ
に対応するタップ係数値と乗算され、各クロックｃｋ毎
に全乗算結果が総和されてフィルタ出力として出力され
る。

【０００５】次に、図５を参照して、タップ係数がセン
タ−タップを基準として左右対象である従来のＦＩＲ型
ディジタルフィルタについて説明する。図５はその従来
例の構成を示す図である。図５において、２１は各段が
並列ビットの入力ディジタル信号を各クロックｃｋによ
り１段宛シフトする複数段からなるシフトレジスタ、２
２は各タップにおいてそれぞれ乗算器２３に供給するタ
ップ係数データを記憶するタップ係数ＲＯＭ、２３はそ
れぞれ複数ビットからなるシフトレジスタ２１の出力と
それに対応するタップ係数ＲＯＭからのタップ係数デー
タとを乗算する乗算器、２４は全乗算器の出力を全て総
和する全加算器、２５は全加算器２４の出力を一時格納
してフィルタ出力を出力する出力レジスタである。

【０００６】なお、図５を参照して、上記のように構成
された従来のＦＩＲ型ディジタルフィルタの動作につい
て説明する。入力ディジタル信号は、それを構成する複
数ビットがパラレルに、クロックｃｋと同期して図の矢
印の方向からシフトレジスタ２１の初段に入力される。
それと同時に、各段に格納されているディジタル信号は
クロックｃｋにより順次次段にシフトされる。シフトレ
ジスタ２１の各段の出力（シフトデータ）はそれぞれシ
フトレジスタ２１のタップデータとして各段の乗算器２
３に入力される。

【０００７】一方、タップ係数ＲＯＭ２２は各タップの
乗算器２３に対し、それぞれ各タップに定められた値の
タップ係数データを出力する。各タップの乗算器２３は
対応するシフトレジスタ各段の出力（シフトデータ）と
タップ係数データとを乗算した後、全加算器２４に出力
する。全加算器２４は乗算器２３の出力を全て総和し、
その総和出力を出力レジスタ２５に出力し、出力レジス
タ２５からそれをフィルタ出力（フィルタ結果）として
出力する。このような、ディジタル信号のシフト、シフ
トデータのタップ係数データとの乗算、乗算結果の総
和、及びフィルタ出力の出力は各クロックｃｋ毎にそれ
と同期して行われる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来のＦＩＲ型ディジタルフィルタにおいては、タップ係
数がセンタ−タップを基準として左右対象であるにも拘
らず、タップ係数がｎ個（自然数）のデータからなると
すると、ｎ個の乗算器と、ｎ個のタップ係数データを記
憶するタップ係数ＲＯＭと、乗算器の出力（Ｌ×ｎビッ
ト）を加算することができる全加算器が必要であり、回
路構成が大規模且つ複雑になるという問題があった。

【０００９】本発明は、上記の問題に鑑みてなされたも
ので、従来のＦＩＲ型ディジタルフィルタと同一のフィ
ルタ特性を維持しつつ、タップ係数処理部の回路規模を
縮小したＦＩＲ型ディジタルフィルタを提供することを
目的とする。

【００１０】

【課題を解決するための手段】本発明によるＦＩＲ型デ
ィジタルフィルタは、上記の目的を達成するため、クロ
ックｃｋに同期して入力ディジタル信号を入力しシフト
するｍ段からなるシフトレジスタと、シフトレジスタの
各段を前段と後段に分割し２倍周波数のクロックｃｋ２
により該前段の出力と後段の出力とを交互に選択出力す
るセレクタと、セレクタから交互に入力したシフトレジ
スタの前段及び後段の出力に対しタップ係数処理を行う
タップ係数処理部と、タップ係数処理部の出力を一時格
納し１クロックｃｋ２タイム遅延して出力する遅延レジ
スタと、遅延レジスタの出力とタップ係数処理部の出力
とを加算してシフトレジスタの全段に対する演算結果を
出力する加算器と、加算器からの演算結果をクロックｃ
ｋと同期しフィルタ出力として出力する出力レジスタと
を含み、シフトレジスタの各段を前段と後段に分割して
タップ係数処理するようにしたことを特徴とするもので
ある。

【００１１】また、本発明によるＦＩＲ型ディジタルフ
ィルタは、上記の目的を達成するため、タップ係数処理
部には予め設定されたタップ係数を格納するタップ係数
ＲＯＭと、シフトレジスタの各段にそれぞれ対応するセ
レクタにより交互に選択されたシフトレジスタの前段及
び後段の出力とタップ係数ＲＯＭからのタップ係数デー
タとを乗算する乗算器と、該乗算器の出力を総和する全
加算器とを含み、乗算器をシフトレジスタ各段の略半数
の段に対応する数とすることを特徴とするものである。

【００１２】また、本発明によるＦＩＲ型ディジタルフ
ィルタは、上記の目的を達成するため、タップ係数処理
部として、シフトレジスタの出力をタップ係数処理する
ことにより得られるべき全ての演算結果を記憶し、シフ
トレジスタの前段及び後段の出力をそれぞれ交互にアド
レスとして使用することにより記憶した演算結果を読み
だすようにした演算結果ＲＯＭであることを特徴とする
ものである。

【００１３】本発明によるＦＩＲ型ディジタルフィルタ
は、以上説明したように、回路規模が小さいセレクタを
使用してシフトレジスタの出力を半数宛乗算のため使用
するようにしたことにより、回路規模の大きい乗算器を
略半数にし、タップ係数ＲＯＭの記憶容量及び全加算器
のデータ加算数を大きく減少することができるため、従
来技術と同じフィルタ特性を得ることができる上、全体
として、回路規模を大きく縮小することができ、その
上、回路規模の縮小によりＬＳＩ化にも適するＦＩＲ型
ディジタルフィルタを提供することができる。

【００１４】また、本発明によるＦＩＲ型ディジタルフ
ィルタは、以上説明したように、予めタップ係数処理を
行った結果を演算結果ＲＯＭに記憶しておき、シフトレ
ジスタの出力をそのアドレスとして使用するようにした
ため、タップ係数ＲＯＭ、乗算器及全加算器の全てを削
除することができる上、予め最適な演算結果を算出して
おくことができるため、簡単なアドレスの使用による回
路構成の簡素化と相俟って、演算処理による劣化が少な
いフィルタ特性を出力することができる。

【００１５】

【発明の実施の形態】以下、添付図面、図１乃至図３に
基づき本発明の実施の形態を詳細に説明する。図１は本
発明の第１の実施の形態におけるタップ係数がセンタ−
タップを基準として左右対象であるＦＩＲ型ディジタル
フィルタの構成を示す構成図、図２は本発明の第２の実
施の形態におけるタップ係数がセンタ−タップを基準と
して左右対象であるＦＩＲ型ディジタルフィルタの構成
を示す構成図、図３は本発明の第３の実施の形態におけ
るタップ係数がセンタ−タップを基準として左右対象で
あるＦＩＲ型ディジタルフィルタの構成を示す構成図で
ある。

【００１６】まず、図１を参照して、本発明の第１の実
施の形態におけるＦＩＲ型ディジタルフィルタについて
詳細に説明する。図１において、１は各段が入力ディジ
タル信号のＬ個のパラレルまたは並列ビットを各クロッ
クｃｋにより初段に入力しその後１段宛シフトする複数
のｍ段からなるシフトレジスタ（Ｔ）、ｍは、本実施の
形態で使用するタップ係数のデータ数をｋとすると、ｍ
＝２ｋ−１、の関係となる。すなわち、ｋは本発明によ
り必要なタップ係数の全データ数（シフトレジスタ１の
数と同数のｍ）の略半数であるが、必要なタップ係数の
全データ数は奇数故、必要なタップ係数の全データ数ｍ
＝２ｋ−１となり、この１は後半においては乗算されな
い（詳細は後述する）センタ−タップに対応するもので
ある。但し、ｋは上記の条件を満たせば他の数でもよ
い。

【００１７】また、ｃｋはシフトレジスタ１に対するデ
ィジタル信号の入力とシフトレジスタのシフトとフィル
タ出力（後述する）の出力とを同期するクロック、ｃｋ
２はｃｋの２倍の周波数でセレクタ（Ｓ）２及び遅延レ
ジスタ（Ｄ）４（後述する）を同期するクロックであ
る。更に、２はそれぞれが前半数の各シフトレジスタ１
の出力と後半数のシフトレジスタ１の出力とが入力さ
れ、クロックｃｋ２によりそのどちらかを交互に選択し
て出力するセレクタである。

【００１８】このセレクタ２に対するシフトレジスタ１
の後段からの出力は前段からのものとは逆の順序でセレ
クタ２に入力される。すなわち、図１の最左端のセレク
タ２には、１番目のシフトレジスタ出力とｍ番目（最
後）のシフトレジスタ出力とが入力され、最左から２番
目のセレクタ２には、２番目のシフトレジスタ出力とｍ
−１番目のシフトレジスタ出力とが入力されるように接
続される。そして、図１の最右端のセレクタ２には、ｋ
番目のシフトレジスタ出力と０データ（不使用データ、
詳細は後述する）とが入力される。

【００１９】このように、シフトレジスタ出力の順序を
逆に入力するのは、後半のシフトレジスタ出力に対して
は前半と対象に構成されたタップ係数データを乗算する
べきところ、同一構成のタップ係数データを乗算するの
で、入力するシフトレジスタ出力の方を逆にして、結果
的に左右対象に構成されたタップ係数で乗算するように
した。

【００２０】また、３は具体的には、後述する第２及び
第３の実施の形態において具体化するように、シフトレ
ジスタ１各段の出力に対しタップ係数を乗算し全加算す
るか、または同等の計算結果を予め記憶しておき、シフ
トレジスタ１の出力によりその記憶を読みだして出力す
る等、タップ係数による計算の結果を出力するタップ係
数処理部である。

【００２１】また、４はセレクタ２により最初（前半）
に選択したシフトレジスタ１（１番目乃至ｋ番目）の出
力に対するタップ係数の処理の結果を入力しクロックｃ
ｋ２により１ｃｋ２クロック分それを遅延して出力する
遅延レジスタ（Ｄ）、５は遅延レジスタ４からの前半の
シフトレジスタ１に対するタップ係数処理結果と後半の
シフトレジスタ１に対するタップ係数処理結果とを加算
する加算器、６は加算結果を一時記憶し、クロックｃｋ
タイムでそれをフィルタ出力として出力する出力レジス
タである。

【００２２】次に、同じく図１を参照して、本発明の第
１の実施の形態におけるＦＩＲ型ディジタルフィルタの
動作について詳細に説明する。まず、クロックｃｋに同
期して、入力ディジタル信号がシフトレジスタ１の第１
段にビットパラレルに入力され、同時に、全てのシフト
レジスタ段のディジタル信号がｍ段の方に向けてシフト
される。各シフトレジスタ段の出力は、前述のように、
セレクタ２のそれぞれ対応する段に出力される。

【００２３】すなわち、最初のクロックｃｋ２によりシ
フトレジスタ１の１〜ｋ段の出力がセレクタ２に選択さ
れてタップ係数処理部３に出力され、次に２番目のクロ
ックｃｋ２によりシフトレジスタ１のＫ＋１〜ｍ段の出
力がセレクタ２に選択されてタップ係数処理部３に出力
される等、シフトレジスタ１の各１〜ｍ段の出力は前半
の各１〜ｋ段の出力と後半の各ｋ＋１〜ｍ段の出力とし
て交互にタップ係数処理部３に出力される。但し、前述
のように、シフトレジスタ１の後段（ｋ＋１〜ｍ段）か
らセレクタ２の最右端に出力するシフトデータはないの
で、そこには０データが入力され、以下処理されず、加
算器５における加算でも無視されて、シフトレジスタ１
の段数に対応した奇数のタップ係数処理データが出力さ
れる。

【００２４】タップ係数処理部３はシフトレジスタ１か
らの出力を入力するごとに、例えば、タップ係数データ
で処理（タップ係数データで乗算する）し、全加算等の
タップ係数処理を施して遅延レジスタ４及び加算器５に
出力する。遅延レジスタ４は入力したデータを一時格納
し１クロックｃｋ２分遅延して加算器５に出力する。加
算器５はこの遅延した遅延レジスタ４の出力（最初にタ
ップ係数処理したシフトレジスタ１の１段〜ｋ段からの
出力）とタップ係数処理部３から直接入力したデータ
（後にタップ係数処理したシフトレジスタ１のｋ＋１段
〜ｍ段からの出力）とを加算し、シフトレジスタ各段全
長のデータとして、それを出力レジスタ６に出力する。
出力レジスタ６はクロックｃｋに同期してその加算出力
をフィルタ出力として出力する。

【００２５】本実施の形態によると、回路規模が小さい
セレクタ８、遅延レジスタ１２及び加算器１３を使用す
るのみで、従来、回路規模が大きいタップ係数処理部３
の規模を略半数にすることができるため、全体として、
非常に回路規模が縮小されたＦＩＲ型ディジタルフィル
タを提供することができる。

【００２６】次に、図２を参照して、本発明の第２の実
施の形態におけるＦＩＲ型ディジタルフィルタについて
詳細に説明する。図２において、シフトレジスタ７、セ
レクタ８、遅延レジスタ１２、加算器１３、出力レジス
タ１４はそれぞれ図１に示す第１の実施の形態における
シフトレジスタ１、セレクタ２、遅延レジスタ４、加算
器５、出力レジスタ６と同様のため、これ以上の詳細な
説明は省略する。

【００２７】しかし、９はこのＦＩＲ型ディジタルフィ
ルタを使用する特定の用途のため予め設定されたタップ
係数を格納するタップ係数ＲＯＭ、１０はそれぞれのセ
レクタ８により選択されたシフトレジスタ７の各段の出
力をそれぞれタップ係数ＲＯＭ９からのタップ係数デー
タと乗算する乗算器、１１は乗算器９の出力を総和する
全加算器である。これらタップ係数ＲＯＭ、乗算器１０
及び全加算器１１は第１の実施の形態におけるタップ係
数処理部３に対応するものである。

【００２８】次に、同じく図２を参照して、本発明の第
２の実施の形態におけるＦＩＲ型ディジタルフィルタの
動作について詳細に説明する。まず、クロックｃｋに同
期して、入力ディジタル信号がシフトレジスタ７の第１
段にビットパラレルに入力され、同時に、全てのシフト
レジスタ段のディジタル信号がｍ段の方に向けてシフト
される。各シフトレジスタ段の出力は、前述のように、
セレクタ８のそれぞれ対応する段に出力される。

【００２９】すなわち、最初のクロックｃｋ２によりシ
フトレジスタ７の１〜ｋ段の出力がセレクタ８に選択さ
れて乗算器１０に出力され、次に２番目のクロックｃｋ
２によりシフトレジスタ７のＫ＋１〜ｍ段の出力がセレ
クタ８に選択されて乗算器１０に出力される等、シフト
レジスタ１の各１〜ｍ段の出力は前半の各１〜ｋ段の出
力と後半の各ｋ＋１〜ｍ段の出力として交互に乗算器１
０に出力される。但し、前述のように、シフトレジスタ
７の後段（ｋ＋１〜ｍ段）からセレクタ８の最右端に出
力するシフトデータはないので、そこには０データが入
力され、以下処理されず、加算器１３における加算でも
無視されて、シフトレジスタ７の段数に対応した奇数の
タップ係数処理データが出力される。

【００３０】乗算器１０はシフトレジスタ７からのシフ
トされた出力を入力すると、各シフトレジスタ７の出力
ごとにタップ係数ＲＯＭからのタップ係数データと乗算
して全加算器１１に出力する。全加算器１１は乗算器１
０からの出力を全て総和して遅延レジスタ１２及び加算
器１３に出力する。遅延レジスタ１２は入力したデータ
を一時格納し１クロックｃｋ２分遅延して加算器１３に
出力する。

【００３１】加算器１３はこの遅延した遅延レジスタ１
２の出力（最初にタップ係数処理したシフトレジスタ７
の１〜ｋ段からの出力）と全加算器１１から直接入力し
たデータ（後にタップ係数処理したシフトレジスタ７の
ｋ＋１〜ｍ段からの出力）とを加算し、シフトレジスタ
各段全長のデータとして、それを出力レジスタ１４に出
力する。出力レジスタ１４はクロックｃｋに同期してそ
の加算出力をフィルタ出力として出力する。

【００３２】本実施の形態によると、回路規模が小さい
セレクタ８、遅延レジスタ１２及び加算器１３を使用す
るのみで、回路規模の大きい乗算器１０を略半数にする
ことができるほか、タップ係数ＲＯＭ９の記憶容量及び
全加算器１１のデータ加算数を減少することができるた
め、全体として、回路規模を大きく縮小することができ
る。

【００３３】次に、図３を参照して、本発明の第３の実
施の形態におけるＦＩＲ型ディジタルフィルタについて
詳細に説明する。図３において、シフトレジスタ１５、
セレクタ１６、遅延レジスタ１８、加算器１９及び出力
レジスタ２０はそれぞれ図１に示す第１の実施の形態に
おけるシフトレジスタ１、セレクタ２、遅延レジスタ
４、加算器５及び出力レジスタ６と同様のため、これ以
上の詳細な説明は省略する。

【００３４】しかし、１７はシフトレジスタ１５の各１
〜ｋ段及びｋ＋１〜ｍ段の出力をタップ係数処理するこ
とにより得られるべき全ての結果を記憶する演算結果Ｒ
ＯＭである。すなわち、演算結果ＲＯＭには、例えば、
セレクタ１６で選択されたシフトレジスタ１５の各段の
出力（組み合わせ可能な全てのビット組み合わせデータ
を含み、例えば、８ビットデータであれば、６４種類の
データ）のそれぞれに対してタップ係数を乗算し、乗算
して得た出力を全加算した結果を全て予め記憶してお
く。

【００３５】次に、同じく図３を参照して、本発明の第
３の実施の形態におけるＦＩＲ型ディジタルフィルタの
動作について詳細に説明する。まず、クロックｃｋに同
期して、入力ディジタル信号がシフトレジスタ１５の第
１段にビットパラレルに入力され、同時に、全てのシフ
トレジスタ段のディジタル信号がｍ段の方に向けてシフ
トされる。各シフトレジスタ段の出力は、前述のよう
に、セレクタ１６のそれぞれ対応する段に出力される。

【００３６】すなわち、最初のクロックｃｋ２によりシ
フトレジスタ１５の１〜ｋ段の出力がセレクタ１６に選
択されて演算結果ＲＯＭ１７に出力され、次に２番目の
クロックｃｋ２によりシフトレジスタ１５のＫ＋１〜ｍ
段の出力がセレクタ１６に選択されて演算結果ＲＯＭ１
７に出力される等、シフトレジスタ１５の各１〜ｍ段の
出力は前半の各１〜ｋ段の出力と後半の各ｋ＋１〜ｍ段
の出力として交互に演算結果ＲＯＭ１７に出力される。
但し、前述のように、シフトレジスタ１５の後段（ｋ＋
１〜ｍ段）からセレクタ１６の最右端に出力するシフト
データはないので、そこには０データが入力され、以下
処理されず、加算器１９における加算でも無視されて、
シフトレジスタ１５の段数に対応した奇数のタップ係数
処理データが出力される。

【００３７】演算結果ＲＯＭ１７はシフトレジスタ１５
からの出力を入力するごとに、その出力をアドレスとし
て、その出力に対応する演算結果として記憶されている
データを読みだし、遅延レジスタ１８及び加算器１９に
出力する。遅延レジスタ１８は入力したデータを一時格
納し１クロックｃｋ２分遅延して加算器１９に出力す
る。

【００３８】加算器１９はこの遅延した遅延レジスタ１
８の出力（演算結果ＲＯＭ１７から最初に読みだしたシ
フトレジスタ１５の１段〜ｋ段に対応する演算結果デー
タ）と演算結果ＲＯＭ１７から直接入力した演算結果デ
ータ（後に読みだしたシフトレジスタ１５のｋ＋１段〜
ｍ段に対応する演算結果データ）とを加算し、シフトレ
ジスタ各段全長のデータとして、それを出力レジスタ２
０に出力する。出力レジスタ２０はクロックｃｋに同期
してその加算出力をフィルタ出力として出力する。

【００３９】本実施の形態によると、予めタップ係数処
理を行った結果を演算結果ＲＯＭに記憶しておき、シフ
トレジスタの出力をそのアドレスとして使用することに
より、タップ係数ＲＯＭ、乗算器及全加算器の全てを削
除することができる上、予め最適な演算結果を算出して
おくことができるため、簡単なアドレスの使用による回
路構成の簡素化と相俟って、演算処理による劣化がない
フィルタ特性を出力することができる。

【００４０】

【発明の効果】本発明によるＦＩＲ型ディジタルフィル
タは、以上説明したように構成し、特に、回路規模が小
さいセレクタ、遅延レジスタ及び加算器を使用するのみ
で、回路規模の大きい乗算器を略半数にし、タップ係数
ＲＯＭの記憶容量及び全加算器のデータ加算数を大きく
減少することができるため、従来技術と同じフィルタ特
性を得ることができるにも拘らず、全体として、回路規
模を大きく縮小することができ、その上、回路規模の縮
小によりＬＳＩ化にも適するＦＩＲ型ディジタルフィル
タを提供することができる。

【００４１】本発明によるＦＩＲ型ディジタルフィルタ
は、以上説明したように構成し、特に、予めタップ係数
処理を行った結果を演算結果ＲＯＭに記憶しておき、シ
フトレジスタの出力をそのアドレスとして使用すること
により、タップ係数ＲＯＭ、乗算器及全加算器の全てを
削除することができる上、予め最適な演算結果を算出し
ておくことができるため、簡単なアドレスの使用による
回路構成の簡素化と相俟って、演算処理による劣化がな
いフィルタ特性を出力することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるタップ係数
がセンタ−タップを基準として左右対象であるＦＩＲ型
ディジタルフィルタの構成を示す構成図

【図２】本発明の第２の実施の形態におけるタップ係数
がセンタ−タップを基準として左右対象であるＦＩＲ型
ディジタルフィルタの構成を示す構成図

【図３】本発明の第３の実施の形態におけるタップ係数
がセンタ−タップを基準として左右対象であるＦＩＲ型
ディジタルフィルタの構成を示す構成図

【図４】ＦＩＲ型ディジタルフィルタにおける入力ディ
ジタル信号の動作とタップ係数との関係を示す図

【図５】タップ係数がセンタ−タップを基準として左右
対象である従来のＦＩＲ型ディジタルフィルタの構成を
示す構成図

【符号の説明】

１、７、１５ ｍ段からなるシフトレジスタ ２、８、１６ セレクタ ３ タップ係数処理部 ４、１２、１８ 遅延レジスタ ５、１３、１９ 加算器 ６、１４、２０ 出力レジスタ ９ タップ係数ＲＯＭ １０ 乗算器 １１ 全加算器 １７ 演算結果ＲＯＭ ２１ ｎ段からなるシフトレジスタ ２２ タップ係数ＲＯＭ ２３ 乗算器 ２４ 全加算器 ２５ 出力レジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】クロックｃｋに同期して入力ディジタル信
   号を入力しシフトするｍ段からなるシフトレジスタと、
   前記シフトレジスタの各段を前段と後段に分割し２倍周
   波数のクロックｃｋ２により前記前段の出力と後段の出
   力とを交互に選択出力するセレクタと、前記セレクタか
   ら交互に受けた前記シフトレジスタの前段及び後段の出
   力に対しタップ係数処理を行うタップ係数処理部と、前
   記タップ係数処理部の出力を一時格納し１クロックｃｋ
   ２タイム遅延して出力する遅延レジスタと、前記遅延レ
   ジスタの出力とタップ係数処理部の出力とを加算して前
   記シフトレジスタの全段に対する演算結果を出力する加
   算器と、前記加算器からの演算結果をクロックｃｋと同
   期しフィルタ出力として出力する出力レジスタとを含
   み、シフトレジスタの各段を前段と後段に分割してタッ
   プ係数処理するようにしたことを特徴とするＦＩＲ型デ
   ィジタルフィルタ。
2. 【請求項２】前記タップ係数処理部は予め設定されたタ
   ップ係数を格納するタップ係数ＲＯＭと、シフトレジス
   タの各段にそれぞれ対応するセレクタにより交互に選択
   されたシフトレジスタの前段及び後段の出力とタップ係
   数ＲＯＭからのタップ係数データとを乗算する乗算器
   と、該乗算器の出力を総和する全加算器とを含み、前記
   乗算器は前記シフトレジスタ各段の略半数の段に対応す
   る数からなることを特徴とする請求項１記載のＦＩＲ型
   ディジタルフィルタ。
3. 【請求項３】前記タップ係数処理部は、前記シフトレジ
   スタの出力をタップ係数処理することにより得られるべ
   き全ての演算結果を記憶し、前記シフトレジスタの前段
   及び後段の出力をそれぞれ交互にアドレスとして使用す
   ることにより前記演算結果を読みだすようにした演算結
   果ＲＯＭであることを特徴とする請求項１記載のＦＩＲ
   型ディジタルフィルタ。