CN116505914B - 一种用于sigma-delta ADC的数字滤波器 - Google Patents

一种用于sigma-delta ADC的数字滤波器 Download PDF

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Abstract

本申请提供了一种用于sigma‑delta ADC的数字滤波器，该sigma‑delta ADC为两级级联调制器结构，分别生成第一输出X1与第二输出X2；该数字滤波器先通过第一滤波器对该第一输出X1与第二输出X2进行噪声处理；再通过五级CIC滤波器实现32倍抽取滤波，最后通过该一级半带滤波器实现最后2倍的抽取滤波，得到低频信号。本申请提出的数字滤波器可以将sigma‑delta ADC输出的16MHz高频低精度信号，转换为250kHz低频高精度信号，该数字滤波器的三部分结构在考虑到高精度转换的基础上尽可能的降低了滤波器的占用面积和功耗。

Description

一种用于sigma-delta ADC的数字滤波器
技术领域
本申请涉及信号处理技术领域，具体涉及一种用于sigma-delta ADC的数字滤波器。
背景技术
Sigma-delta ADC(analog todigital converter，模数转换器)是一种目前使用最为普遍的高精度ADC结构，在精度达到20位以上的场合，Sigma-Delta是必选的结构。
Sigma-delta ADC通过采用过采样和噪声整形技术，可将量化噪声由低频搬移到高频，而Sigma-delta ADC输出的高频信号需通过数字滤波器进行降采样滤波，才能得到低频的高精度信号。Sigma-delta ADC由调制器和数字滤波器组成，在应用中，Sigma-deltaADC通过数字滤波器对调制器的输出的高频低精度信号进行抽取，滤除高频的量化噪声，抽取后获得低速的高分辨率的数字信号。要使数字滤波器实现，需要将其功能用verilog硬件描述语言进行编程，再进行综合变为数字电路。
在对数字滤波器进行设计时，在考虑到数字滤波器对sigma-delta ADC的输出进行高精度转换的基础上，还要考虑数字滤波器所占用的开销，使其面积和功耗尽可能的降低。
发明内容
本申请提供了一种用于sigma-delta ADC的数字滤波器，在考虑到高精度转换的基础上尽可能的降低了滤波器的占用面积和功耗，该技术方案如下。
一方面，提供了一种用于sigma-delta ADC的数字滤波器，所述sigma-delta ADC为两级级联调制器结构；所述sigma-delta ADC分别生成第一输出X1与第二输出X2；
所述第一输出X1传输至所述数字滤波器中的第一滤波器的第一寄存器的输入端；所述第二输出X2传输至所述第一滤波器的第二寄存器的输入端；所述第一滤波器中还包括第三寄存器、第四寄存器、第五寄存器、第一乘法器、第二乘法器及第一加法器；所述第一寄存器的输出端依次通过所述第三寄存器、所述第一乘法器及所述第一加法器接入所述第五寄存器的输入端；所述第二寄存器的输出端依次通过所述第四寄存器、所述第二乘法器及所述第一加法器接入所述第五寄存器的输入端；所述第一滤波器中的各个寄存器的时钟信号端接入第一频率时钟信号；
所述第五寄存器的输出端连接至所述数字滤波器中的滤波器组的输入端；所述滤波器组由N级CIC滤波器级联构成；每级CIC滤波器输入的时钟频率逐级递减；
所述滤波器组的输出端连接至所述数字滤波器中的半带滤波器，以通过所述半带滤波器输出低频信号。
在一种可能的实施方式中，所述第一滤波器中的所述第一寄存器至所述第四寄存器的寄存器位数均为5位；所述第一滤波器中的所述第五寄存器的寄存器位数为7位；
所述第一寄存器用于对所述第一输出X1延迟一个周期后的值进行存储；所述第二寄存器用于对所述第二输出X2延迟一个周期后的值进行存储；所述第三寄存器用于对所述第一输出X1延迟两个周期后的值进行存储；所述第四寄存器用于对所述第二输出X2延迟两个周期后的值进行存储；
所述第五寄存器用于对所述第一滤波器输出的第一目标位数的高频信号进行存储。
在一种可能的实施方式中，所述滤波器组由五级CIC滤波器级联构成；
每一级CIC滤波器均包括有第六寄存器至第十一寄存器、第二加法器至第五加法器；
在所述五级CIC滤波器的第一级CIC滤波器中，所述第一滤波器输出的所述第一目标位数的高频信号依次通过所述第六寄存器、所述第二加法器、第七寄存器、第三加法器、第八寄存器、第四加法器、第九寄存器及所述第五加法器接入第十寄存器的输入端；
所述第一目标位数的高频信号还依次通过所述第二加法器、所述第三加法器、所述第四加法器及所述第五加法器接入所述第十寄存器的输入端；
所述第十寄存器的输入端与所述第十一寄存器的取反端连接，所述第十一寄存器的输出端与所述第十寄存器的输入端连接；
所述第六寄存器至所述第十一寄存器的时钟信号端分别接入第二频率时钟信号。
在一种可能的实施方式中，在所述五级CIC滤波器的第一级CIC滤波器中，所述第六寄存器至所述第十寄存器的寄存器位数依次为7位、8位、9位、10位及11位；所述第十一寄存器的寄存器位数为1位；
其中，所述第六寄存器用于对所述第一目标位数的高频信号延迟一个周期后的值进行存储；所述第七寄存器用于对所述第二加法器延迟一个周期后的值进行存储；所述第八寄存器用于对所述第三加法器延迟一个周期后的值进行存储；所述第九寄存器用于对所述第四加法器延迟一个周期后的值进行存储；所述第十一寄存器用于对相应级别的CIC滤波器进行控制抽取滤波；所述第十寄存器用于对相应级别的CIC滤波器的输出值进行存储。
在一种可能的实施方式中，在所述五级CIC滤波器中，第二级CIC滤波器对应的寄存器输入信号为11位，寄存器输出信号为15位；第三级CIC滤波器对应的寄存器输入信号为15位，寄存器输出信号为19位；第四级CIC滤波器对应的寄存器输入信号为19位，寄存器输出信号为23位；寄存器第五级CIC滤波器对应的输入信号为23位，寄存器输出信号为27位。
在一种可能的实施方式中，所述第一级CIC滤波器至第五级CIC滤波器的时钟频率逐级减半，所述第五级CIC滤波器对应输出第二目标位数的中频信号。
在一种可能的实施方式中，所述半带滤波器包括第十二寄存器至第三十二寄存器、第六加法器至第十一加法器、第三乘法器至第八乘法器；
所述第二目标位数的中频信号依次通过所述第十二寄存器至第二十九寄存器接入所述第六加法器的输入端，所述第二目标位数的中频信号还直接接入所述第六加法器的输入端，所述第六加法器的输出端与所述第三乘法器的输入端连接；
第十三寄存器的输出端与第二十八寄存器的输出端分别接入第七加法器的输入端，所述第七加法器的输出端与第四乘法器的输入端连接；
第十五寄存器的输出端与第二十六寄存器的输出端分别接入第八加法器的输入端，所述第八加法器的输出端与第五乘法器的输入端连接；
第十七寄存器的输出端与第二十四寄存器的输出端分别接入第九加法器的输入端，所述第九加法器的输出端与第六乘法器的输入端连接；
第十九寄存器的输出端与第二十二寄存器的输出端分别接入第十加法器的输入端，所述第十加法器的输出端与第七乘法器的输入端连接；
第二十寄存器的输出端与所述第八乘法器的输入端连接；所述第三乘法器的输出端至所述第八乘法器的输出端分别与所述第十一加法器的输入端连接，所述第十一加法器的输出端通过第三十寄存器接入所述第三十二寄存器；
第三十一加法器的输入端与所述第三十一加法器的取反端连接，所述第三十一加法器的输出端与所述第三十二寄存器的输入端连接；
所述第十二寄存器至第三十二寄存器的时钟信号端分别接入第三频率时钟信号。
在一种可能的实施方式中，所述第十二寄存器至所述第二十九寄存器的寄存器位数均为27位；所述第三十二寄存器的寄存器位数为24位；第三十一寄存器的寄存器位数为1位；所述第三十寄存器的寄存器位数为34位。
在一种可能的实施方式中，所述第十二寄存器至所述第二十九寄存器分别用于对所述第二目标位数的中频信号延迟1个至18个周期后的值进行存储；
所述第三十寄存器用于对所述半带滤波器的初始输出值进行存储；
所述第三十二寄存器用于对所述半带滤波器的初始输出值的前24位进行存储，以获得第三目标位数的低频信号；
所述第三十一寄存器用于对所述半带滤波器进行控制抽取滤波。
又一方面，提供了一种sigma-delta ADC，其特征在于，所述sigma-delta ADC包括如上所述的数字滤波器。
本申请提供的技术方案可以包括以下有益效果：
该sigma-delta ADC为两级级联调制器结构；该sigma-delta ADC分别生成第一输出X1与第二输出X2；该数字滤波器包括第一滤波器、由N级CIC滤波器级联构成的滤波器组以及一级半带滤波器，在该N级CIC滤波器为五级CIC滤波器的情况下，先通过该第一滤波器内的寄存器结构对两级级联调制器输出的第一输出X1与第二输出X2进行噪声处理，得到第一目标位数的高频信号；再通过该五级CIC滤波器内的寄存器结构实现对该第一目标位数的高频信号进行32倍抽取滤波(每级CIC滤波器实现2倍抽取)，得到第二目标位数的中频信号，最后通过该一级半带滤波器内的寄存器结构对该第二目标位数的中频信号实现最后2倍的抽取滤波，得到第三目标位数的低频信号。本申请提出的数字滤波器可以将sigma-delta ADC输出的16MHz高频低精度信号，转换为250kHz低频高精度信号，该数字滤波器的三部分结构在考虑到高精度转换的基础上尽可能的降低了滤波器的占用面积和功耗。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的一种用于sigma-delta ADC的数字滤波器的结构示意图。
图2是根据一示例性实施例示出的种用于sigma-delta ADC的数字滤波器中第一滤波器的结构示意图。
图3是根据一示例性实施例示出的一种用于sigma-delta ADC的数字滤波器中滤波器组的第一级CIC滤波器的结构示意图。
图4是根据一示例性实施例示出的一种用于sigma-delta ADC的数字滤波器中半带滤波器的结构示意图。
图5是根据一示例性实施例示出的第一滤波器的实现算法示意图。
图6是根据一示例性实施例示出的滤波器组的实现算法示意图。
图7是根据一示例性实施例示出的系数修改前半带滤波器的幅频响应图。
图8是根据一示例性实施例示出的系数修改后半带滤波器的幅频响应图。
图9是根据一示例性实施例示出的半带滤波器的实现算法示意图。
图10是根据一示例性实施例示出的Modelsim的仿真波形示意图。
图11是根据一示例性实施例示出的第一滤波器输出的7位的高频信号OUT的频谱示意图。
图12是根据一示例性实施例示出的五级CIC滤波器输出的27位的中频信号Xout的频谱示意图。
图13是根据一示例性实施例示出的一级半带滤波器输出的27位的中频信号DOUT的频谱示意图。
图14是根据一示例性实施例示出的一级半带滤波器输出的24位的低频信号DOUT_24的频谱示意图。
图15是根据一示例性实施例示出的一种用于sigma-delta ADC的数字滤波器的实现方法的方法流程图。
具体实施方式
下面将结合附图对本申请的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应理解，在本申请实施例的描述中，术语“对应”可表示两者之间具有直接对应或间接对应的关系，也可以表示两者之间具有关联关系，也可以是指示与被指示、配置与被配置等关系。
图1是根据一示例性实施例示出的一种用于sigma-delta ADC的数字滤波器的结构示意图。该sigma-delta ADC为两级级联调制器结构；该sigma-delta ADC分别生成第一输出X1与第二输出X2；该数字滤波器包括第一滤波器、滤波器组以及半带滤波器。
其中，请参照图2示出的一种用于sigma-delta ADC的数字滤波器中第一滤波器的结构示意图，在该第一滤波器中，该第一输出X1传输至该数字滤波器中的第一滤波器的第一寄存器的输入端；该第二输出X2传输至该第一滤波器的第二寄存器的输入端；该第一滤波器中还包括第三寄存器、第四寄存器、第五寄存器、第一乘法器、第二乘法器及第一加法器；该第一寄存器的输出端依次通过该第三寄存器、该第一乘法器及该第一加法器接入该第五寄存器的输入端；该第二寄存器的输出端依次通过该第四寄存器、该第二乘法器及该第一加法器接入该第五寄存器的输入端；该第一滤波器中的各个寄存器的时钟信号端接入第一频率时钟信号；
该第五寄存器的输出端连接至该数字滤波器中的滤波器组的输入端；该滤波器组由N级CIC滤波器级联构成；每级CIC滤波器输入的时钟频率逐级递减；
该滤波器组的输出端连接至该数字滤波器中的半带滤波器，以通过该半带滤波器输出低频信号。
进一步的，本实施例提出的数字滤波器，用于将sigma-delta ADC输出的16MHz高频低精度信号，变为250kHz低频高精度信号；数字滤波器是一个低通滤波器，其理想的功能是将大于125kHz的信号全部滤掉，同时对小于125kHz的信号没有影响，并实现64倍的降采样，最终输出信号的精度在24位以上。
优选的，本实施例中采用5级CIC(Cascaded integrator–comb)滤波器实现32倍抽取滤波(每级CIC滤波器实现2倍抽取)，和一级半带滤波器实现最后2倍的抽取滤波。
本实施例中sigma-delta ADC的结构为2+2两级级联调制器结构，每级调制器中有一个由16个比较器组成的flash量化器。量化器可以产生一个16位的温度计码，转换成5位的二进制码作为输出。于是数字滤波器的输入为两个5位的输入。将两个输入命名为第一输出X1、第二输出X2。X1为第一级调制器的输出，X2为第二级调制器的输出。
在一种可能的实施方式中，该第一滤波器中的该第一寄存器至该第四寄存器的寄存器位数均为5位；该第一滤波器中的该第五寄存器的寄存器位数为7位；
该第一寄存器用于对该第一输出X1延迟一个周期后的值进行存储；该第二寄存器用于对该第二输出X2延迟一个周期后的值进行存储；该第三寄存器用于对该第一输出X1延迟两个周期后的值进行存储；该第四寄存器用于对该第二输出X2延迟两个周期后的值进行存储；
该第五寄存器用于对该第一滤波器输出的第一目标位数的高频信号进行存储。
进一步的，第一输出X1和第二输出X2的取值范围为0～16的整数，此时第一滤波器输出的第一目标位数的高频信号X的取值范围为0～128的整数(实际中128并不会真的达到)，可用一个7位的二进制数表示。
因此在电路实现时，第一滤波器的实现要用到5个寄存器，其中4个5位的寄存器(第一寄存器至第四寄存器)，1个7位的寄存器(第五寄存器)。4个5位的寄存器用来储存延迟一个周期的第一输出X1、延迟一个周期的第二输出X2、延迟两个周期的第一输出X1、延迟两个周期的第二输出X2。7位的寄存器用来储存加法运算的结果(即第一目标位数的高频信号X)，第一滤波器这一部分的时钟为16MHz(即上述第一频率时钟信号的优选方案)，在时钟的上升沿，寄存器的值发生改变，7位的寄存器的输出即为第一部分的输出(即第一滤波器输出的第一目标位数的高频信号X，优选的，该第一目标位数即为7位)。
在一种可能的实施方式中，该滤波器组由五级CIC滤波器级联构成；
每一级CIC滤波器均包括有第六寄存器至第十一寄存器、第二加法器至第五加法器；
请参照图3示出的一种用于sigma-delta ADC的数字滤波器中滤波器组的第一级CIC滤波器的结构示意图，如图3所示，在该五级CIC滤波器的第一级CIC滤波器中，该第一滤波器输出的该第一目标位数的高频信号X依次通过该第六寄存器、该第二加法器、第七寄存器、第三加法器、第八寄存器、第四加法器、第九寄存器及该第五加法器接入第十寄存器的输入端；
该第一目标位数的高频信号还依次通过该第二加法器、该第三加法器、该第四加法器及该第五加法器接入该第十寄存器的输入端；
该第十寄存器的输入端与该第十一寄存器的取反端连接，该第十一寄存器的输出端与该第十寄存器的输入端连接；
该第六寄存器至该第十一寄存器的时钟信号端分别接入第二频率时钟信号。
在一种可能的实施方式中，在该五级CIC滤波器的第一级CIC滤波器中，该第六寄存器至该第十寄存器的寄存器位数依次为7位、8位、9位、10位及11位；该第十一寄存器的寄存器位数为1位；
其中，该第六寄存器用于对该第一目标位数的高频信号延迟一个周期后的值进行存储；该第七寄存器用于对该第二加法器延迟一个周期后的值进行存储；该第八寄存器用于对该第三加法器延迟一个周期后的值进行存储；该第九寄存器用于对该第四加法器延迟一个周期后的值进行存储；该第十一寄存器用于对相应级别的CIC滤波器进行控制抽取滤波；该第十寄存器用于对相应级别的CIC滤波器的输出值进行存储。
进一步的，每级CIC滤波器需要6个寄存器(上述第六寄存器至第十一寄存器)和4个加法器(上述第二加法器至第五加法器)，每个加法器的输出要比输入多一位。第一级CIC滤波器有1个1位的寄存器(十一寄存器)，1个7位的寄存器(第六寄存器)，1个8位的寄存器(第七寄存器)，1个9位的寄存器(第八寄存器)，1个10位的寄存器(第九寄存器)，1个11位的寄存器(第十寄存器)。7位的寄存器用来储存输入Xin(即第一滤波器输出的第一目标位数的高频信号X)延迟一个周期的值，8位的寄存器用来存储第二加法器延迟一个周期的值，9位的寄存器用来存储第三加法器延迟一个周期的值，10位的寄存器用来存储第四加法器延迟一个周期的值，11位的寄存器用来存储输出的值(第一级CIC滤波器输出的值)。1位的寄存器用来控制抽取，其值每个时钟周期取一次反，当其值为1时，输出寄存器OUT值在时钟的上升沿变为第五加法器的值；当其值为0时，寄存器OUT值不变。
在一种可能的实施方式中，在该五级CIC滤波器中，第二级CIC滤波器对应的寄存器输入信号为11位，寄存器输出信号为15位；第三级CIC滤波器对应的寄存器输入信号为15位，寄存器输出信号为19位；第四级CIC滤波器对应的寄存器输入信号为19位，寄存器输出信号为23位；寄存器第五级CIC滤波器对应的输入信号为23位，寄存器输出信号为27位。
进一步的，除控制抽取的寄存器外，第二级CIC滤波器中的寄存器的位数为11～15，第三级CIC滤波器中的寄存器的位数为15～19，第四级CIC滤波器中的寄存器的位数为19～23，第五级CIC滤波器中的寄存器的位数为23～27。
在一种可能的实施方式中，该第一级CIC滤波器至第五级CIC滤波器的时钟频率逐级减半，该第五级CIC滤波器对应输出第二目标位数的中频信号。
优选的，第一级CIC滤波器的时钟频率为16MHz(即上述第二频率时钟信号的优选方案)，后面每一级依次减半，分别为8MHz、4MHz、2MHz、1MHz，最终此部分输出为一个500kHz的27位信号(即上述第二目标位数的中频信号)。
在一种可能的实施方式中，请参照图4示出的一种用于sigma-delta ADC的数字滤波器中半带滤波器的结构示意图，如图4所示，该半带滤波器包括第十二寄存器至第三十二寄存器、第六加法器至第十一加法器、第三乘法器至第八乘法器；
该第二目标位数的中频信号依次通过该第十二寄存器至第二十九寄存器接入该第六加法器的输入端，该第二目标位数的中频信号还直接接入该第六加法器的输入端，该第六加法器的输出端与该第三乘法器的输入端连接；
第十三寄存器的输出端与第二十八寄存器的输出端分别接入第七加法器的输入端，该第七加法器的输出端与第四乘法器的输入端连接；
第十五寄存器的输出端与第二十六寄存器的输出端分别接入第八加法器的输入端，该第八加法器的输出端与第五乘法器的输入端连接；
第十七寄存器的输出端与第二十四寄存器的输出端分别接入第九加法器的输入端，该第九加法器的输出端与第六乘法器的输入端连接；
第十九寄存器的输出端与第二十二寄存器的输出端分别接入第十加法器的输入端，该第十加法器的输出端与第七乘法器的输入端连接；
第二十寄存器的输出端与该第八乘法器的输入端连接；该第三乘法器的输出端至该第八乘法器的输出端分别与该第十一加法器的输入端连接，该第十一加法器的输出端通过第三十寄存器接入该第三十二寄存器；
第三十一加法器的输入端与该第三十一加法器的取反端连接，该第三十一加法器的输出端与该第三十二寄存器的输入端连接；
该第十二寄存器至第三十二寄存器的时钟信号端分别接入第三频率时钟信号。
在一种可能的实施方式中，该第十二寄存器至该第二十九寄存器的寄存器位数均为27位；该第三十二寄存器的寄存器位数为24位；第三十一寄存器的寄存器位数为1位；该第三十寄存器的寄存器位数为34位。
在一种可能的实施方式中，该第十二寄存器至该第二十九寄存器分别用于对该第二目标位数的中频信号延迟1个至18个周期后的值进行存储；
该第三十寄存器用于对该半带滤波器的初始输出值进行存储；
该第三十二寄存器用于对该半带滤波器的初始输出值的前24位进行存储，以获得第三目标位数的低频信号；
该第三十一寄存器用于对该半带滤波器进行控制抽取滤波。
进一步的，半带滤波器的输入为27位的信号，时钟频率为500kHz(即上述滤波器组输出的第二目标位数的中频信号)。本实施例中的半带滤波器需要18个27位的寄存器(即上述第十二寄存器至第二十九寄存器)用于储存输入信号延迟1至18个周期的信号，一个34位的寄存器OUT(即上述第三十寄存器)用于储存运算结果(即上述半带滤波器的初始输出值)。还有1个1位的寄存器(即上述第三十一寄存器)用于控制抽取，和一个24位的寄存器OUT_24(即上述第三十二寄存器)用于取34位运算结果的前24位作为输出信号(即上述第三目标位数的低频信号，优选的，该第三目标位数的低频信号为24位低频高精度输出信号)。
基于图2至图4对应的结构示意图，其工作原理可以如下所示：
首先，基于数字滤波器的第一部分：第一滤波器，根据sigma-delta ADC中调制器的结构，需要对第一输出X1和第二输出X2进行运算，以消除第一输出X1中包含的量化噪声，同时对第二输出X2中包含的量化噪声进行四阶噪声整形。请参照图5示出的第一滤波器的实现算法示意图，分别将第一输出X1和第二输出X2延迟一个周期和两个周期，再进行加法运算，其运算公式为：
其中，Z-1表示信号延迟1个周期，Z-2表示信号延迟2个周期。
对一个数字信号乘一个常数或加一个常数，是不会改变信号的精度的，因此考虑到便于电路实现，对上述公式进行了修改，修改后的公式为：
X(Z)＝4X1(Z)·Z-2+X2(Z)·(Z-2-2Z-1+1)+32；
其中，第一输出X1和第二输出X2的取值范围为0～16的整数。
其次，基于基于数字滤波器的第二部分：滤波器组，这一部分实现5级CIC滤波器，2倍抽取CIC滤波器的系统函数为：
H(Z)＝(1+Z-1)N；
其中，N为CIC滤波器的阶数，N阶数越高CIC滤波器的滤波的效果越好，同时电路的开销越大，通过在matlab中进行仿真，当N为4时，可满足精度的需求。
此部分的输入为上一部分的输出，即7位的信号X(上述第一目标位数的高频信号)，每级CIC滤波器先实现OUT(Z)＝(1+Z-1)4Xin(Z)，再实现2倍抽取。请参照图6示出的滤波器组的实现算法示意图，分别将该部分前三个加法器(该前三个加法器为图6中的add1、add2及add3，图6中的add1对应图3中的第二加法器，图6中的add2对应图3中的第三加法器，图6中的add3对应图3中的第四加法器)延迟一个周期，在用来控制抽取的寄存器的值为1时，输出寄存器OUT值在时钟的上升沿变为第四个加法器(该第四个加法器为图6中的add4，图6中的add4对应图3中的第五加法器)的值；当其值为0时，输出寄存器OUT值不变，最终输出为一个500kHz的27位信号(第二目标位数的中频信号)。
之后，基于基于数字滤波器的第三部分：半带滤波器，半带滤波器是一种特殊的FIR滤波器，其阶数只能为偶数，长度为奇数。半带滤波器系数除了中间值为0.5外，其余偶数序号的系数都为0。其系统函数为：
通过matlab仿真，阶数为18、通带频率为fs/5的半带滤波器可满足本实施例所需要的性能需求。Matlab中产生的系数并不能直接在verilog语言中实现，本实施例中对半带滤波器的系数进行了处理，原系数为：
a_18＝[0.013627131870718,0,-0.023944744001928,0,0.046596030590944,0,-0.095123427869309,0,0.31458291758002,0.5,0.314518291758002,0,-0.095123427869309,0,0.046596030590944,0,-0.023944744001928,0,0.013627131870718]；
将所有系数乘128后取整，得到半带滤波器的新的系数为：
a_18_D＝[2,0,-3,0,6,0,-12,0,40,64,40,0,-12,0,6,0,-3,0,2]；
因此，系数修改前半带滤波器的幅频响应图如图7所示，系数修改后半带滤波器的幅频响应图如图8所示，其横坐标是频率(Frequency，单位：mHz)、纵坐标是增益幅度(Magnitude，单位：dB)，呈现出Magnitude Response振幅响应图线。
请参照图9示出的半带滤波器的实现算法示意图，半带滤波器的输入为27位的信号，时钟频率为500kHz，本实施例中的半带滤波器需要18个27位的寄存器用于储存输入信号延迟1至18个周期的信号，分别命名为X1、X2…X18，依次对应图4中的第十二寄存器至第二十九寄存器；此外，还需要5个加法器(分别为图9的add1、add2、add3、add4及add5，分别对应图4的第六加法器至第十加法器)。由于半带滤波器的系数是对称的，在运算乘法前，可先将系数相同的信号做加法，以减少乘法运算的次数，通过仿真得到需要一个34位的寄存器OUT(对应图4的第三十寄存器)用于储存运算结果，还有1个1位的寄存器(对应图4的第三十一寄存器)用于控制抽取，和一个24位的寄存器(对应图4的第三十二寄存器)OUT_24用于取34位运算结果的前24位作为输出信号，最终实现输出24位低频高精度输出信号。
对第一滤波器输出的7位的高频信号OUT、五级CIC滤波器输出的27位的中频信号Xout及一级半带滤波器输出的24位的低频信号DOUT_24进行Modelsim仿真，得到图10所示的Modelsim的仿真波形示意图。将图10中的各信号的数据(高频信号OUT、中频信号Xout、一级半带滤波器的初始输出值DOUT及低频信号DOUT_24)导入matlab中进行了频谱分析，得到图11至图14频谱示意图，其中，图11对应高频信号OUT的频谱示意图，图12对应中频信号Xout的频谱示意图，图13对应一级半带滤波器的初始输出值DOUT的频谱示意图，图14对应低频信号DOUT_24的频谱示意图，图11的横坐标是频率(Frequency，单位：Hz)、纵坐标是网络功率谱密度(PSD，单位：dB)，呈现出FFT PLOT频谱图线；图13至图14的横坐标是模拟量输入频率(ANALOG INPUT FREQUENCY，单位：MHz)，纵坐标是振幅(AMPLITUDE，单位：dB)，呈现出FFT PLOT频谱图线。
综上所述，该sigma-delta ADC为两级级联调制器结构；该sigma-delta ADC分别生成第一输出X1与第二输出X2；该数字滤波器包括第一滤波器、由N级CIC滤波器级联构成的滤波器组以及一级半带滤波器，在该N级CIC滤波器为五级CIC滤波器的情况下，先通过该第一滤波器内的寄存器结构对两级级联调制器输出的第一输出X1与第二输出X2进行噪声处理，得到第一目标位数的高频信号；再通过该五级CIC滤波器内的寄存器结构实现对该第一目标位数的高频信号进行32倍抽取滤波(每级CIC滤波器实现2倍抽取)，得到第二目标位数的中频信号，最后通过该一级半带滤波器内的寄存器结构对该第二目标位数的中频信号实现最后2倍的抽取滤波，得到第三目标位数的低频信号。本申请提出的数字滤波器可以将sigma-delta ADC输出的16MHz高频低精度信号，转换为250kHz低频高精度信号，该数字滤波器的三部分结构在考虑到高精度转换的基础上尽可能的降低了滤波器的占用面积和功耗。
图15是根据一示例性实施例示出的一种用于sigma-delta ADC的数字滤波器的实现方法的方法流程图。该sigma-delta ADC为两级级联调制器结构。如图15所示，该方法可以包括如下步骤：
S151、该sigma-delta ADC的两级级联调制器分别生成第一输出X1与第二输出X2。
进一步的，第一输出X1为第一级调制器的输出，第二输出X2为第二级调制器的输出。该第一输出X1以及第二输出X2的位数均为5位。
S152、将该第一输出X1与该第二输出X2同时输入至该数字滤波器中的第一滤波器，获得第一目标位数的高频信号；该第一滤波器中包括第一寄存器至第五寄存器、第一乘法器、第二乘法器及第一加法器；该第一输出X1传输至该第一寄存器的输入端；该第二输出X2传输至第二寄存器的输入端；该第一寄存器的输出端依次通过第三寄存器、该第一乘法器及该第一加法器接入该第五寄存器的输入端；该第二寄存器的输出端依次通过第四寄存器、该第二乘法器及该第一加法器接入该第五寄存器的输入端；该第一滤波器中的各个寄存器的时钟信号端接入第一频率时钟信号。
进一步的，该第一滤波器由各个寄存器实现，该第一目标位数的高频信号为7位的高频信号，该第一频率时钟信号为16MHz。
S153、将该第一目标位数的高频信号输入至该数字滤波器中的滤波器组，输出第二目标位数的中频信号；该滤波器组由N级CIC滤波器级联构成；每级CIC滤波器输入的时钟频率逐级递减。
进一步的，该滤波器组为五级CIC滤波器级联构成，该第二目标位数的中频信号为27位的中频信号，第一级CIC滤波器的时钟频率为16MHz，后面每一级依次减半，分别为8MHz、4MHz、2MHz、1MHz。通过该五级CIC滤波器实现32倍抽取滤波(每级CIC滤波器实现2倍抽取)。
S154、将该第二目标位数的中频信号输入至该数字滤波器中的半带滤波器，以获得第三目标位数的低频信号。
进一步的，该半带滤波器为一级半带滤波器，该第三目标位数的低频信号为24位的低频信号，通过该一级半带滤波器实现最后2倍的抽取滤波。
综上所述，该sigma-delta ADC为两级级联调制器结构；该sigma-delta ADC分别生成第一输出X1与第二输出X2；该数字滤波器包括第一滤波器、由N级CIC滤波器级联构成的滤波器组以及一级半带滤波器，在该N级CIC滤波器为五级CIC滤波器的情况下，先通过该第一滤波器内的寄存器结构对两级级联调制器输出的第一输出X1与第二输出X2进行噪声处理，得到第一目标位数的高频信号；再通过该五级CIC滤波器内的寄存器结构实现对该第一目标位数的高频信号进行32倍抽取滤波(每级CIC滤波器实现2倍抽取)，得到第二目标位数的中频信号，最后通过该一级半带滤波器内的寄存器结构对该第二目标位数的中频信号实现最后2倍的抽取滤波，得到第三目标位数的低频信号。本申请提出的数字滤波器可以将sigma-delta ADC输出的16MHz高频低精度信号，转换为250kHz低频高精度信号，该数字滤波器的三部分结构在考虑到高精度转换的基础上尽可能的降低了滤波器的占用面积和功耗。
在一示例性实施例中，还提供了一种sigma-delta ADC，该sigma-delta ADC包括如上所述的数字滤波器。该数字滤波器可以将sigma-delta ADC输出的16MHz高频低精度信号，转换为250kHz低频高精度信号，该数字滤波器的三部分结构在考虑到高精度转换的基础上尽可能的降低了滤波器的占用面积和功耗。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (10)

1.一种用于sigma-delta ADC的数字滤波器，其特征在于，所述sigma-delta ADC为两级级联调制器结构；所述sigma-delta ADC分别生成第一输出X1与第二输出X2；
所述第一输出X1传输至所述数字滤波器中的第一滤波器的第一寄存器的输入端；所述第二输出X2传输至所述第一滤波器的第二寄存器的输入端；所述第一滤波器中还包括第三寄存器、第四寄存器、第五寄存器、第一乘法器、第二乘法器及第一加法器；所述第一寄存器的输出端依次通过所述第三寄存器、所述第一乘法器及所述第一加法器接入所述第五寄存器的输入端；所述第二寄存器的输出端依次通过所述第四寄存器及所述第一加法器接入所述第五寄存器的输入端；所述第二寄存器的输出端还依次通过所述第二乘法器及所述第一加法器接入所述第五寄存器的输入端；所述第一滤波器中的各个寄存器的时钟信号端接入第一频率时钟信号；
所述第五寄存器的输出端连接至所述数字滤波器中的滤波器组的输入端；所述滤波器组由N级CIC滤波器级联构成；每级CIC滤波器输入的时钟频率逐级递减；
所述滤波器组的输出端连接至所述数字滤波器中的半带滤波器，以通过所述半带滤波器输出低频信号。
2.根据权利要求1所述的数字滤波器，其特征在于，所述第一滤波器中的所述第一寄存器至所述第四寄存器的寄存器位数均为5位；所述第一滤波器中的所述第五寄存器的寄存器位数为7位；
所述第一寄存器用于对所述第一输出X1延迟一个周期后的值进行存储；所述第二寄存器用于对所述第二输出X2延迟一个周期后的值进行存储；所述第三寄存器用于对所述第一输出X1延迟两个周期后的值进行存储；所述第四寄存器用于对所述第二输出X2延迟两个周期后的值进行存储；
所述第五寄存器用于对所述第一滤波器输出的第一目标位数的高频信号进行存储。
3.根据权利要求2所述的数字滤波器，其特征在于，所述滤波器组由五级CIC滤波器级联构成；
每一级CIC滤波器均包括有第六寄存器至第十一寄存器、第二加法器至第五加法器；
在所述五级CIC滤波器的第一级CIC滤波器中，所述第一滤波器输出的所述第一目标位数的高频信号依次通过所述第六寄存器、所述第二加法器、第七寄存器、第三加法器、第八寄存器、第四加法器、第九寄存器及所述第五加法器接入第十寄存器的第一输入端；
所述第一目标位数的高频信号还依次通过所述第二加法器、所述第三加法器、所述第四加法器及所述第五加法器接入所述第十寄存器的第一输入端；
所述第十一寄存器的输入端与所述第十一寄存器的取反端连接，所述第十一寄存器的输出端与所述第十寄存器的第二输入端连接；
所述第六寄存器至所述第十一寄存器的时钟信号端分别接入第二频率时钟信号。
4.根据权利要求3所述的数字滤波器，其特征在于，在所述五级CIC滤波器的第一级CIC滤波器中，所述第六寄存器至所述第十寄存器的寄存器位数依次为7位、8位、9位、10位及11位；所述第十一寄存器的寄存器位数为1位；
其中，所述第六寄存器用于对所述第一目标位数的高频信号延迟一个周期后的值进行存储；所述第七寄存器用于对所述第二加法器延迟一个周期后的值进行存储；所述第八寄存器用于对所述第三加法器延迟一个周期后的值进行存储；所述第九寄存器用于对所述第四加法器延迟一个周期后的值进行存储；所述第十一寄存器用于对相应级别的CIC滤波器进行控制抽取滤波；所述第十寄存器用于对相应级别的CIC滤波器的输出值进行存储。
5.根据权利要求3所述的数字滤波器，其特征在于，在所述五级CIC滤波器中，第二级CIC滤波器对应的寄存器输入信号为11位，寄存器输出信号为15位；第三级CIC滤波器对应的寄存器输入信号为15位，寄存器输出信号为19位；第四级CIC滤波器对应的寄存器输入信号为19位，寄存器输出信号为23位；第五级CIC滤波器对应的寄存器输入信号为23位，寄存器输出信号为27位。
6.根据权利要求3所述的数字滤波器，其特征在于，所述第一级CIC滤波器至第五级CIC滤波器的时钟频率逐级减半，所述第五级CIC滤波器对应输出第二目标位数的中频信号。
7.根据权利要求6所述的数字滤波器，其特征在于，所述半带滤波器包括第十二寄存器至第三十二寄存器、第六加法器至第十一加法器、第三乘法器至第八乘法器；
所述第二目标位数的中频信号依次通过所述第十二寄存器至第二十九寄存器接入所述第六加法器的输入端，所述第二目标位数的中频信号还直接接入所述第六加法器的输入端，所述第六加法器的输出端与所述第三乘法器的输入端连接；
第十三寄存器的输出端与第二十八寄存器的输入端分别接入第七加法器的输入端，所述第七加法器的输出端与第四乘法器的输入端连接；
第十五寄存器的输出端与第二十六寄存器的输入端分别接入第八加法器的输入端，所述第八加法器的输出端与第五乘法器的输入端连接；
第十七寄存器的输出端与第二十四寄存器的输入端分别接入第九加法器的输入端，所述第九加法器的输出端与第六乘法器的输入端连接；
第十九寄存器的输出端与第二十二寄存器的输入端分别接入第十加法器的输入端，所述第十加法器的输出端与第七乘法器的输入端连接；
第二十寄存器的输出端与所述第八乘法器的输入端连接；所述第三乘法器的输出端至所述第八乘法器的输出端分别与所述第十一加法器的输入端连接，所述第十一加法器的输出端通过第三十寄存器接入所述第三十二寄存器的第一输入端；
第三十一寄存器的输入端与所述第三十一寄存器的取反端连接，所述第三十一寄存器的输出端与所述第三十二寄存器的第二输入端连接；
所述第十二寄存器至第三十二寄存器的时钟信号端分别接入第三频率时钟信号。
8.根据权利要求7所述的数字滤波器，其特征在于，所述第十二寄存器至所述第二十九寄存器的寄存器位数均为27位；所述第三十二寄存器的寄存器位数为24位；第三十一寄存器的寄存器位数为1位；所述第三十寄存器的寄存器位数为34位。
9.根据权利要求8所述的数字滤波器，其特征在于，所述第十二寄存器至所述第二十九寄存器分别用于对所述第二目标位数的中频信号延迟1个至18个周期后的值进行存储；
所述第三十寄存器用于对所述半带滤波器的初始输出值进行存储；
所述第三十二寄存器用于对所述半带滤波器的初始输出值的前24位进行存储，以获得第三目标位数的低频信号；
所述第三十一寄存器用于对所述半带滤波器进行控制抽取滤波。
10.一种sigma-delta ADC，其特征在于，所述sigma-delta ADC包括如权利要求1至9任一所述的数字滤波器。
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