JPH0687531B2

JPH0687531B2 - ビット−シリアル信号スケーリング装置及びディジタル信号振幅制御装置

Info

Publication number: JPH0687531B2
Application number: JP62238585A
Authority: JP
Inventors: ジエイクリストファトツド; ベンジャミンディーテリッヒチャールズ
Original assignee: RCA Licensing Corp
Current assignee: RCA Licensing Corp
Priority date: 1986-09-24
Filing date: 1987-09-22
Publication date: 1994-11-02
Anticipated expiration: 2009-11-02
Also published as: FI874065A; FI92778C; NZ221889A; AU587719B2; DK499487A; DK499487D0; EP0261954A2; DE3789481D1; FI874065A0; FI92778B; EP0261954A3; DE3789481T2; AU7880187A; PT85780A; EP0261954B1; KR880004639A; JPS63140369A; ES2050666T3; KR970001312B1; PT85780B

Description

【発明の詳細な説明】＜産業上の利用分野＞この発明は、一定の倍率でビツト‐シリアル（bit-seri
al）信号をスケーリング（scaling）するための回路を
使用したデイジタル・オーデイオ信号再生装置における
音量制御に関する。

＜発明の背景＞２進形で表わされた信号の乗算あるいはスケーリングは
信号サンプルをそれ自身に対してシフトしまた加算する
方法によつて行なわれる。この技術で乗算を行なう際に
は、２進サンプルはそのサンプルの２進点に関するサン
プル・ビツトのビツト位置をシフトする回路に結合され
る。その回路は、所望の倍率に依存する１あるいはそれ
以上のビツト・シフトによる変形を入力サンプルに与え
る。そのビツト・シフトされたサンプルは入力サンプル
と加算的あるいは減算的に組合される。その組合された
サンプルは所望の倍率で乗算された入力サンプルに対応
する。

２進サンプルは、最も左のビツトが最上位ビツト（MS
B）であつて最も右ビツトが最下位ビツト（LSB）である
ようにして左から右へ配列された一連のビツトを有する
ものとする。また、そのサンプルはLSBの右に直接配置
された２進点を有するものとする。その２進点に対して
右方向へサンプルのビツトのすべてをシフトさせること
により、そのサンプル・ビツトがシフトされる各ビツト
位置に対してそのサンプルは２の係数で効果的に除算さ
れる。代つて、サンプルのビツトのすべてを左方向へシ
フトすると、そのサンプル・ビツトがシフトされる各ビ
ツト位置に対してそのサンプルは２の係数で効果的に乗
算される。例えば、10進値14は２進数で1110で表わされ
る。２進点に対して１及び２ビツト位置右方向へサンプ
ルのすべてのビツトをシフトすると、２進サンプルはそ
れぞれ0111.0と0011.1となる。これらのシフトされたサ
ンプルの10進値は元のサンプルを２及び４で除算したも
のに対応する７と3.5である。一般に、２進点に対して
ｎ−ビツト位置だけ右方向あるいは左方向へ２進サンプ
ルをビツト・シフトすることはそのサンプルを2ⁿの係数
で除算あるいは乗算することになる。上述の例におい
て、２つのシフトされたサンプルと元のサンプルとを加
算的に組合せると、その結果生ずる２進サンプルは1100
0.1あるいは10進の24.5となる。これは、１＋1/2＋1/4
あるいは7/4の係数による元のサンプルのスケーリング
を表わす。代りに、シフトされたサンプル0111.0の正極
性のものと0011.1の負極性のものが元のサンプルに加算
的に組合されると、その結果生ずる２進サンプルは1000
1.1あるいは10進の17.5となる。この値は、１＋1/2−1/
4あるいは5/4による元のサンプルのスケーリングを表わ
す。組合される元のサンプルのシフトされたものの数、
その各シフトされたものが元のサンプルに対してシフト
されたビツト位置の数、及び信号が組合される極性に依
存して、広い範囲のスケール係数がシフト及び加算技術
によつて実現される。

シフト及び加算の技術は、特に、一定の乗算係数でパラ
レル‐ビツト（parallel-bit）２進サンプルをスケーリ
ングすることに役立つ。パラレル‐ビツト装置では、サ
ンプルのビツトのすべてがパラレル・バス構成のパラレ
ル出力接続体のそれぞれに同時に生ずる。その出力接続
体の各々はビツト位置あるいは重みを指定する。ビツト
・シフトは回路素子の入力バスをパラレル出力接続体に
適切に接続することによつて簡単に行なわれる。出力接
続体が重み2ⁿ、2^n-1、…2¹、2⁰の順に指定され、また、
ビツト・シフトされたサンプルが供給される回路素子の
入力接続体が重み2^w、2^w-1、…2¹、2⁰の順に指定され、
ｎ及びｗが整数でｎがｗに等しいものと仮定する。入力
接続体2^w、2^w-1、…2¹、2⁰を出力接続体2ⁿ、2^n-1、…
2¹、2⁰にそれぞれ接続することは０ビツト・シフト、す
なわち入力接続体に供給されるサンプルが不変であるこ
とに相当する。入力接続体2^w、2^w-1、…2³、2²を出力接
続体2^n-2、2^n-3、…2¹、2⁰に接続することは２ビツト位
置の左方向へのビツト・シフトを与える。この場合、２
つのLSB入力接続体2¹、2⁰は論理０電位に結合される。
入力接続体2^w、2^w-1を論理０電位に、また入力接続体2
^w-2、2^w-1、…2³、2²を出力接続体2ⁿ、2^n-1、…2³、2²
にそれぞれ接続することは２ビツト位置の右方向シフト
をもたらす。

上述のビツト・シフト方法を使用して、２進サンプルに
一定のスケール係数を乗算するためのパラレル‐ビツト
装置は、スケールされるサンプルを供給する源の出力接
続体に対して適切にシフトされた入力接続体に組合せ素
子（加算器と減算器）を結合することによつて実現され
得る。

従来、２進サンプルをスケーリングするためのシフト及
び加算技術はビツト‐シリアル処理にはあまり適用され
なかつた。ビツト‐シリアル・サンプルのサンプル・ビ
ツトは時間的に連続して生ずる。各目上、LSBは、サン
プル処理を容易にするため、順序では最初に生ずる。ビ
ツト‐シリアル・サンプルのビツト・シフトによる変形
はそのビツト‐シリアル・サンプルを整数ビツト期間だ
け遅延させることによつて行なわれる。

各ビツト期間の間サンプルが遅延され、サンプルは効果
的に、元のサンプルに対して１桁ビツト左位置へシフト
される。前述のように、サンプル・ビツトの左方向シフ
トはそのサンプルに２の累乗を乗算することである。ビ
ツト‐シリアル・サンプルの右シフトは、時間的に進ん
だサンプルの変形を与えること、すなわちサンプルが生
ずる前にサンプルを与えることを意味する。一般に、こ
れは不可能であるが、MSBが時間的に最初に生じまたLSB
が時間的に最後に生ずるようにビツト‐シリアル・サン
プルを再整理することによつて類似の結果が得られる。
再整理されたサンプルを整数ビツト期間だけ遅延させる
ことによつて、実際に、サンプル・ビツトの右方向シフ
トが得られる。各ビツト期間の間再整理されたサンプル
は遅延され、遅延されていないサンプルに対する係数２
での除算が行なわれる。

単一の２の累乗あるいは単一の２の累乗の逆数以外の一
定の係数でビツト‐シリアル・サンプルをスケーリング
するためのビツト‐シリアル装置は、異なる整数のビツ
ト期間だけビツト‐シリアル・サンプルを遅延させてそ
の遅延されたサンプルを組合せるように並列接続された
ビツト‐シリアル遅延素子の装置を配列することによつ
て実現することができる。その装置は、特に、サンプル
の順序を再整理してサンプルの除算を行なうための回路
を含むならば不必要な量のハードウエアを必要とする。

デイジタル処理回路の開発により実用的な消費者用のデ
イジタル・オーデイオ装置が作られた。デイジタル・オ
ーデイオ装置は、固有のパラメータの安定性、高信号対
雑音特性及び部品数の減少のために望ましい。

デイジタル・オーデイオ装置の入力及び出力はアナログ
である。そのデイジタル装置の入力端では、アナログ音
響信号はアナログ信号のデイジタル表示物に変換され、
また、出力端ではそのデイジタル表示物はスピーカに適
用されるアナログ形式に再変換される。オーデイオ信号
の音量制御は、アナログ制御ポテンシヨメータ及びアナ
ログ切換利得素子に関連する雑音を除去するために、デ
イジタル領域で行なわれるのが望ましい。更に、大規模
集積回路を使用して、音量制御を含む完全なデイジタル
・オーデイオ処理装置を単一の集積回路上に組立てるこ
とができ、また、全制御機能を例えば遠隔送信装置から
容易に行なうことができる。

人間の耳は音の変化に対して大体対数的な感度を持つて
いる。従つて、この発明の１面では、実質的に対数的な
変化で段階的にデイジタル音量制御を行なう。

＜発明の要約＞この発明の１つは、供給されるビツト‐シリアル信号の
スケールされたものを生成するための、用途が広く、部
品効率の良いビツト‐シリアル２進信号スケーリング装
置に関する。各々が第１及び第２の入力端子を有し且つ
各々が出力端子を有する第１の複数個の信号組合せ回路
と、信号ビツト期間だけビツト‐シリアル信号を遅延さ
せるための複数個の遅延回路とが上記組合せ回路のある
ものとあるものとの間にその遅延回路のあるものが配置
されるようにしてカスケード接続される。組合せ回路の
第１の入力端子は直前の遅延回路あるいは直前の組合せ
回路のいずれか一方のものの出力端子にカスケード接続
構成に結合され、また、組合せ回路の第２の入力端子は
スケールされる信号を受信するために結合される。遅延
回路及び信号組合せ回路のカスケード接続体の出力は供
給される信号のスケールされたものである。

この発明の他のものは、デイジタル・オーデイオ信号を
対数的に増幅／減衰するための音量制御回路である。こ
の音量制御回路は、この累乗でデイジタル・オーデイオ
信号の値を変更するための粗利得／減衰回路を含む。処
理されるオーデイオ信号に予め定められた値を選択的に
乗算するための別の回路が上述の粗利得／減衰回路に直
列に結合される。その予め定められた値は、その値の上
昇／下降の順序が実質的に対数的であるように選択され
る。

＜実施例の説明＞この発明を理解する基礎とするために、この発明を使用
し得るビツト‐シリアル装置を最初に検討する。この装
置はビツト‐シリアル・サンプルを処理するためにゲー
ト・クロツク法を使用する。このゲート・クロツク法を
第２図に関して記載する。波形STはサンプル処理期間を
規定する。処理されるべき一連のサンプルが波形STの連
続する周期の間生ずる。各ビツト‐シリアル・サンプル
の各ビツトはCLOCK波形によつて規定される装置クロツ
クのパルスに同期して生ずる。一般に、１サンプル中に
含まれるビツト数は、各サンプル期間中の装置クロツク
の周期の数よりも少ない。

各サンプル期間の始めには、装置中の各サンプルがCLOC
KNとして第２図に示されているゲート・クロツクの制御
の下に処理素子と同時にクロツクされる。CLOCKNによつ
て与えられるパルスの各バースト（burst）中に含まれ
るパルス数Ｎは、処理されるべき最大のサンプルのビツ
ト数と少なくとも同じ大きさである。従つて、CLOCKNは
装置のダイナミツク・レンジを決定する。装置内の個々
の処理素子は装置クロツクCLOCKに同期して動作する
が、その機能を行なうためのタイミング条件によつてCL
OCKN、CLOCKP、あるいはCLOCKのいずれによつても付勢
され得る。各サンプル期間の終りに、各処理素子は与え
られたサンプルの処理を完了し、次のサンプル期間の始
めに次の処理素子への転送のためにサンプルに対して整
列される。

サンプルが２の補数形式をなすものと仮定する。更に、
サンプル・ビツトは、LSBが時間的に最初に生じ、残り
のビツトが重みの上昇する順に生ずるように配列され
る。

装置については、第２図に示した波形と共に、第１図、
第３図、第４図に示した回路に関して更に詳しく述べ
る。第３図及び第４図の回路素子は、２の累乗による乗
算及び除算がゲート・クロツク装置内でどのようにして
遂行されるのかを理解することが可能となるように選択
されている。これは、この発明を実施するビツト‐シリ
アル・スケーリング回路を理解するための基礎となる。

第１図において、処理されるべきビツト‐シリアル・デ
イジタル・サンプルが端子610に供給される。そのサン
プルは、Ｎ個のクロツクパルスを有するクロツク信号CL
OCKNの制御の下にＮ段直列シフトレジスタ614へ同期的
にクロツクされる。最初のクロツクパルスは、第１のあ
るいは最下位のサンプル・ビツトと同時に生ずるように
同期される。そのサンプル・ビツトはレジスタ614のＮ
−Ｖ最下位ビツト位置、すなわちそのレジスタの出力接
続に最も近いレジスタ段内にクロツクされる。CLOCKNの
Ｎ番目のクロツクパルスの終りに、CLOCKNは停止し、サ
ンプルが次のサンプル期間までレジスタ内に蓄積され
る。

Ｎ−ビツト期間のサンプル間隔が設けられるが、一般
に、装置内の各サンプルはＮビツトよりも少ない。この
場合には、サンプルは（Ｎ−Ｖ）ビツトで表わされ、Ｎ
及びＶは共に整数である。

サンプルの最大の可能な値は処理されている時に変化す
ることがあるので、Ｖの値は所定の装置の異なる部分に
おいて相違し得るものであり、従つて、サンプル値を規
定するために必要なビツトの数は変化する。例えば、Ｎ
が20に等しく、16384の最大値を有するサンプルが２倍
回路へ供給されるものと仮定する。その２倍回路に対す
る入力では（Ｎ−Ｖ）は14であるが、その２倍回路の出
力では（Ｎ−Ｖ）は15に増加され、その結果、Ｖは６か
ら５へ変化する。

各ビツト‐シリアル・サンプルのＮ−Ｖ情報ビツトは、
最下位ビツト（LSB）から最上位ビツト（MSB）へ順次、
生ずる。余分のＶビツト間隔が、処理されるサンプルの
変化するビツト幅を吸収するために各サンプルのMSBの
端に付加される。そのサンプルは、（Ｎ−Ｖ）番目のビ
ツトが符号ビツトで表わす２の補数形式をなすものと仮
定する。２の補数サンプルを効果的に処理するために、
符号ビツトは、慣例的に、各サンプル間隔のMSB位置、
すなわちＮ番目のビツト期間を占有するように拘束され
る。この発明では、その状態は、Ｖ個のビツト位置の各
々に（Ｎ−Ｖ）番目の符号ビツトを模写することによつ
て得られる。（Ｎ−Ｖ）ビツト分解能を有すると共にサ
ンプルの（Ｎ−Ｖ）番目の符号ビツトを模写するＶ個の
余分のMSBを有するＮ−ビツトサンプルは（Ｎ−Ｖ）ビ
ツトサンプルと同じ数値を有する。

符号ビツトの模写はレジスタ614の出力端子に直列に符
号延長ラツチ616を接続することによつて行なわれる。
ラツチ616は制御信号XNDによつて条件付けられて、レジ
スタ614によつて出力された最初のＮ−Ｖ−１サンプル
ビツトを通過させ、且つ、サンプル期間の残りの間（Ｎ
−Ｖ）番目のサンプルビツト（符号ビツト）をラツチし
て保持する。ラツチ616は、テキサスインスツルメン
ツ社（Texas Instruments Inc.Dallas,Texas）製のSN74
LS75“双安定性ラツチ”型のものであつてもよい。CLOC
KNによるクロツクパルスに対する、ラツチ616へ供給さ
れる制御信号XNDのタイミングは第２図に示す。

ラツチ616はサンプル期間の残りの間（Ｎ−Ｖ）番目の
サンプルビツトを保持するので、レジスタ612のＶ個のM
SB位置内に蓄積された値はレジスタ614から出て行くこ
とを妨げられるため重量でない。しかしながら、レジス
タ614内の（Ｎ−Ｖ）ビツトサンプルの符号ビツトが最
初に、サンプルビツト間隔のＶ個のMSB位置内に模写さ
れているならば、その時は、制御信号の到来はCLOCKNの
（Ｎ−１）番目のクロツクパルスに対して遅延され得
る。この場合、サンプル分解能を規定するビツト数はよ
り大きな数あるいはより小さな数に変化し得るが、制御
パルスXNDの前縁はクロツクパルス（Ｎ−１）において
一定に保持される。

名目上、信号XNDの正向き遷移は、所定の装置内の値ビ
ツトの最少数を有するサンプルの最上位値ビツト位置に
対応するクロツクパルスの後に直ちに生ずるように生成
される。装置内の類似する回路によつて処理されるより
大きな数のビツトによつて規定されるサンプルを調節す
るために、符号XNDの正向き遷移は、例えばフリツプ‐
フロツプ段によつて適切な数のクロツク期間だけ遅延さ
れる。以後の記述においては、最大サンプル値は、Ｎ番
目ビツトが符号ビツトであるようなＮビツトによつて表
わされるものと仮定する。従つて、信号XNDは（Ｎ−
１）番目のクロツクパルスの後で生ずるように制御ユニ
ツトによつて生成される。

レジスタ614及びラツチ616の組合せは、以下では、符号
拡張シフトレジスタSXSRを示す。

SAPU618の出力は更に別のSXSR620に結合されている。サ
ンプルビツトが処理されるようにそれを受入れ、またそ
の処理されたビツトを次のサンプル期間まで蓄積するた
めにSXSR620が設けられるので、SAPU618は一般に、サン
プル蓄積を含まない。そのSAPU618が遅延を伴なうこと
なくサンプルを処理するならば、すなわち、各ビツトの
処理がその対応するクロツク期間内に完了するならば、
SXSR620はCLOCKNによつてクロツクされる。代りに、処
理されるビツトがSAPU618内で処理される際にビツト時
間遅延を受けるならば、SXSR620は、次のサンプル期間
にレジスタ内でサンプルビツトを適当に正しく長さを揃
えあるいは時間的に整列させるために、Ｎよりも多いパ
ルスでクロツクされなければならない。

サンプルビツトは、SAPU618内で処理される際にＭクロ
ツクパルス期間の遅延を受けるものとする。処理される
サンプルのLSBが各サンプル処理の完了と同時にＮ段SXS
R620のLSB位置に記憶され、次のサンプル期間の始めに
正確に揃えられるためには、SXSR620はＮ＋Ｍ個のクロ
ツクパルスでクロツクされなければならない。第１図及
び第２図では、CLOCKPが適切な数のパルスを与える。

一般に、CLOCKPは、最大の処理遅延を有する装置内の特
定のSAPUを調節するために、サンプル期間当り多数のパ
ルスを与える。共通のクロツク信号CLOCKPが処理遅延を
有する少なくとも大部分の処理回路に使用されるよう
に、複数の付加レジスタ段が複数の別のSAPU（より少な
い処理遅延を有する）とそれらに対応する複数のSXSRと
の間に結合される。付加レジスタ段の数は、処理遅延
（クロツクパルス期間での）と付加レジスタ段とＮとの
和が数Ｐに等しくなるように選択される。

第１図の装置は処理素子618の入力及び出力にSXSRを含
む。一般にSXSR612は前の処理段に関連していて、算術
的処理素子が入力及び出力SXSRの両方を必要とすること
を意味するものではない。事実、或る処理機能は複数の
SXSRを介在させることなく直列に連結してもよい。

装置クロツク及び／あるいは制御信号は制御ユニツト62
2内で生成される。その制御ユニツト622は主クロツクCL
OCKが引出される発振器を含む。CLOCKN、CLOCKP、サン
プル信号ST及び符号拡張制御信号XNDはすべて、通常の
カウント及びゲート回路によつて主クロツク信号から引
出される。それらの信号は通常の技術によつて生成さ
れ、第２図示のような関係を有する。

第３図は、シリアル・サンプルに2^-(P-N)に等しい一定
値を乗算する回路を示す。２進サンプルのビツトをすべ
て１ビツト位置下方の桁へシフトすることはそのサンプ
ルに1/2の係数を乗ずる効果をなす。サンプルのビツト
をすべてＮ−ビツト位置下方の桁へシフトすることは2
^-Nによるスケーリングあるいは乗算をもたらすことであ
り、また、そのビツトを（Ｐ−Ｎ）ビツト位置下方の桁
へシフトすることは2^-(P-N)で乗算することである。サ
ンプル期間の始めにおいてレジスタ612がＮ−ビツトサ
ンプルを含むものとし、また、SXSRレジスタ612及び625
がＮ段を有するものと仮定する。SXSR612はCLOCKNによ
つてクロツクされ、またSXSR625はＰ＞ＮでCLOCKPによ
つてクロツクされる。Ｎ個のクロツクパルス後に、SXSR
612内のＮ−ビツトサンプルはSXSR625のＮ段に転送され
ている。しかしながら、CLOCKPは実行を続け、SXSR625
を通してサンプルを更にクロツクする。そのサンプルの
Ｐ−Ｎ個の下方桁（lesser significant）のビツトはSX
SR625の右端から失なわれる。CLOCKPパルスのバースト
の終りにおいて、元のＮ−ビツトサンプルの2N−Ｐ個の
上方桁（more significant）のビツトがレジスタ625の2
N−Ｐ個のLSB位置を占有する。レジスタ625のＰ−Ｎ個
のMSB位置はレジスタ612からのサンプルの模写符号ビツ
トで負荷される。レジスタ625内のサンプルの値はビツ
ト桁の変化によつて元のＮ−ビツトサンプルの値の2
^-(P-N)倍になる。レジスタ625の符号拡張ラツチは、前
のサンプル期間にレジスタ625内に蓄積されたサンプル
の符号ビツトを模写し、且つレジスタ612からその時の
サンプルのＰ−Ｎ個のLSBを削除するために、Ｎ−１個
のクロツクパルス後に付勢される。この回路の実際の手
段については、CLOCKPのクロツクパルス数−CLOCKNのク
ロツクパルス数は元のサンプルの分解能を規定するビツ
ト数よりも小さくされるか、あるいは、シフトされたサ
ンプルは零の値あるいは実現可能な最小の負の数に等し
くされる。

第４図はサンプルを１サンプル期間だけ遅延させるため
の装置を示す。その回路はSXSR712、（Ｐ−Ｎ）段シフ
トレジスタ726、SXSR727のカスケード接続からなる。段
数（Ｐ−Ｎ）はCLOCKPとCLOCKNとの間のパルス数の差に
等しい。レジスタ712と727の各々の段数をＮと仮定す
る。組合されたレジスタ726と727の段数は（Ｐ−Ｎ）＋
Ｎ即ちＰに等しい。その結果、SXSR712からのLSBをSXSR
727のLSB位置へクロツクするためにＰ個のクロツクパル
スが必要とされる。これは、丁度、各サンプル期間中に
CLOCKPパルスのバースト内で生ずるパルス数である。従
つて、レジスタ727がCLOCKPでクロツクされるならば、
レジスタ726と727は１サンプル期間の遅延を与える。レ
ジスタ726は主クロツクCLOCKによつて連続的にクロツク
されてもよい。また、レジスタ726と727の代用となるCL
OCKNでクロツクされるＮ段SXSRはビツト‐シリアル・サ
ンプルに対して１サンプル期間の遅延を生ずる。

次に、レジスタ726と727がCLOCKNでクロツクされるもの
とする。この場合、CLOCKNによつて与えられるＮ個のパ
ルスのバーストの終りに、SXSR712からのサンプルのLSB
はレジスタ727の（Ｐ−Ｎ）番目のLSB位置に在る。本質
的に、サンプルの全ビツトは（Ｐ−Ｎ）個のより上方桁
のビツト位置へシフトされている。このビツト位置桁の
シフトはサンプルに2^(P-N)を乗算することに等しい、言
い換えると、遅延レジスタ726へのサンプル入力に対し
て、その遅延レジスタ726の出力はその入力を2^(P-N)倍
にする。従つて、２の倍数の乗算は信号処理路内にレジ
スタ段を介入させることによつて行なうことができ、ま
た、２の倍数による除算は、例えばレジスタのクロツク
信号にクロツクパルスを加えることによつて行なうこと
ができる。

前述の装置を参考にして、この発明の実施例を述べる。

第６図は、点線で示すボツクス20′内に、上述のよう
に、ビツト‐シリアル信号にスケール係数を乗ずるため
のビツト‐シリアル・スケーラを含むこの発明の実施例
を示す。この発明によるスケール回路はカスケード接続
された遅延段58、64とビツト‐シリアル組合せ回路60、
62、66とを含み、スケールされるビツト‐シリアル信号
は端子56を経てビツト‐シリアル組合せ回路へ供給され
る。この回路の動作を、第６図を参考にして以下に詳細
に述べる。

デイジタル・オーデイオ信号の音量制御はデイジタル・
オーデイオ・サンプルを増幅あるいは減衰させることに
よつて行なうことができるが、以下の理由によつてサン
プルを減衰させることが好ましい。代表的なデイジタル
・オーデイオ装置は、所望のダイナミツク・レンジとSN
比を実現するために、14個あるいは16個のビツトサンプ
ルで始動する。デイジタル・オーデイオ・サンプルがデ
イジタル装置内で処理されると、そのサンプルビツト幅
は、例えば20ビツトにまで拡張する。20ビツト・デイジ
タル・オーデイオ・サンプルが増幅による60dBの音量制
御を受けるものとする。これは、サンプルに０から1000
までの値を乗算すること、従つて、20ビツト・オーデイ
オ・サンプルの最大ビツト幅を30ビツトにまで増加する
ことを意味する。デイジタル・オーデイオ・サンプルを
アナログ量に変換するために、通常のレジスタ・ラダー
トリイ（ladder tree）あるいは電流加算デイジタル・
アナログ変換器が使用されるならば、音量制御により加
算される余分の10ビツトのためにその変換器は著しく複
雑になる。

それとは逆に、音量制御が減衰によつて行なわれるなら
ば、処理されるサンプルの最大ビツト幅は、例えば20ビ
ツトで一定のまゝとなり、著しく簡素化されたデイジタ
ル・アナログ変換器を必要とするだけである。

しかしなら、パルス幅変調変換器のような、一般的でな
いデイジタル・アナログ変換技術は拡張されたビツト幅
によつて複雑化されないので、増幅及び減衰型の両音量
制御装置について述べる。

第５図には、デイジタル音量制御素子を含む代表的なデ
イジタル・オーデイオ処理装置が示されている。同図に
おいて、例えば、アンテナ及びチユーナからの接続部材
10におけるアナログ・オーデイオ信号はアナログ・デイ
ジタル変換器（ADC）12のアナログ入力端子に供給され
る。そのADC12は、一様な時間間隔とナイキスト・サン
プリング基準を満たす率でアナログ信号のパルス符号変
調（PCM）されたものを生成する。そのADC12からのPCM
オーデイオ・サンプルはデイジタル処理器14に供給さ
れ、そこで、PCMオーデイオ信号は濾波され且つ拡張さ
れ、例えばスピーカ装置での再生に対して雑音が減少さ
れあるいは制限される。

処理器14からの処理されたPCMオーデイオ信号は、PCMサ
ンプルの値を対数的に変えて信号の増幅や減衰を行なう
音量制御回路16へ供給される。その音量制御回路16から
の信号は、PCMオーデイオ信号をアナログ形に変換する
デイジタル・アナログ変換器（DAC）22へ結合される。D
AC22からのアナログ信号は駆動増幅器24を経てスピーカ
26へ結合される。

音量制御回路16は粗な乗算器／除算器18と精密な乗算器
／除算器20とを含む。粗な乗算器／除算器18は供給され
るサンプルに2^Nの係数を乗算する。ここで、Ｎは正ある
いは負の整数値を表わす。Ｎの正の値に対しては、PCM
信号は２の累乗で乗算され、また負の値に対してはPCM
信号は２の累乗で除算される。Ｎの値が単位段階で増分
するものと仮定すれば、１段階につき6dBの変化を生ず
るようにPCM信号は乗算／除算される。

精密な乗算器／除算器20は粗な乗算器／除算器18の出力
に、実質的に対数的に上昇／下降する例えば３あるいは
４の数列を乗算する。１段階当りの所望の音量変化が約
1.5dBであるならば、数列B_iは16、19、23、27であれば
よい。

音量制御素子16に供給される信号の値がＳであれば、素
子16で生成される出力O_sはdBで表わせば、 O_s＝20log₁₀（Ｓ×2^N×B_i）（１）＝20log₁₀（Ｓ）＋20log₁₀（2^N×B_i）（２）となる。振幅Ｓの特定の信号に対して、振幅の変化は20
log₁₀（2^N×B_i）項で決定される。Ｎ＝−１、０、＋
１、２及びB_i16、19、23、27に対する振幅変化を表Ｉに
示す。

表Ｉから、繰返されるB_i値間あるいは１組のB_i値に対す
る利得増分は約6dBであることが分かる。連続するB_i値
間の増分あるいは段階は約1.5dBであり、この値は、１
組のB_i値当りの6dBをその組のB_i値の数４で除算したも
のに相当する。１段階当りの利得増分はB_i値間の相違、
あるいはdBで20log₁₀（B₁₊₁）−20log₁₀（B_i）、簡単化
すれば20log₁₀（B_i+1／B_i）に相当している。従つて、
表Ｉに示されている４個のB_i値の組に対する計算は、6d
B/4が20log₁₀（B_i+1／B_i）dBに近似すること、あるい
は、更に一般的に言えば、組当りにＰの値（Ｐは整数）
を含むどのような組のB_i値に対しても、利得段階の大き
さが実質的にdB増分に等しいものとすれば、その時には
20log₁₀（B_i+1／B_i）が6dB/Pに近似しなければならない
ことを示している。真数をとれば、B_iの連続する値の比
B_i+1／B_iは実質的に10^(6/20P)に等しくなければならな
い。約2dBの段階を持つた利得制御装置は、16、20、25
に等しい３要素B_iの組を繰返す精密な乗算器／除算器で
実行してもよい。

第６図は特定のシリアル・ビツト音量制御回路を示す。
この回路については第７図の波形を参考にして述べる。
シリアル・ビツトPCMサンプルはＲビツト幅２進サンプ
ルであつて、その最下位ビツト（LSB）が時間的に最初
に生ずるものとする。そのサンプルは第７図にSAMPLE C
Lとして示されている波形によつて規定される周波数で
発生し、高忠実度オーデイオ信号は少なくとも44KHzで
ある。そのサンプル・ビツト周波数はSYSTEM CLとして
示されている波形によつて規定される。

第６図において、例えばデイジタル処理器からのサンプ
ルは接続部40を経てＲビツト‐シリアル・シフトレジス
タ42へ供給される。そのサンプルは、サンプル期間当り
Ｒ個のパルスを持つCLOCKR（第７図に波形CLOCKRとして
示す）の制御の下にレジスタ42へクロツクされる。各サ
ンプル期間の始めに、レジスタ42内のサンプルは接続部
材43へ逐次にクロツク出力され、そのレジスタ内へはLS
Bが最初に、またそれに続くサンプルがロードされる。
レジスタ42からのサンプルは粗な乗算器／除算器18′へ
結合される。

乗算器／除算器18′の入力はマルチプレクサ46の第１の
入力端子（Ａで示す）に直接接続され、また、遅延素子
44を経てマルチプレクサ46の第２の端子（Ｂで示す）に
接続されている。遅延素子44はサンプルを４サンプル・
ビツト周波数期間だけ遅延させ、また、マルチプレクサ
46は制御信号C4によつて制御される。

マルチプレクサ46の出力はマルチプレクサ50の入力端子
Ａに直接結合され、また遅延素子48を経てマルチプレク
サ50の入力端子Ｂに直接結合されている。遅延素子48は
サンプルを２サンプル・ビツト周波数期間だけ遅延さ
せ、また、マルチプレクサ50は制御信号C3によつて制御
される。

マルチプレクサ50の出力はマルチプレクサ54の入力端子
Ａに直接結合され、また、遅延素子52を経てマルチプレ
クサ54の入力端子Ｂに結合されている。遅延素子52はサ
ンプルを１サンプル・ビツト周波数期間だけ遅延させ、
また、マルチ・プレクサ54は制御信号C2によつて制御さ
れる。

説明のため、制御信号C2、C3、C4は論理高状態と論理低
状態を示す２レベル信号であるものとする。論理低状態
を示す制御信号に対しては、各マルチプレクサはその出
力端子をそのＡ入力端子に結合し、論理高状態に対して
は、各マルチプレクサはその出力端子をそのＢ入力端子
に結合する。仮に、制御信号C2、C3、C4が連結されて制
御信号C2、C3、C4を形成するならば、この信号は10進数
０−７を表わす８個の２進状態を示すことができる。数
０−７によつて表わされる連結制御信号２進状態に対し
て、乗算器／除算器18′は０−７サンプル・ビツト周波
数期間のサンプル遅延を与える。

シリアル‐ビツト信号をＮサンプル・ビツト周波数期間
だけ遅延させることによつて、サンプル・ビツトのすべ
てがＮ個のより上方の桁のビツト位置へシフトされる。
シリアル‐ビツト・サンプルをＮ個のより上方の桁のビ
ツト位置へシフトすることによつて、そのサンプルに2^N
を乗算することが行なわれる。従つて、制御信号を数０
−７を表わす状態を通して連続させると、供給されるサ
ンプルに係数１、２、４、８、16、32、64、128が乗算
される。一層大きな２進利得係数を得るために、更に段
を乗算器／除算器18′に加えてもよい。乗算器／除算器
18′の利得ＧはdBで、Ｇ＝20log₁₀（2N^N）＝N20log₁₀（２）（３）となる。Ｎが１単位だけ増分すると、利得は、Ｇ＝（Ｎ＋１）20log₁₀（２）（４）となる。従つて、利得増分あるいは段階は20log
₁₀（２）＝6dBとなる。

マルチプレクサ54からの出力は精密な乗算器／除算器2
0′の入力端子56に結合される。乗算器／除算器20′は
遅延素子58、全加算器60、全加算器62、遅延素子64、減
算器66のカスケード接続を含む。各素子58−66は供給さ
れたサンプルに対して１サンプル・ビツト周波数期間を
与える。加算器と減算器は１サンプル・ビツト周波数期
間の固有の処理遅延期間を持つものと仮定する。加算器
60に対する第２の入力は、制御信号C1によつて制御され
るANDゲート68を介して入力端子56に結合されている。
加算器62に対する第２の入力は、制御信号C0で制御され
るANDゲート70を介して入力端子56に結合されている。
減算器66の減数入力端子はANDゲート72を介して入力端
子56に結合されている。そのANDゲート72は、ORゲート7
4によつて与えられる論理的にオアされた信号C0及びC1
によつて制御される。

減算器66の出力は、（Ｒ＋13）−ビツト周波数パルス
（第７図の波形CLOCK（Ｒ＋13））を有するクロツクで
クロツクされる（Ｒ＋８）−ビツトシフトレジスタ78に
結合されている。レジスタ78はＲ＋８個のビツトあるい
は段を有し、サンプル×乗数の積を収容する。

粗な乗算器／除算器18′はＲ−ビツト・サンプルに７ビ
ツトを与える、すなわち、Ｒ−ビツト・サンプルと７−
ビツト乗数の積は（Ｒ＋７）−ビツト・サンプルにな
る。精密な乗算器／除算器20′は、補償されないならば
音量制御装置が最小の利得係数32を持つようにする粗な
積に５サンプル・ビツト期間の最小遅延を与える。最小
利得係数を１の値に正規化するために、サンプルは余分
の５クロツクパルスでレジスタ78へクロツクされ、32の
除算が行なわれる。乗算器／除算器20′から得られる最
大利得係数は（２×27）あるいは54であるように示され
ており、32で除算される時は27/16である。この係数は
積に１ビツトを加え、その積のビツトの全数を（Ｒ＋
８）にする。従つて、レジスタ78は（Ｒ＋８）個のビツ
ト位置を含み、Ｒ＋13個のパルスのクロツクでクロツク
される。

ANDゲート68、70、72は、C0及びC1が論理低状態を示す
時に消勢される。ANDゲート72及び70は、制御信号C0が
論理高状態を示す時に減算器66と加算器62のそれぞれへ
入力端子56上の粗な積を結合する。ANDゲート72及び68
は、制御信号C1が論理高状態を示す時はいつでも減算器
66と加算器60のそれぞれへ入力端子56上の粗な積を結合
する。

C0とC1が共に論理低状態を示すものとする。この場合
は、端子56からの粗な積は５ビツト期間だけ遅延される
素子58−66のカスケード接続体を通過するが、それ以外
の点では変わりがないので、粗な積は32倍される。（そ
して、次に、レジスタ78へクロツクされる時に32で除算
される。）次に、C0は論理高状態で、C1が論理低状態であるとす
る。粗な積は加算器62の一方の入力に結合され、また、
２ビツト期間だけ遅延された粗な積（４倍されている）
は加算器60及び遅延素子58を介して加算器62の他方の入
力に結合される。加算器62の内部和は粗な積を（４＋
１）倍する。この部分的な積は加算器62内の固有の遅延
及び素子64の遅延によつて２ビツト期間だけ遅延され
（４倍され）て、減算器66の被減数入力へ結合される。
粗な積は減算器66の被減数入力へ結合されて、粗な積の
〔４（４＋１）−１〕倍あるいは粗な積の19倍の差が生
成される。このサンプルは減算器66内で１ビツト期間遅
延を受けて、積は効果的に２倍にされ、粗な積の38倍に
なる。

制御信号C0が論理低状態で、C1が論理高状態であるとす
る。この状態では、粗な積がANDゲート68を介して加算
器60の一方の入力に結合され、また、遅延素子58を介し
て１ビツト期間だけ遅延された（２倍された）粗な積
が、その粗な積の合計（２＋１）倍のものを生成する加
算器60の他方の入力に結合される。このサンプルは素子
60−64内で３サンプル・ビツト期間遅延を受け（８倍さ
れ）て、減算器66へ被減数として結合される。その粗な
積はANDゲート72を経て減算器66へ減数として結合され
る。減算器66は粗な積の〔８（２＋１）−１〕倍あるい
は粗な積の23倍の差を生成する。減算器66の固有の遅延
はこの積を２倍して粗な積の46倍とする。

最後に、C0とC1が共に論理高状態の時、粗な積は減算器
66の減数入力と加算器62、60の入力とに結合される。加
算器60からの粗な積の（２＋１）倍の出力は１ビツト期
間遅延され（２倍され）て、粗な積の〔２（２＋１）＋
１〕倍あるいは粗な積の７倍のサンプルを生成する加算
器62の第２の入力に結合される。このサンプルは２サン
プル・ビツト期間遅延され（４倍され）て、粗な積の
（28−１）あるいは27倍の差を生成する減算器66の被減
数入力に結合される。この値は減算器66の固有の遅延に
よつて２倍されて、粗な積の54倍の値になる。

制御信号C4C3C2C1C0は信号C4、33、C2、C1、C0を連結さ
せることによつて形成されるものとする。この組合せは
2⁵あるいは０−31の32の状態を表わすことができる。２
進状態00000を示す制御信号C4C3C2C1C0に対しては、装
置は0dB利得を示す。この制御信号が２進状態11111を示
す時には、装置は20log₁₀（54/32）＋20log₁₀（128）＝
46.69dBの利得を示す。これらの両極端間において、制
御信号C4C3C2C1C0を表わす２進値が単位段階で増分され
ると、利得係数は約1.5dB段階で変化する。

第６図において、上述の２進を表わす制御信号C0−C4を
発生するための回路は並列な２進出力端子2⁰−2⁴を有す
る２進アツプ／ダウン・カウンタを含む。これらの出力
端子は制御信号端子C0−C4にそれぞれ接続される。音量
制御変化の速さは約３段階／秒であるのが望ましい。サ
ンプル・クロツクは分割器80で分割されて、ANDゲート8
2と84の各第１の入力端子に結合される約3Hzのクロツク
信号を発生する。ANDゲート82と84はスイツチ87と88に
よつて選択的にかつ排他的に付勢され、分割器80からの
3Hzクロツク信号をアツプ／ダウン・カウンタ86のアツ
プ−クロツク入力へ結合して装置利得を増加するか、あ
るいは、アツプ／ダウン・カウンタのダウン−クロツク
入力へ結合して装置利得を減少させる。また、音量制御
変化の速さが制御され得るように分割器80をプログラム
可能にすることが望ましい。比較的速い速さの段階変化
が利用される場合は、オーデイオ装置はターン・オフ状
態にある。この場合、装置の電源を切つて大きなクリツ
ク（click）音やポツプ（pop）音を防ぐ前に、利得は最
小にまで速やかに減少する。

第６図の装置は、主として信号の減衰を与えるために、
多少変形してもよい。この変形では、レジスタ78はＲ−
ビツト位置あるいは段が設けられ、１サンプル期間当り
（Ｒ＋12）個のパルスを有するクロツク信号でクロツク
される。サンプル期間の終りにレジスタ78内に在る合成
の積は、サンプルと2¹²で除算された粗及び精密な倍率
との積に等しい。従つて、２進値00000で表わされる連
結制御信号C4C3C2C1C0に対して、利得係数は2⁵（精密な
利得乗算器／除算器20′の最小利得）×2^-12、すなわち
2^-7あるいは−42.14dBに等しくなる。２進値11111によ
つて表わされる制御信号C4C3C2C1C0に対して装置に与え
られる最大利得は2⁷（最大の粗な利得）×２（27）（最
大の精密な利得）×2^-12あるいは＋4.54dBとなる。

第６図実施例のシフトレジスタ42と78が、例えばデイジ
タル処理器14とDAC22内に組込まれることはデイジタル
信号処理技術分野では理解される。事実上、レジスタ42
は音量制御回路に与えられるサンプルの源に依存して全
て除去される。第６図に関して記載されている第１の実
施例において利得係数を正規化することが重要でないな
らば、その時には、装置の最大利得は２×27×128ある
いは6912となる。この係数を表わすために必要な２進ビ
ツトの数は13である。従つて、レジスタ78は（Ｒ＋13）
ビツト位置で構成され、１サンプル期間当り（Ｒ＋13）
クロツクパルスのバーストによつてクロツクされる。

第８図は、約2dB段階で減衰を行なうシリアル−ビツト
・デイジタル音量制御装置を示す。第６図の素子と同じ
数字で示された素子は同じものである。精密な乗算器／
除算器20″は、粗な乗算器／除算器18′からの粗な積に
係数２（16）、２（20）、２（25）を乗ずるために配置
されている。各利得係数の係数２は加算器108によつて
与えられる固有の遅延を生ずる。精密な乗算器／除算器
20″の出力は（Ｒ＋12）クロツクパルスのバーストによ
つてクロツクされるＲ−ビツト・シフトレジスタに結合
され、従つて、第８図の装置は素子18′、20″からの積
を2^-12で除算するように構成される。

乗算器／除算器20″は、各々が１サンプル・ビツト期間
の遅延を与える遅延素子100、加算器102、加算器104、
遅延素子106、加算器108のカスケード接続体を含む。制
御信号C1で制御されるANDゲート110は、制御信号C1が論
理高状態である時、加算器102の第２の入力に粗な積を
結合する。制御信号C1とC0で制御されるANDゲート112
は、C1が論理低状態であつてC0が論理高状態である場合
にのみ、加算器104の第２の入力端子に粗な積を結合す
る。制御信号C1によつて制御されるANDゲート114は、C1
が論理高状態にある時、加算器108の第２の入力端子に
粗な積を結合する。

制御信号C0及びC1が共に論理低状態である時、粗な積は
５ビツト期間だけ遅延される素子100−108を通過する
（2⁵倍される）が、他の点では変りはない。２進値00で
表わされる制御信号C1C0（制御信号C1とC0が連結された
もの）に対して精密な乗算器／除算器20″の利得係数は
２（16）あるいは30.10dBである。C0が論理高状態であ
つてC1が論理低状態、すなわちC1C0＝01であれば、加算
器104は、加算器102及び遅延素子100を介して供給され
る粗な積の４倍のものにANDゲート112を経て供給される
粗な積を加えて粗な積の５倍の和を生成するように条件
付けられる。この和は加算器104、遅延素子106、加算器
108内で３−ビツト期間遅延（８倍）される。

加算器108で与えられる値は粗な積の（８×５）倍であ
る。それ故、２進値01で表わされる制御信号C1C0に対す
る精密な利得は、２進値00で表わされる制御信号C1C0に
対するよりも1.94dBだけ大きな32.04dBである。

C0が論理低状態でC1が論理高状態であるならば、加算器
102は、遅延素子100を経て結合される粗な積の２倍にAN
Dゲート110を経て結合される粗な積を加えて粗な積の３
倍の和が得られるように条件付けられる。この和は加算
器102、加算器104、遅延素子106で遅延（８倍）され
て、加算器108内で粗な積に加算され、粗な積の（24＋
１）倍の和を生成する。このサンプルは加算器108内で
遅延のために２倍されて粗な積の２（25）倍の積を生成
する。それ故、２進値10で表わされる制御信号C1C0に対
して、精密な利得係数は50あるいは、２進値01によつて
表わされる制御信号C1C0に対するよりも1.94dBだけ大き
な33.99dBである。

制御信号C1とC0が共に論理高状態の時、利得係数はC1が
論理高状態でC0が論理低状態の時と同じまゝである。従
つて、２進値000で表わされる制御信号C4C3C2及び２進
値00、01、10、11で表わされる制御信号C1C0に対して、
全体の装置利得は、レジスタ116に供給される余分の12
のクロツクパルスによつて生ずる2¹²による除算に基い
て、それぞれ−42.15dB、−40.21dB、−38.26dB、−38.
26dBとなる。最大の装置利得は、２進値11111で表わさ
れる制御信号C4C3C2C1C0に対して生じ、−38.26dB＋20l
og2⁷＝3.88dBとなり、また、0dB利得は２進値11100によ
つて表わされる制御信号C4C3C2C1C0に対して生ずる。

制御信号は第６図示の装置と同様の装置によつて発生さ
れる。あるいは、それに代つて、制御信号は、例えばオ
ーデイオ再生装置を制御するために使用されるマイクロ
プロセツサによつても生成される。

乗算器／除算器20″は、制御信号C1C0の２進増分に対し
て約2dB段階で利得／減衰を変えることが分かる。同様
に、全体の利得は、11に等しい制御信号C1C0に対する状
態が除外されるならば、２進形で表わされる制御信号C4
C3C2C1C0の２進増分に対して2dB段階で変化する。

第９図は約1.5dB段階で減衰を与える振幅制御装置を示
し、その装置では、２進値00000で表わされる制御信号C
4C3C2C1C0に対する利得係数は0dBであり、２進値11111
で表わされる制御信号C4C3C2C1C0に対する利得係数は−
42.14dBである。第９図において、粗な乗算器／除算器1
8″は、論理０に等しい制御信号値C4、C3、C2に対して
マルチプレクサ46′、50′、54′がそれらの各Ｂ入力端
子にそれらの各出力を結合していることを除いて、第６
図に示された粗な乗算器／除算器18′と同じである。従
つて、２進値000、001、010、…111で表わされる制御信
号C4C3C2（制御信号C4、C3、C2を連結することによつて
形成される）に対して、粗な乗算器／除算器18″の利得
係数はそれぞれ2⁷、2⁶、2⁵、…2⁰である。

精密な乗算器／除算器20は、２進値00、01、10、11で
表わされる制御信号C1C0（制御信号C1とC0を連結するこ
とによつて形成される）に対して、そこに供給されるサ
ンプルに係数64、54、46、38を乗算するように配置され
る。この配置は、２−サンプル・ビツト遅延素子200、
減算器202、減算器204、１−サンプル・ビツト遅延素子
206、第３の減算器208のカスケード接続体を含む。それ
らの減算器の被減数入力端子はそのカスケード接続体内
で接続される。減算器208の減数入力端子は、制御信号C
0かC1のいずれか一方が論理高状態の時、ANDゲート214
を経て精密な乗算器／除算器の入力199に結合される。
減算器202の減数入力端子は、制御信号C1が論理高状態
の時のみANDゲート210を経て入力端199に結合され、ま
た減算器204の減数入力端子は、制御信号C0が論理高状
態の時のみANDゲート211を経て入力端子199に結合され
る。

制御信号C1とC0が共に論理低状態の時、精密な乗算器／
除算器20に供給されるサンプルは６サンプル−ビツト
期間だけ遅延されるが、それ以外の点では変りはない。
従つて、制御信号C1C0＝00に対して、精密な乗算器／除
算器の利得係数は64あるいは2⁶となり、また２進値0000
0で表わされる連結制御信号C4C3C2C1C0に対して、粗及
び精密な乗算器／除算器の結合体の全利得は2⁷×64ある
いは2¹³である。この利得係数を１、すなわち0dBに正規
化するために、精密な乗算器／除算器20の出力は（Ｒ
＋13）パルス／サンプル期間を有するクロツクによつて
Ｒ−ビツト・シフトレジスタ216内へクロツクされる。
このことは2¹³での除算をもたらす。制御信号C4C3C2C1C
0が、38×2^-13あるいは−46.67dBに等しい、38を2¹³で
割つた精密な利得の2⁰倍の粗な利得を生ずる２進値1111
1で表わされる時、最大の減衰が生ずる。連結制御信号
を00000から11111へ増分的に変化させることによつて、
１段階が約1.5dBで46.67dBの減衰が生ずる。

第10図は、約2dB段階の利得／減衰を濾波するための音
量制御装置のパラレル−ビツト実施例を示す、パラレル
−ビツト・サンプルはバス500を経てパラレル−ビツト
の粗な利得／減衰ブロツク501に結合される。ブロツク5
01は、サンプル・ビツト桁をシフトさせて２の累乗で乗
算／除算を行なう通常のバレルシフタ（barrel shifte
r）であつてもよい。バレルシフタ501は３−ビツト制御
信号C4C3C2で制御され、2^Nに等しい利得／減衰を与え
る。ここでＮは０−７（10進）の範囲の整数である。従
つて、ブロツク501は6dBステツプの利得／減衰を与え
る。

粗の利得ブロツク501の出力は精密な利得ブロツク502に
結合される。精密な利得ブロツク502は、粗の利得ブロ
ツクから得られる信号を1/2、1/41/16の係数でそれぞれ
縮小する重み付け回路508、504、506を含む。スケール
係数は２の累乗の逆数であるので、重み付け回路は簡単
なハードワイヤード（hard-wired）のビツト・シフト装
置でもよい。重み付け回路508、504、506からの出力サ
ンプルはゲート素子514、510、512を介してパラレル−
ビツト総和回路516の各入力にそれぞれ結合される。粗
や利得ブロツクからの出力は、また、バス503を経て総
和回路516の各入力に結合される。

ゲート素子512と514は制御信号C1によつて制御され、制
御信号C1が論理高状態である時、各重み付けられたサン
プルを総和回路516へ結合する。ゲート回路510はANDゲ
ート518を介して制御され、制御信号C0が論理高状態で
あつて制御信号C1が論理低状態である場合に対してのみ
重み付け回路504からの重み付けされたサンプルを総和
回路516へ結合する。

制御信号C1とC0を連結して形成される制御信号C1C0が２
進値00で表わされる時、総和回路516に結合される唯一
の入力サンプルは粗な利得ブロツクから直接結合される
サンプルである。その結果、総和回路からの出力サンプ
ルは精密な利得ブロツクに供給される入力サンプルに等
しく、その精密な利得な0dBである。

２進値01によつて表わされる制御信号C1C0に対して、精
密な利得ブロツクに供給される入力サンプルと重み付け
回路504からの1/4で縮小された入力サンプルは総和回路
516に結合される。その総和回路からの出力サンプル
は、1.94dBの利得を表わす入力サンプルの5/4倍に等し
くなる。

最後に、２進値10及び／あるいは11で表わされる制御信
号C1C0に対して、精密な利得ブロツクに供給される入力
サンプルと重み付け回路506及び508からの1/16及び1/2
で縮小された入力サンプルは総和回路516に結合され
る。総和回路で生成される出力は入力サンプルの25/16
倍であり、２進値01で表わされる制御信号C1C0に対して
生成される利得よりも1.94dB利得段階上の3.88dBの利得
を精密なブロツクから生成する。従つて、精密な利得ブ
ロツク502の約2dBの増分で２つの利得値を与える。

第10図のパラレル・ビツト実施例に対する制御信号C4、
C3、C2、C1、C0は第６図示のシリアル−ビツト実施例に
対する制御信号と同様の方法で生成され得る。

シリアル−ビツト処理素子に関する特許請求の範囲で
は、加算器／遅延及び減算器／遅延なる用語は、信号や
サンプルを組合せ、その組合された信号やサンプルに対
して１サンプル・ビツトの遅延を与える素子として定義
されるものである。

【図面の簡単な説明】

第１図、第３図、第４図はこの発明が使用されるビツト
−シリアル装置に有用なビツト−シリアル・デイジタル
処理回路のブロツク図、第２図は第１図、第３図、第４図示の型のビツト−シリ
アル処理器に対する装置タイミングであつてこの発明の
タイミングに使用されるものを示すクロツク・タイミン
グ波形図、第５図はこの発明を実施したデイジタル音量制御装置を
含むデイジタル・オーデイオ装置のブロツク図、第６図、第８図、第９図はこの発明を実施したシリアル
−ビツト・デイジタル音量制御装置を一部ブロツク・一
部論理回路で示す図、第７図は第６図、第８図、第９図のシリアル−ビツト装
置に有用なタイミング波形図、第10図はこの発明を実施したパラレル−ビツト・デイジ
タル音量制御装置のブロツク図、である。 20′…ビツト−シリアル信号スケーリング装置、56…信
号入力端子、60、62、66…信号組合せ回路のカスケード
接続体、58、64…遅延、68、70、72、74…信号入力端子
結合手段、 10…信号入力端子、18、18′、18″…粗な制御手段、2
0、20′、20″、20…精密な制御手段、58、60、62、6
4、66、68、70、72、74…乗算するための手段、56、199
…直列組合せに結合する手段、80、82、84、86、87、88
…制御信号発生手段、 500…信号入力端子、501…粗な制御手段、502、518…精
密な制御手段、503…直列組合せに結合する手段。

Claims

【特許請求の範囲】

【請求項１】ビツト‐シリアル信号を供給する信号入力
端子と、信号組合せ回路のカスケード接続体を含む手段であつ
て、その信号組合せ回路は各々が上記カスケード接続体
に構成された第１の入力端子及び出力端子を有し、その
カスケード接続体では少なくとも１ビツト期間の遅延が
上記信号組合せ回路のあるものとあるものとの間に挿入
され、また、上記信号組合せ回路は各々が第２の入力端
子を有するようにされた手段と、上記信号組合せ回路の上記第２の入力端子のあるものに
上記信号入力端子を結合する手段と、を含む、一定係数でビツト‐シリアル信号をスケーリン
グするビツト‐シリアル信号スケーリング装置。
【請求項２】デイジタル信号を供給する信号入力端子
と、信号入力端子と制御信号入力端子と出力端子とを有し、
その制御信号入力端子に供給される第１の制御信号に応
答して、6dBを１段階として１を含む段階数だけデイジ
タル信号の振幅値を変える手段を含む粗制御手段と、を
含み、信号組合せ回路のカスケード接続体は信号入力端子と出
力端子と制御信号入力端子とを有する精密制御手段を構
成し、その制御信号入力端子に供給される第２の制御信
号に応答して複数の予め定められた値をデイジタル信号
に乗算するための手段を含み、その予め定められた値の
上昇／下降の配列順序は実質的に対数的であるようにさ
れており、更に、上記粗制御手段と上記精密制御手段とを上記信号
入力端子に対して直列組合せに結合する手段と、上記第１及び第２の制御信号を発生する手段であつて、
上記第１及び第２の制御信号の連続的な変化が、上記粗
制御手段と上記精密制御手段との上記直列組合せによつ
て処理される信号において6dBよりも小さなdBの実質的
に一様な増分で振幅を変化させるようにされた制御信号
発生手段と、を含む、 6dBよりも小さな実質的に一様なdB段階でデイジタル信
号の振幅値を変化させるデイジタル信号振幅制御装置に
使用される特許請求の範囲第１項記載のビツト‐シリア
ル信号スケーリング装置。
【請求項３】デイジタル信号を供給するための信号入力
端子と、信号入力端子と制御信号入力端子と出力端子とを有し、
その制御信号入力端子に供給される第１の制御信号に応
答して、6dBを１段階として１を含む段階数だけデイジ
タル信号の振幅値を変化させる手段を含む粗制御手段
と、信号入力端子と出力端子と制御信号入力端子とを有し、
その制御信号入力端子に供給される第２の制御信号に応
答して複数の予め定められた値をデイジタル信号に乗算
するための手段を含み、その予め定められた値の上昇／
下降の配列順序は実質的に対数的であるようにされた精
密制御手段と、上記粗制御手段と上記精密制御手段とを上記信号入力端
子に対して直列組合せに結合する手段と、上記第１及び第２の制御信号を発生するための手段であ
つて、上記第１及び第２の制御信号の連続的な変化が、
上記粗制御手段と上記精密制御手段との上記直列組合せ
によつて処理される信号において6dBよりも小さなdBの
実質的に一様な増分で振幅を変化させるようにされた制
御信号発生手段と、を含む、 6dBよりも小さな実質的に一様なdB段階でデイジタル信
号の振幅値を変化させるデイジタル信号振幅制御装置。