JPH04324765A - エッジ急峻化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタル信号処理を
利用して信号波形のエッジ部分を急峻化する回路の改良
に関する。

【０００２】

【従来の技術】従来のエッジ急峻化回路は、原信号（入
力信号）に対して他の信号を合成することによって、信
号波形の変化部分（エッジ）を急峻にする構成である。 図９は２次微分型の従来のエッジ急峻化回路のブロック
構成図である。従来のエッジ急峻化回路１０１は、入力
端子１０２に印加されるデジタル信号１０２ａを、その
標本化周期ＴＨと等しい遅延時間を有する遅延回路１０
３，１０４を２段直列接続した遅延回路部１０５へ供給
し、第１の乗算器１０７で初段遅延回路１０３の出力を
２倍にした信号１０７ａを生成し、第１の演算器１０６
でこの２倍にした信号１０７ａから入力信号１０２ａお
よび後段遅延回路１０４の出力信号１０４ａをそれぞれ
減算して第１の演算出力１０６ａを得るとともに、この
出力１０６ａを第２の乗算器１０８で任意の係数Ｋ倍し
、このＫ倍にした信号１０８ａと第１の遅延回路１０３
の出力１０３ａとを第２の演算回路１０９で加算して出
力信号１０９ａを得る構成である。

【０００３】図１０は従来のエッジ急峻化回路の動作を
説明する信号波形図である。同図（ａ）に示す入力信号
１０２ａが遅延回路部１０５へ入力されると、各遅延回
路１０３，１０４の出力は（ｂ），（ｃ）に示すように
それぞれ遅延時間ＴＨだけ遅延される。第１の演算器１
０６からは（ｄ）に示すように正負両極正の信号１０６
ａが出力され、第２の演算器１０９からは（ｅ）に示す
ようにアンダーシュート，オーバーシュートを付加して
エッジを急峻化した出力信号１０９ａを得ている。

【０００４】

【発明が解決しようとする課題】このように従来のエッ
ジ急峻化回路は、原信号に他の信号を合成することによ
って、エッジを急峻化する構成であるから、原信号の波
形に対してオーバーシュートやアンダーシュートが付加
されてしまう。このため、従来の回路を例えば色差信号
のエッジ急峻化に適用した場合、そのエッジ部分で色相
が変化するという問題を生ずる。

【０００５】この発明はこのような課題を解決するため
なされたもので、その目的はオーバーシュートやアンダ
ーシュート等のように波形の振幅方向への変化を与えず
に、信号波形の変化部分（エッジ）を急峻化することの
できる回路を提供するにある。

【０００６】

【課題を解決するための手段】前記課題を解決するため
請求項１に係るエッジ急峻化回路は、所定の標本化周期
で量子化されたデジタル信号データを時系列的な対応を
付けて複数個分記憶するとともに新たなデジタル信号デ
ータへの更新を行なう一時記憶手段と、標本化周期の整
数倍の時間間隔で抽出した少なくとも４個のデジタル信
号データに対して予め設定したデジタル演算処理を施し
その演算結果を量子化してエッジ補正情報を出力するエ
ッジ補正情報生成手段と、このエッジ補正情報が与えら
れない状態では前記一時記憶手段に記憶したデジタル信
号データを予め設定した標準遅延時間経過後に順次出力
するとともに、エッジ補正情報に基づいてその読み出し
順序もしくは読み出しタイミングを変化させることで、
信号波形のエッジ部を急峻にしたデジタル信号データを
出力するエッジ急峻化手段とを備えたことを特徴とする
。

【０００７】請求項２に係るエッジ急峻化回路は、所定
の標本化周期で量子化されたデジタル信号データを遅延
時間の等しい３個の遅延回路を直列接続した３段遅延回
路へ入力し、第１の演算手段で原信号と第１の遅延回路
の出力信号との和から第２および第３の遅延回路の出力
信号をそれぞれ減算して第１のエッジ情報を生成し、第
２の演算手段で原信号と第３の出力信号の和から第１お
よび第２の遅延回路の出力をそれぞれ減算して第２のエ
ッジ情報を生成し、乗算手段で前記第１および第２のエ
ッジ情報の積を求め、この積を量子化手段で±Ｎ（Ｎは
整数）に量子化した第３のエッジ情報を得るとともに、
デジタル信号データを２Ｎ個の遅延回路を直列接続した
多段遅延回路へ入力し、エッジ急峻化手段は第３のエッ
ジ情報が０の場合は第Ｎ段目の遅延回路の出力信号を出
力し、第３のエッジ情報が正の数ｎの場合はＮ−ｎ段目
の遅延回路の出力信号を出力し、第３のエッジ情報が負
の数ｎの場合はＮ＋ｎ段目の遅延回路の出力信号を出力
するよう構成したことを特徴とする。

【０００８】請求項３に係るエッジ急峻化回路は、搬送
色信号を副搬送波周波数（ｆＳＣ）の４倍の周波数で標
本化し所定のビット数で量子化したデジタル搬送色信号
を、副搬送波の周期の２倍の遅延時間を有する遅延回路
を３段直列に接続した３段遅延回路へ入力し、第１の演
算手段で原信号と第１の遅延回路の出力信号との和から
第２および第３の遅延回路の出力信号をそれぞれ減算し
て第１のエッジ情報を生成し、第２の演算手段で原信号
と第３の出力信号の和から第１および第２の遅延回路の
出力をそれぞれ減算して第２のエッジ情報を生成し、乗
算手段で前記第１および第２のエッジ情報の積を求め、
この積を量子化手段で±Ｎ（Ｎは整数）に量子化した第
３のエッジ情報を得るとともに、デジタル搬送波信号を
副搬送波の周期と等しい遅延時間を有する遅延回路を２
Ｎ段直列接続した多段遅延回路へ入力し、エッジ急峻化
手段は第３のエッジ情報が０の場合は第Ｎ段目の遅延回
路の出力信号を出力し、第３のエッジ情報が正の数ｎの
場合はＮ−ｎ段目の遅延回路の出力信号を出力し、第３
のエッジ情報が負の数ｎの場合はＮ＋ｎ段目の遅延回路
の出力信号を出力するよう構成したことを特徴とする。

【０００９】

【作用】請求項１に係るエッジ急峻化回路は、所定の標
本化周期毎に入力されるデジタル信号データを一時記憶
するとともに、エッジ補正情報生成手段は少なくとも４
個のデジタル信号データに対して所定の演算を施し、そ
の演算結果を量子化したエッジ補正情報を出力する。エ
ッジ急峻化手段は、エッジ補正情報に基づいてエッジ部
分の時間幅が短くなるよう一時記憶手段に記憶したデジ
タル信号データの読み出し順序もしくはタイミングを変
化させる。よって、原信号の振幅を変化させることなく
、信号波形の変化部分（エッジ）を急峻化させることが
できる。

【００１０】請求項２に係るエッジ急峻化回路は、３段
遅延回路で遅延させた各遅延信号と原信号とに基づいて
、第１の演算手段で入力信号が正弦波であれば位相が９
０度進んだ正弦波信号が得られるよう構成された演算処
理を行なって第１のエッジ情報を得るとともに、第２の
演算手段で入力信号が正弦波であれば位相が１８０度遅
れた正弦波信号が得られるよう構成された演算処理を行
なって第２のエッジ情報を得る。第１および第２のエッ
ジ情報の積は２倍の周波数となり、この積に基づいて原
信号データを時間軸上でどの程度ずらせばよいかに係る
第３のエッジ情報を得る。そして、原信号を多段遅延回
路へ入力し、その取り出しを行なう遅延段数を第３のエ
ッジ情報に基づいて変化させることで、原信号のエッジ
部分の時間幅を狭める。これにより、原信号の振幅を変
化させることなく、信号波形のエッジを急峻にすること
ができる。

【００１１】請求項３に係るエッジ急峻化回路は、副搬
送波周波数の４倍の周波数で標本化したデジタル搬送色
信号を、副搬送波の周期の２倍の遅延時間を各段が有す
る３段遅延回路へ入力して第３のエッジ情報を得るとと
もに、副搬送波の周期と等しい遅延時間を各段が有する
多段遅延回路へ入力したデジタル搬送色信号の読出しタ
イミングを、第３のエッジ情報に基づいて副搬送波の周
期の整数倍で変化させて、エッジ部の時間幅を短くする
ので、色ずれ等を伴うことなく搬送色信号のエッジを急
峻にすることができる。

【００１２】

【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１は請求項１に係るエッジ急峻化回路の
ブロック構成図である。このエッジ急峻化回路１は、一
時記憶手段２と、エッジ補正情報生成手段３と、エッジ
急峻化手段４とからなる。図示しないＡ／Ｄ変換器等で
アナログ信号を所定の標本化周期で標本化し量子化して
得たデジタル信号データＤＳは、デジタル信号入力端子
Ｄ−ＩＮに供給される。標本化周期に同期する基準クロ
ックＳＣＫは、クロック入力端子ＣＫ−ＩＮに供給され
る。なお、この実施例では、デジタル信号として例えば
８ビットの並列信号が入力されるものとして以下の説明
を行なう。

【００１３】一時記憶手段２は、デジタル信号入力端子
Ｄ−ＩＮに供給されたデジタル信号データを、時系列的
な対応を付けて複数個分記憶するとともに、新たなデジ
タル信号データへの更新を行なうもので、この実施例で
は８ビット並列入力、並列出力型のＤ型ラッチ回路２１
〜２６を６段従属接続し、各Ｄ型ラッチ回路２１〜２６
のクロック入力端子Ｃには、基準クロックＳＣＫをそれ
ぞれ供給して、６段シフトレジスタの構成としている。 なお、この一時記憶手段２は、ＲＡＭと、その書き込み
・読み出しアドレスならびに書き込み・読み出しタイミ
ングを制御するメモリ制御回路等で構成してもよい。

【００１４】エッジ補正情報生成手段３は、基準クロッ
クＳＣＫの周期の整数倍の時間間隔で抽出した少なくと
も４個のデジタル信号データに対して予め設定したデジ
タル演算処理を施し、その演算結果を量子化したエッジ
補正情報Ａを出力するものである。この実施例では、一
時記憶手段２への入力信号ＤＳと，２，４，６段の各遅
延信号２２ａ，２４ａ，２６ａの４個の信号をエッジ補
正情報生成手段３のクロック端子３ａに印加される基準
クロックＳＣＫの立下り等のタイミングで取り込む構成
としている。このエッジ補正情報生成手段３は、デジタ
ル加減算器、デジタル乗算器等を複数備えるとともに、
演算結果を所定のビット数のエッジ補正情報Ａへ変換す
るための量子化器もしくは変換テーブル等を備える。

【００１５】エッジ急峻化手段４は、エッジ補正情報Ａ
に基づいて、入力デジタル信号ＤＳならびに各Ｄ型ラッ
チ回路の出力２１ａ〜２６ａの中からいずれか１つを選
択して出力するもので、バスセレクタで構成している。 なお、このエッジ急峻化手段４は、複数の３ステートバ
ッファ回路と、エッジ補正情報Ａをデコードする回路と
を備え、エッジ補正情報Ａに基づいて対応する信号ＤＳ
，２１ａ〜２６ａが出力されるよう３ステートバッファ
回路を信号伝達状態に制御する構成でもよい。また、一
時記憶手段２をＲＡＭ等で構成している場合は、エッジ
補正情報に基づいて読み出しアドレスの指定を変更する
構成としてもよい。さらに、一時記憶手段２をＲＡＭ等
で構成している場合は、エッジ補正情報に基づいてエッ
ジ部のデータの読み出しタイミングを早めたり遅らせた
りして、エッジ部を急峻にする構成としてもよい。

【００１６】エッジ補正情報生成手段３は、原信号にエ
ッジが検出されない時や、エッジを検出してもその補正
が不要と判断した時は、一時記憶手段２の３段目の遅延
出力２３ａを出力端子ＯＵＴへ供給するようエッジ補正
情報Ａを出力する。そして、このエッジ補正情報生成手
段３は、各入力データＤＳ，２２ａ，２４ａ，２６ａに
基づいて信号波形のエッジ部の幅およびエッジ部の略中
央位置に係る情報を演算によって求め、エッジ部に係る
信号データであってエッジ部の略中央位置より時間的に
前の信号データについては、その読み出しを標準遅延時
間より遅らせるため４〜６段目の遅延出力２４ａ〜２６
ａを指定するエッジ補正情報Ａを出力し、逆にエッジに
係る信号データであってエッジ部の略中央位置より時間
的に後の信号データについては、その読み出しを標準遅
延時間より早めるため入力信号もしくは１〜２段目の遅
延出力ＤＳ，２１ａ，２２ａを指定するエッジ補正情報
Ａを出力するよう構成している。

【００１７】なお、一時記憶手段２をＲＡＭ等で構成し
ている場合、エッジ補正情報生成手段３はデータの時間
軸移動量をシフトレジスタのシフト時間に対応させて量
子化した値を出力せずに、データの時間軸移動量に係る
データをそのままエッジ補正情報Ａとして出力し、その
エッジ補正情報Ａに基づいてＲＡＭ等で構成した一時記
憶手段２からの読み出しタイミングを変化させる手段を
設けることで、図１に示すバスセレクタ等を備えたエッ
ジ急峻化手段４を備えずに、エッジを急峻にするよう構
成してもよい。

【００１８】以上の構成であるから、このエッジ急峻化
回路１は、原信号ＤＳのエッジ部についてはそのデータ
の読み出しタイミングをずらすことでエッジ部の時間幅
を狭め、エッジ部の波形を急峻にすることができる。

【００１９】図２は請求項２に係るエッジ急峻化回路の
ブロック構成図である。このエッジ急峻化回路１１は、
３段遅延回路３０と、多段遅延回路４０と、第１および
第２の演算手段５１，５２と、乗算手段５３と、量子化
手段５４と、エッジ急峻化手段５５とからなる。

【００２０】３段遅延回路３０は、入力端子Ｄ−ＩＮに
供給されるデジタル信号ＤＳのサンプリング周期ＴＨに
等しい遅延時間を有する遅延素子３１，３２，３３を３
段直列に接続している。多段遅延回路４０は、サンプリ
ング周期ＴＨと等しい遅延時間を有する遅延回路４１〜
４６を６段直列接続している。第１の演算手段５１は、
入力信号ＤＳと遅延素子３１の出力３１ａとの和から遅
延素子３２および遅延素子３３の出力３２ａ，３３ａを
それぞれ減算し、その結果を第１のエッジ情報５１ａと
して出力する。第２の演算手段５２は、入力信号ＤＳと
遅延素子３３の出力３３ａのとの和から遅延素子３１お
よび遅延素子３２の出力３１ａ，３２ａをそれぞれ減算
し、その結果を第２のエッジ情報５２ａとして出力する
。乗算手段５３は、第１および第２のエッジ情報の積５
３ａを出力する。量子化手段５４は、積５３ａを±Ｎに
量子化し、３ビットの情報からなる第３のエッジ情報５
４ａを出力する。エッジ急峻化手段５５は、第３のエッ
ジ情報５４ａをデコードするデコード回路５５ａと、バ
スセレクタ５５ｂを備え、第３のエッジ情報５４ａに基
づいて出力端子ＯＵＴへ供給する信号を切り替えるよう
構成している。

【００２１】図３は量子化手段の量子化特性を示す説明
図である。量子化手段５４は、第１および第２エッヂ情
報の積５３ａを、−３〜０〜＋３の７段階に量子化して
、第３のエッジ情報５４ａとして出力する。図２に示す
エッジ急峻化手段５５は、第３のエッジ情報の値が０の
時は多段遅延回路４０の３段目の遅延出力４３ａを選択
して出力し、第３のエッジ情報の値が１，２，３の時は
多段遅延回路４０の４，５，６段目の遅延出力４４ａ，
４５ａ，４６ａをそれぞれ選択して出力し、第３のエッ
ジ情報の値が−２，−１の時は多段遅延回路４０の１，
２段目の遅延出力４１ａ，４２ａをそれぞれ選択して出
力し、第３のエッジ情報の値が−３の時は多段遅延回路
４０の入力信号ＤＳを選択して出力するよう構成してい
る。

【００２２】次にこのエッジ急峻化回路の動作を説明す
る。図４は３段遅延回路および演算回路の動作を示す信
号波形図、図５はエッジ急峻化動作を示す信号波形図で
ある。なお、このエッジ急峻化回路１１は、デジタル信
号を扱うものであるが、図４ではデジタル信号データに
対応する値を黒丸印で示し、各黒丸印を結んで信号の波
形を示している。図４（ａ）は、入力信号ＤＳを示し、
（ｂ）〜（ｄ）は３段遅延回路３０の各遅延素子３１〜
３３の出力３１ａ〜３３ａを示す。（ｅ）は第１のエッ
ジ情報５１ａ、（ｆ）は第２のエッジ情報５２ａ、（ｇ
）は第１および第２のエッジ情報の積出力５３ａを示す
。図５（ｈ）は積出力５３ａと量子化の関係、（ｉ）は
量子化出力である第３のエッジ情報５４ａ、（ｊ）は第
３のエッジ情報５４ａに基づいてバスセレクタ５５ｂが
選択する信号を示す。（ｋ）は入力信号を標準遅延時間
（３×ＴＨ）遅延させた信号、すなわち多段遅延回路４
０の３段目の遅延出力４３ａ、（ｌ）はエッジ急峻化処
理を行なった最終出力ＯＵＴである。

【００２３】第１の演算手段５１によってエッジ部のエ
ッジ幅に係る第１のエッジ情報５１ａを取りだし（ｄ）
、第２の演算手段５２によってそのエッジの２倍の周波
数成分を抽出した第２のエッジ情報５２ａを取り出し（
ｆ）、これらの積出力５３ａからエッジの中央とその前
後を示す情報を得て（ｇ）、これを量子化して原信号の
時間軸移動量を設定する第３のエッジ情報５４ａを生成
する（ｈ，ｉ）。エッジ急峻化手段５５は、第３のエッ
ジ情報５４ａに基づいて原信号の読み出し遅延時間を変
化させることで、エッジ部の幅を狭めて、エッジ部の波
形を急峻にする。

【００２４】なお、図４および図５は同一時間軸上で各
信号（ａ）〜（ｌ）の値が変化するよう示したが、実際
には各回路部での動作遅延時間を考慮して、乗算，量子
化，多段遅延回路の遅延出力切り替えを行なう必要があ
る。

【００２５】また、量子化手段５４の量子化特性は直線
でもよいが、ノイズの影響を軽減するため量子化値０の
範囲を広く設定したり、過剰な補正を抑圧するために積
出力５３ａが大きな値の領域では量子化ステップを粗く
設定する等して、非直線の量子化特性にしてもよい。

【００２６】この実施例は、３段遅延回路３０の各遅延
時間をデジタル信号ＤＳの標本化周期ＴＨと等しく設定
した場合について示したが、エッジ情報検出のための遅
延時間は標本化周期の整数倍であればよく、遅延時間を
長く設定することによって周波数成分の低いエッジ波形
についてもエッジを急峻化することができる。

【００２７】図６は請求項３に係るエッジ急峻化回路の
ブロック構成図である。このエッジ急峻化回路６１は、
入力端子Ａ−ＩＮに印加される搬送色信号ＡＳを標本化
クロック入力端子６２に供給される副搬送波周波数ｆＳ
Ｃの４倍の標本化クロック４ｆＳＣで標本化し、量子化
してデジタル信号ＤＳを出力するＡ／Ｄ変換器６３と、
図２に示したエッジ急峻化回路とほぼ同様な構成のエッ
ジ急峻化回路部と、エッジ急峻化手段５５の出力信号５
５ｃをアナログ信号Ａ−ＯＵＴへ変換するＤ／Ａ変換器
６４とからなる。

【００２８】３段遅延回路７０を構成する各遅延素子７
１〜７３の遅延時間は、副搬送の周期の２倍（２／ｆＳ
Ｃ）に、多段遅延回路８０を構成する各遅延素子８１〜
８６の遅延時間は副搬送波の周期（１／ｆＳＣ）と等し
く設定している。例えば、副搬送波周波数が約３．５８
ＭＨｚであるＮＴＳＣ方式の場合、３段遅延回路の各段
の遅延時間は約５５９ナノ秒，多段遅延回路のそれは約
２７９ナノ秒である。各演算手段５１，５２、乗算手段
５３、量子化手段５４、および、エッジ急峻化手段５５
の構成は図２に示したものと同じである。

【００２９】図７は３段遅延回路および演算回路の動作
を示す信号波形図、図８はエッジ急峻化動作を示す信号
波形図である。基本的な動作は図４および図５に示した
ものと同じであるが、３段遅延回路７０の各段の遅延時
間を標本化周期の２倍に設定したので、信号波形のエッ
ジ情報を的確に検出し、効果的なエッジ波形補正を可能
としている。

【００３０】よって、色相のずれやノイズを増加させる
ことなく、搬送色信号のエッジ部を急峻にすることがで
きる。また、請求項３に係るエッジ急峻化回路は、搬送
色信号を色差信号へデコードすることなく直接信号波形
の改善を行なうことができるので、デコーダ等を用いて
色差信号へデコードした後に波形改善処理を行ない、エ
ンコーダ等を介して再度搬送色信号へ変換する従来の方
式と比較して、回路構成が簡略化される。

【００３１】

【発明の効果】以上説明したように請求項１に係るエッ
ジ急峻化回路は、エッジ補正情報に基づいて原信号デー
タの一部の読み出しを中止したり同一データを複数回読
み出したり、もしくはエッジ補正情報に基づいて原信号
データの読み出しタイミングを変化させることで、信号
のエッジ部分を急峻化する構成としたので、原信号の振
幅を変化させることなくエッジ部の波形を急峻にするこ
とができる。

【００３２】請求項２に係るエッジ急峻化回路は、３段
遅延回路の各段の入出力信号に基づいてエッジ情報を検
出し、そのエッジ情報に基づいて原信号データの時間軸
移動量を指定する第３のエッジ情報（量子化データ）を
求め、この第３のエッジ情報に基づいて多段遅延回路の
何段目から出力を取り出すかを切り替える構成としたの
で、原信号の振幅を変化させることなくエッジ部の波形
を急峻にすることができる。また、エッジ情報の検出は
、４個のデータを加減算および乗算手段でデジタル演算
処理して得る構成としたので、エッジ情報検出部のハー
ド構成を簡略化できる。

【００３３】請求項３に係るエッジ急峻化回路は、搬送
色信号を副搬送波周波数の４倍の周波数で標本化し、副
搬送波周期の２倍の時間間隔で抽出した４個のデータに
基づいてエッジ情報を求め、デジタル搬送色信号の読み
出しタイミングを副搬送波周期の整数倍で変化させて、
エッジ部の波形を急峻化する構成としたので、色ずれ等
を伴うことなく搬送色信号のエッジを急峻にすることが
できる。また、搬送色信号を色差信号へデコードするこ
となく直接信号波形の改善を行なう構成であるから、デ
コーダ等を用いて色差信号へデコードした後に波形改善
処理を行ない、エンコーダ等を介して再度搬送色信号へ
変換する従来の方式と比較して、回路構成が簡略化され
る。

【図面の簡単な説明】

【図１】請求項１に係るエッジ急峻化回路のブロック構
成図

【図２】請求項２に係るエッジ急峻化回路のブロック構
成図

【図３】量子化手段の量子化特性を示す説明図

【図４】
３段遅延回路および演算回路の動作を示す信号波形図

【図５】エッジ急峻化動作を示す信号波形図

【図６】請
求項３に係るエッジ急峻化回路のブロック構成図

【図７】３段遅延回路および演算回路の動作を示す信号
波形図

【図８】エッジ急峻化動作を示す信号波形図

【図９】従
来のエッジ急峻化回路のブロック構成図

【図１０】従来
のエッジ急峻化回路の動作を示す信号波形図

【符号の説明】

１，１１，６１…エッジ急峻化回路、２…一時記憶手段
、３…エッジ補正情報生成手段、４，５５…エッジ急峻
化手段、３０，７０…３段遅延回路、４０，８０…多段
遅延回路、５１…第１の演算手段、５１ａ…第１のエッ
ジ情報、５２…第２の演算手段、５２ａ…第２のエッジ
情報、５３…乗算手段、５４…量子化手段、５４ａ…第
３のエッジ情報、Ｄ−ＩＮ…デジタル信号の入力端子、
ＤＳ…デジタル信号、ｆＳＣ…副搬送波周波数、ＯＵＴ
…出力端子、ＳＣＫ…基準クロック、ＴＨ…標本化周期
。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　所定の標本化周期で量子化されたデジ
   タル信号データを時系列的な対応を付けて複数個分記憶
   するとともに新たなデジタル信号データへの更新を行な
   う一時記憶手段と、前記標本化周期の整数倍の時間間隔
   で抽出した少なくとも４個のデジタル信号データに対し
   て予め設定したデジタル演算処理を施しその演算結果を
   量子化したエッジ補正情報を出力するエッジ補正情報生
   成手段と、このエッジ補正情報が与えられない状態では
   前記一時記憶手段に記憶したデジタル信号データを予め
   設定した標準遅延時間経過後に順次読み出して出力する
   とともに、前記エッジ補正情報に基づいてその読み出し
   順序もしくは読み出しタイミングを変化させることで信
   号波形のエッジ部を急峻にしたデジタル信号データを出
   力するエッジ急峻化手段とを備えたことを特徴とするエ
   ッジ急峻化回路。
2. 【請求項２】　　所定の標本化周期で量子化されたデジ
   タル信号データを遅延時間の等しい３個の遅延回路を直
   列接続した３段遅延回路へ入力し、第１の演算手段で原
   信号と第１の遅延回路の出力信号との和から第２および
   第３の遅延回路の出力信号をそれぞれ減算して第１のエ
   ッジ情報を生成し、第２の演算手段で原信号と第３の出
   力信号の和から第１および第２の遅延回路の出力をそれ
   ぞれ減算して第２のエッジ情報を生成し、乗算手段で前
   記第１および第２のエッジ情報の積を求め、この積を量
   子化手段で±Ｎ（Ｎは整数）に量子化した第３のエッジ
   情報を得るとともに、前記デジタル信号データを２Ｎ個
   の遅延回路を直列接続した多段遅延回路へ入力し、エッ
   ジ急峻化手段は前記第３のエッジ情報が０の場合は第Ｎ
   段目の遅延回路の出力信号を出力し、前記第３のエッジ
   情報が正の数ｎの場合はＮ−ｎ段目の遅延回路の出力信
   号を出力し、前記第３のエッジ情報が負の数ｎの場合は
   Ｎ＋ｎ段目の遅延回路の出力信号を出力するよう構成し
   たことを特徴とするエッジ急峻化回路。
3. 【請求項３】　　搬送色信号を副搬送波周波数（ｆＳＣ
   ）の４倍の周波数で標本化し所定のビット数で量子化し
   たデジタル搬送色信号を、副搬送波の周期の２倍の遅延
   時間を有する遅延回路を３段直列に接続した３段遅延回
   路へ入力し、第１の演算手段で原信号と第１の遅延回路
   の出力信号との和から第２および第３の遅延回路の出力
   信号をそれぞれ減算して第１のエッジ情報を生成し、第
   ２の演算手段で原信号と第３の出力信号の和から第１お
   よび第２の遅延回路の出力をそれぞれ減算して第２のエ
   ッジ情報を生成し、乗算手段で前記第１および第２のエ
   ッジ情報の積を求め、この積を量子化手段で±Ｎ（Ｎは
   整数）に量子化した第３のエッジ情報を得るとともに、
   前記デジタル搬送波信号を前記副搬送波の周期と等しい
   遅延時間を有する遅延回路を２Ｎ段直列接続した多段遅
   延回路へ入力し、エッジ急峻化手段は前記第３のエッジ
   情報が０の場合は第Ｎ段目の遅延回路の出力信号を出力
   し、前記第３のエッジ情報が正の数ｎの場合はＮ−ｎ段
   目の遅延回路の出力信号を出力し、前記第３のエッジ情
   報が負の数ｎの場合はＮ＋ｎ段目の遅延回路の出力信号
   を出力するよう構成したことを特徴とするエッジ急峻化
   回路。