JPH02179021A - トランスバーサル型ディジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、入力信号に対するディジタル信号処理によ
りフィルタ特性をもった出力信号を得るトランスバーサ
ル型ディジタルフィルタに関するものである。

【従来の技術】

第３図は、例えばｒＡ／Ｄ、Ｄ／Ａコンバータ設計・応
用の要点」　（日本工業技術センター刊）の「ΔΣ形Ａ
／Ｄコンバータ」の項目に示された従来のトランスバー
サル型ディジタルフィルタの回路図である。図において
、■はディジタル信号入力端子、２は信号の遅延回路を
構成するシフトレジスタ、３はこのシフトレジスタ２に
よる前記信号の遅延時間を定める、該シフトレジスタ２
のクロック入力端子、４は前記信号に乗する係数を発生
させる係数発生器、５はシフトレジスタ２の各タップの
信号と前記係数とを掛は合わせる乗算器、６は乗算器５
で得られた各タップに対する積を全タップに亘って加え
合わせる加算器、７は前記加算器６で得られた和を出力
する信号出力端子である。 次に動作について説明する。ディジタル信号入力端子１
よりシフトレジスタ２へ入力されたディジタル信号は、
信号の標本化周波数に同期したクロック入力端子３への
クロックにより、シフトレジスタ２内で遅延を受ける。 そして、前記シフトレジスタ２の各タップ出力と、係数
発生器４から出力される係数とが各乗算器５で乗算され
る。しかして、その積は全タップに亘って加算器６で加
算される。そして、この加算された結果が人ツノ信号の
標本化時間毎に出力端子７から取り出されることにより
、多ビットのディジタル値をもつ入力信号がその人力値
にフィルタ特性を持たせたものとして出力される。この
時のフィルタ特性は、信叶に掛は合わされる係数の取り
方によっ−Ｃ決まる。

【発明が解決しよ・うとする課題】

従来のトランスバーザル型ディジタルフィルタは以」二
のようＧご構成されているので、このようなＹイジタル
フィルタで急峻な振幅周波数特性を得るには、−・般に
シフトレジスタ２による遅延回路の段数（タップ数）が
多くなり、そのため構造が複雑で高速動作が要求される
乗算器５の数が増えることとなる。その結果、ハードウ
ェア規模が非常に大きくなってしまうことや、消費電力
が大きくなってしまうなどの問題点かあ、った。 この発明は上記のような問題点を解消するためになされ
たもので、乗算器の数を大幅に削減することにより、ハ
ードウェア規模を小型化し、低消費電力化することがで
きるトランスバーサル型アイジタルフィルタを得ること
を目的とする。

【課題を解決するための手段】

この発明に係るトランスバーサル型ディジタルフィルタ
は、ディジタルフィルタの遅延回路を構成するシフトレ
ジスタの各タップ出力に対するタップ係数が一部の領域
で同じ値をとる傾向が強いことに着眼し、係数が同一値
のタップ領域においては各タップの出力信号を加算手段
により加算して、その加算出力に対し１個の乗算器によ
り前記同一値の係数を乗算し７て出力するようにしたも
のである。

【作　用】

この発明におけるトランスバーサル型ディジタルフィル
タは、係数が同一値のタップ領域における各タップから
の信号は、先ず加算手段により加算後、１個の乗算器に
おいて前記同一値の係数と乗算され、その結果、乗算器
の数が減ってハードウェアが小規模となり、消費電力も
減少する。

【実施例】

以下、この発明の一実施例を図について説明する。第１
図において、８は係数発生器４から出力される係数の値
が同一となる、前記シフトレジスタ２の複数のタップを
含むタップ領域、９はこのタップ領域８における各タッ
プから出力する信号を加算する加算手段としての加算器
であり、その加算出力は１つの乗算器５において、前記
係数発生器４からの前記タップ領域８における同一値の
係数と乗算され、その乗算出力が加算器６に与えられる
。 即ち、この発明においては、トランスバーサル型ディジ
タルフィルタでは、遅延回路であるシフトレジスタ２の
各タップに対し出力される前記係数が、該シフ）・レジ
スタ２の一部のタップ領域８では同一値をとる確率が非
常に高い点に着目し、加算器９に設けて該タップ領域８
の各タップの信号を先ず加算したのち、その加算結果に
対し、同一値の係数を１つの乗算器５により乗算するよ
・うにし、したがって、この構成により、乗算器５の数
を大幅に削減し、ハードウェア規模を小さくするように
したものである。 次に動作について説明する。先ず、全体動作を述べると
、入力端子１より入力したディジタル信号は、クロック
入力端子３に入力するクロック毎にシフトレジスタ２内
をシフトされ、該クロックに同期した遅延を受けて各タ
ンプから出力される。 しかして、前記タップ領域８の各タップを除く各タップ
に対しては、図示の如く、１個づつの乗算器５が設けら
れているから、各乗算器５においては、係数発生器４か
らの各係数と対応するタップからの遅延信号とが乗算さ
れ、その乗算出力が加算器６に入力する。しかして、加
算器６では各乗算器５からの出力信号を加算し、その加
算出力を出力端子７から、フィルタ特性を付与された信
号として出力する。 しかしてこの場合、前記タップ領域８の各タップから出
力する遅延信号は、係数発生器４がらの同一値の係数を
与えられる信号であるため、これら各遅延信号は先ず、
加算器９に入力して加算され、しかしてその加算出力に
対して１個の乗算器５において、前記同一値の係数が乗
算され、次いでその乗算出力が加算器６に入力して、シ
フトレジスタ２の他のタップからの遅延信号に対する前
記乗算出力と加算されるものである。 即ち、前記タップ領域８の同一係数値をとるタンプの数
がＮ個であったとすると、乗算器５の数は従来のトラン
スバーサル型フィルタより（Ｎ１）個減少することにな
る。 第２図は上記実施例の変形例を示す。この変形例では、
前記加算器９を除去する替りに、タップ領域８のタップ
数に等しい段数のシフトレジスタ１０を前記加算手段の
１つとして別に設けてこのシフトレジスタ１０の各段に
、前記タップ領域８の各タップからの信号を移し、しか
る後、クロック入力端子３へのクロックより高速のクロ
ックをクロック入力端子１１より入力してシフトレジス
タ１０を駆動し、１個の乗算器５においてシフトレジス
タ１０の最終段の出力に前記同一値の係数を乗算するよ
うにしたものであり、上記実施例と同一効果を得ること
ができる。

【発明の効果】

以上のように、この発明によれば、トランスバーサル型
ディジタルフィルタを、遅延回路としてのシフトレジス
タの各タップに対し係数発生器から出力される係数が同
一値をとるタップ領域につき、各タップの出力信号を加
算手段により加算後、その加算出力に対し、１個の乗算
器により前記同一値の係数と乗算して出力するように構
成したので、その構造が複雑かつ高速動作が必要な乗算
器の数を削減することが可能となり、その結果フィルタ
回路のハードウェア規模が小型化し、消費電力が低減す
るという効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるトランスバーサル型
ディジタルフィルタの回路図、第２図は変形実施例の回
路図、第３図は従来のトランスバーサル型ディジタルフ
ィルタの回路図である。 ２はシフトレジスタ（遅延回路）、４は係数発生器、５
は乗算器、６は加算器、８はタップ領域、９は加算器（
加算手段）、１ｏはシフトレジスタ（加算手段）。 なお、図中、同一符号は同一、または相当部分を示す。 ２　シフトしり′２９（遅延口語） ４　（＃−哲発土器 ｓｇｔ貸旦 ６加算Ｕ ８．９ツブ渭爪 ９　　加１１Ｂ（ｆｆ０１Ｆ＋／２）

Claims (1)

【特許請求の範囲】
1. 入力するディジタル信号を順次遅延させる遅延回路を成
   すシフトレジスタの各タップ出力につき、係数発生器か
   ら出力される各係数を対応する各乗算器において乗算し
   、各乗算出力を加算器により加算出力してフィルタ特性
   をもった信号を出力するトランスバーサル型ディジタル
   フィルタにおいて、前記シフトレジスタの各タップ出力
   に対し、前記係数発生器から出力される係数が同一値を
   とるタップ領域につき、各タップ出力を加算手段により
   加算後、その加算出力につき、１個の乗算器において前
   記同一値の係数と乗算して出力するようにしたことを特
   徴とするトランスバーサル型ディジタルフィルタ。