JPS6046126A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPS6046126A JPS6046126A JP15381783A JP15381783A JPS6046126A JP S6046126 A JPS6046126 A JP S6046126A JP 15381783 A JP15381783 A JP 15381783A JP 15381783 A JP15381783 A JP 15381783A JP S6046126 A JPS6046126 A JP S6046126A
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- Japan
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、例えばビデオ信号のディジタル化に適用さ
れるＡ／Ｄ変換回路に関する。
れるＡ／Ｄ変換回路に関する。
「背景技術とその問題点」
従来のＡ／Ｄ （アナログ→ディジタル）変換は、所定
の標本化周波数で標本化するのが一般的であり、所望の
語長のＡ／Ｄ変換器が用いられていた。
の標本化周波数で標本化するのが一般的であり、所望の
語長のＡ／Ｄ変換器が用いられていた。
したがって、語長の長いＡ／Ｄ変換を行なう場合、その
語長のＡ／／］）変換器を用いねばならない。しかしな
がら、語長が長いＶＤ変換では、アパーチャタイムがき
びしくなる。
語長のＡ／／］）変換器を用いねばならない。しかしな
がら、語長が長いＶＤ変換では、アパーチャタイムがき
びしくなる。
アナログ入力信号が量子化ステップΔの幅を横切る時間
内に、Ａ／Ｄ変換を終えないと、正確なＡ／Ｄ変換を行
なうことができない。例えば、第１図に示すよりなｆｓ
／２ （ｆｓ ”サンプリング周波数）の周波数で、Ｖ
Ｄ変換器のダイナミックレンジのでいっばいに振れる正
弦波信号を考える。この正弦波信号のうちで、零クロス
点での傾斜がレベル変化の最も急な部分となる。この零
クロス点でのＡ／ｐ変換をできれば、この正弦波のＡ７
．変換を行なうことができる。第２図に拡大して示すよ
うに、零クロス点での傾斜が量子化ステップΔの変化を
生じる時間Ｔ、内でＡろ変換を終えれば良い。この時間
Ｔａをアパーチャタイムと呼ぶ。正弦波の場合、傾斜が
１であり、したがって、アパーチャ１ タイムＴａは、語長が１ビット増すごとに、−となり、
語長に反比例する関係となる。
内に、Ａ／Ｄ変換を終えないと、正確なＡ／Ｄ変換を行
なうことができない。例えば、第１図に示すよりなｆｓ
／２ （ｆｓ ”サンプリング周波数）の周波数で、Ｖ
Ｄ変換器のダイナミックレンジのでいっばいに振れる正
弦波信号を考える。この正弦波信号のうちで、零クロス
点での傾斜がレベル変化の最も急な部分となる。この零
クロス点でのＡ／ｐ変換をできれば、この正弦波のＡ７
．変換を行なうことができる。第２図に拡大して示すよ
うに、零クロス点での傾斜が量子化ステップΔの変化を
生じる時間Ｔ、内でＡろ変換を終えれば良い。この時間
Ｔａをアパーチャタイムと呼ぶ。正弦波の場合、傾斜が
１であり、したがって、アパーチャ１ タイムＴａは、語長が１ビット増すごとに、−となり、
語長に反比例する関係となる。
ビデオ信号の標準的なＡ／Ｄ変換である（ｆ、−１３，
５ＭＨｚ、語長＝８ビット）の場合では、最上位ビット
が極性を示すサインビットと々るので、Δ＝±−０．０
０７８１２５ ７ Ｔａ ＝ ０．００７Ｂ１２５ 丁ａｄとなる。ｆ、／
２ ＝ ６ 、７５ ＭＨｚより、入力信号の２πｒａ
ｄ 、は、１４８．１ ｎ５ｅｃであるから、アパーチ
ャタイムは ＴＢ ＝＝ ０．１８４ ｎ５ｅｃ となる。まだ、語長を９ビツトとすると、アパーチャタ
イムは Ｔａ＝ ０．０９２ ｎ５ｅｃ となる。
５ＭＨｚ、語長＝８ビット）の場合では、最上位ビット
が極性を示すサインビットと々るので、Δ＝±−０．０
０７８１２５ ７ Ｔａ ＝ ０．００７Ｂ１２５ 丁ａｄとなる。ｆ、／
２ ＝ ６ 、７５ ＭＨｚより、入力信号の２πｒａ
ｄ 、は、１４８．１ ｎ５ｅｃであるから、アパーチ
ャタイムは ＴＢ ＝＝ ０．１８４ ｎ５ｅｃ となる。まだ、語長を９ビツトとすると、アパーチャタ
イムは Ｔａ＝ ０．０９２ ｎ５ｅｃ となる。
ビデオ信号のように、高速の’／Ｄ変換を必要とする領
域では、語長が１ビツト増加すると、上述のように、非
常に短い時間の変換が要求され、〜を変換回路を構成す
るうえで困難さがきわめて増加する。稀変換器の変換速
度が足シない時は、前段にサンプルホールド回路を設け
ることが一般的である。しかし、この方法は、回路的な
難しさがＡ／Ｄ変換器からサンプルホールド回路に移る
だけで、本質的な解決とならない。つまり、サンプルホ
ールド回路は、アパーチャタイムＴａ 内でサンプリン
グを確定する必要がある。
域では、語長が１ビツト増加すると、上述のように、非
常に短い時間の変換が要求され、〜を変換回路を構成す
るうえで困難さがきわめて増加する。稀変換器の変換速
度が足シない時は、前段にサンプルホールド回路を設け
ることが一般的である。しかし、この方法は、回路的な
難しさがＡ／Ｄ変換器からサンプルホールド回路に移る
だけで、本質的な解決とならない。つまり、サンプルホ
ールド回路は、アパーチャタイムＴａ 内でサンプリン
グを確定する必要がある。
「発明の目的」
この発明は、出力の語長より短かい語長のＡ４変換器を
用いることができ、・・−ドウエアの規模が小さくされ
たＡ／、変換回路の提供を目的とするものである。
用いることができ、・・−ドウエアの規模が小さくされ
たＡ／、変換回路の提供を目的とするものである。
「発明のイ既要」
この発明は、所望の標本化周波数ｆｓのＬ倍の周波数ｆ
ｈで、所望の語長くＢ＋α）ビットより少々い語長Ｂビ
ットの〜悄変換器を用い、この〜を変換器の出力をディ
ジタルフィルタに供給することにより、（Ｂ十α）ビッ
トのＡ／、変換と等価なＡｌ１）変換を行なうものであ
る。これと共に、ディ ・ジタルフィルタでの積和演算
を標本化周波数ｆｓ ３− ■ で行なうだめに、データレートを−に間引くようにしだ
ものものである。
ｈで、所望の語長くＢ＋α）ビットより少々い語長Ｂビ
ットの〜悄変換器を用い、この〜を変換器の出力をディ
ジタルフィルタに供給することにより、（Ｂ十α）ビッ
トのＡ／、変換と等価なＡｌ１）変換を行なうものであ
る。これと共に、ディ ・ジタルフィルタでの積和演算
を標本化周波数ｆｓ ３− ■ で行なうだめに、データレートを−に間引くようにしだ
ものものである。
「実施例」
第３図は、この発明の一実施例を示すものである。第３
図において、１で示す入力端子にアナログ入力信号が供
給され、ローパスフィルタ２によって帯域制限され、性
変換器３に入力される。
図において、１で示す入力端子にアナログ入力信号が供
給され、ローパスフィルタ２によって帯域制限され、性
変換器３に入力される。
このＡ／Ｄ変換器３は、所望の標本化周波数ｆ８のし倍
の周波数ｆｈで、所望の語長（Ｂ＋α）より短い語長Ｂ
の〜を変換を行なう。このＡ／、変換器３の出力が周波
数ｆｈのクロックをシフトクロックとして動作するシフ
トレジスタ４に直列に入力される。このシフトレジスタ
４から導出された各タップの出力が周波数ｆ８のクロッ
クをラッチパルスとして動作するラッチに供給され、こ
のラッチの夫々の出力が所定の重み付は係数が乗じられ
る乗算器に供給される。第３図で５は、複数のラッチか
らなるラッチ群、６は、夫々所定の重み付は係数を乗じ
る複数の乗算器から々る乗算器群を示している。この乗
算器群６の出力が加算器７に ４− 供給され、加算器７から出力端子８が導出される。
の周波数ｆｈで、所望の語長（Ｂ＋α）より短い語長Ｂ
の〜を変換を行なう。このＡ／、変換器３の出力が周波
数ｆｈのクロックをシフトクロックとして動作するシフ
トレジスタ４に直列に入力される。このシフトレジスタ
４から導出された各タップの出力が周波数ｆ８のクロッ
クをラッチパルスとして動作するラッチに供給され、こ
のラッチの夫々の出力が所定の重み付は係数が乗じられ
る乗算器に供給される。第３図で５は、複数のラッチか
らなるラッチ群、６は、夫々所定の重み付は係数を乗じ
る複数の乗算器から々る乗算器群を示している。この乗
算器群６の出力が加算器７に ４− 供給され、加算器７から出力端子８が導出される。
この出力端子８に、標本化周波数がｆ８で（Ｂ十α）ビ
ットの所望のディジタルデータが得られる。
ットの所望のディジタルデータが得られる。
このシフトレジ７２４２乗算器群６．加算回路７は、第
４図に示すように、単位遅延素子の複数個が縦続接続さ
れた遅延回路９９重み付けを行なう乗算器群１０．加算
器１１からなるトランスバーサル型のＦＩＲフィルタを
構成するものであシ、このディジタルフィルタは、ロー
パスフィルタの構成とされている。
４図に示すように、単位遅延素子の複数個が縦続接続さ
れた遅延回路９９重み付けを行なう乗算器群１０．加算
器１１からなるトランスバーサル型のＦＩＲフィルタを
構成するものであシ、このディジタルフィルタは、ロー
パスフィルタの構成とされている。
上述のＡ／Ｄ変換器３の出力をディジタルフィルタに供
給するこの発明の一実施例について更に詳述する。今、
入力アナログ信号がローパスフィルタ２によって、第５
図Ａに示すように、ｆｓ７２ に帯域制限されたものと
する。〜を変換器３は、周波数ｆｈのクロックにより動
作するが、そのアパーチャタイムは、Ｂビットの周波数
ｆ８で動作するＡ７．変換器と同程度で良い。っまシ、
アパーチャタイムは、サンプリング周波数と直接に関係
せず、入力信号の傾きと語長にのみ依存する。
給するこの発明の一実施例について更に詳述する。今、
入力アナログ信号がローパスフィルタ２によって、第５
図Ａに示すように、ｆｓ７２ に帯域制限されたものと
する。〜を変換器３は、周波数ｆｈのクロックにより動
作するが、そのアパーチャタイムは、Ｂビットの周波数
ｆ８で動作するＡ７．変換器と同程度で良い。っまシ、
アパーチャタイムは、サンプリング周波数と直接に関係
せず、入力信号の傾きと語長にのみ依存する。
また、〜を変換器３により生じる量子化雑音は、一般に
白色雑音と近似することができ、第５図Ａに示すように
、振幅は、一様分布すると考える。
白色雑音と近似することができ、第５図Ａに示すように
、振幅は、一様分布すると考える。
この雑音の平均ｍと分散σ２は、
Ａ２
ｍ＝０ 、 σ２＝−
２
となることが知られている。そして、このような雑音が
ｈ（ｚ）のシステム関数を持つディジタルフィルタに入
力された場合、その出力における雑音は、 となる。分散は、周波数軸上で Ａ２ ・晶−１２−２ｒｒ ’−ｙｒ ’ ■１（・」°すＶ
ｄｃ。
ｈ（ｚ）のシステム関数を持つディジタルフィルタに入
力された場合、その出力における雑音は、 となる。分散は、周波数軸上で Ａ２ ・晶−１２−２ｒｒ ’−ｙｒ ’ ■１（・」°すＶ
ｄｃ。
と表わすことができる。これは、ディジタルフィルタの
周波数特性が囲むパワーを意味している。
周波数特性が囲むパワーを意味している。
即ち、ディジタルフィルタが正規化周波数０．１２５の
理想ローパスフィルタならば、出力雑音ビット分改善さ
れることを意味する。一般的に、れるのである。
理想ローパスフィルタならば、出力雑音ビット分改善さ
れることを意味する。一般的に、れるのである。
さて、この発明の一実施例では、性変換器３ディジタル
フィルタによってｆｓ／２に帯域制限すればｓｂ、のレ
ートに変換することができる。こに＃、−４ｆｓ）の時
に、１ビツト分録を改善することができ、（Ｂ−１−１
）ビットの語長の〜を変換と等価なＡ／／Ｉ）変換を行
なうことができる。
フィルタによってｆｓ／２に帯域制限すればｓｂ、のレ
ートに変換することができる。こに＃、−４ｆｓ）の時
に、１ビツト分録を改善することができ、（Ｂ−１−１
）ビットの語長の〜を変換と等価なＡ／／Ｉ）変換を行
なうことができる。
ところで、データの標本化周波数がｆｈの場合、ディジ
タルフィルタは’ ｆｈ の時間内に例えばＭ回の演算
を行なわねばならず、この高速演算によってディジタル
フィルタのハードウェアが非常に大きなものとなる。ｉ
〜かし、最終的な出力の標本化周波数はｂｆ８で良いの
で、ディジタルフィル ：りの演算を間引くことができ
る。つまり、第４図 ７− に示す構成のＦＩＲフィルタでは、出力の１個について
、タップ数分の乗算及び加算が必要であるが、出力が不
要であれば、その出力のための積和演算が不要となる。
タルフィルタは’ ｆｈ の時間内に例えばＭ回の演算
を行なわねばならず、この高速演算によってディジタル
フィルタのハードウェアが非常に大きなものとなる。ｉ
〜かし、最終的な出力の標本化周波数はｂｆ８で良いの
で、ディジタルフィル ：りの演算を間引くことができ
る。つまり、第４図 ７− に示す構成のＦＩＲフィルタでは、出力の１個について
、タップ数分の乗算及び加算が必要であるが、出力が不
要であれば、その出力のための積和演算が不要となる。
この例では、ラッチ群５によってシフトレジスタ４の各
タップの出力を間引いている。このようにして、Ｎタッ
プのＦＩＲフィルタの場合では、出力１個当りの演算量
がＭ−Ｎい。例えばＣｆｓ ：ｆｈ＝１： ４）の時は
、シフトレジスタ４の４クロツクごとに１個の割合で、
シフトレジスタ４の各タップの出力がラッチ群５に取り
込まれ、ラッチ群５の各ラッチの出力が積和演算される
。
タップの出力を間引いている。このようにして、Ｎタッ
プのＦＩＲフィルタの場合では、出力１個当りの演算量
がＭ−Ｎい。例えばＣｆｓ ：ｆｈ＝１： ４）の時は
、シフトレジスタ４の４クロツクごとに１個の割合で、
シフトレジスタ４の各タップの出力がラッチ群５に取り
込まれ、ラッチ群５の各ラッチの出力が積和演算される
。
この積和演算を行々う乗算器群６の各乗算器に対する入
力までは、語長がＢピットであり、そので決まるビット
数であり、βは、係数乗算後、加算完了まで付加される
必要があるピット数である。
力までは、語長がＢピットであり、そので決まるビット
数であり、βは、係数乗算後、加算完了まで付加される
必要があるピット数である。
８ −
とのビット数βは、係数乗算後の語長制限により、新た
に発生する雑音が無視できる程度に選ばれる。
に発生する雑音が無視できる程度に選ばれる。
この雑音は、演算語長外の量子化雑音に相当するもので
、各乗算器出力で加算的に発生し、演算後丸めるとして なる平均２分散を有する。例えば（タップ数Ｎ＝βは、
ｌｏｇ２ｆｉ７から３ビツトとなる。更に、語長制限を
行なわないで、出力端子８に所望の語長（Ｂ＋αビット
）より長い語長の出力を得るようにしても良い。この余
分なビットは、ノイズレベルとなるため、無意味外値と
なるが、この出力ディジタル信号を受ける処理装置にと
って、この余分なビットがディザとして働き、有効に利
用することができる場合がある。
、各乗算器出力で加算的に発生し、演算後丸めるとして なる平均２分散を有する。例えば（タップ数Ｎ＝βは、
ｌｏｇ２ｆｉ７から３ビツトとなる。更に、語長制限を
行なわないで、出力端子８に所望の語長（Ｂ＋αビット
）より長い語長の出力を得るようにしても良い。この余
分なビットは、ノイズレベルとなるため、無意味外値と
なるが、この出力ディジタル信号を受ける処理装置にと
って、この余分なビットがディザとして働き、有効に利
用することができる場合がある。
［応用例−１
Ａ４変換器を構成するディジタルフィルタは、η全分離
フィルタ、輪郭強調用フィルタなど他の目的のものと兼
用するようにしても良い。
フィルタ、輪郭強調用フィルタなど他の目的のものと兼
用するようにしても良い。
また、周波数ｆ８とｆｈとが簡単な整数比でない時でも
この発明を適用することができる。例えば（ｆｓ ：ｆ
ｈ）＝（３： ４）（７）時には、シフトレジスタ４の
４クロツクに３回の割合でデータをラッチ群５に取ジ込
むようにすれば良い。
この発明を適用することができる。例えば（ｆｓ ：ｆ
ｈ）＝（３： ４）（７）時には、シフトレジスタ４の
４クロツクに３回の割合でデータをラッチ群５に取ジ込
むようにすれば良い。
「発明の効果」
この発明は、出力の語長より短い語長で、この語長に応
じたアパーチャタイムのＡ４変換器を用い、標本化周波
数をＬ倍にとってＡ４変換し、また、間引き処理を行な
ってディジタルフィルタによって帯域制限を行なうもの
である。この発明に依れば、〜を変換器及びディジタル
フィルタのノ・−ドウエアが大規模とならず、語長が１
０ｇ２πビット長くされた出力データを得ることができ
る。
じたアパーチャタイムのＡ４変換器を用い、標本化周波
数をＬ倍にとってＡ４変換し、また、間引き処理を行な
ってディジタルフィルタによって帯域制限を行なうもの
である。この発明に依れば、〜を変換器及びディジタル
フィルタのノ・−ドウエアが大規模とならず、語長が１
０ｇ２πビット長くされた出力データを得ることができ
る。
例えば（ｆｓ ＝ １４ ＭＨｚ 、）のはずのビデオ
信号を（ｆｈ＝ １００ ＭＨｚ ）の周波数で標本化
して、ディジタルフィルタで帯域制限すれば、語長が約
１．４ビット長くなる。（ｆｓ ＝４４ ＫＨｚ ）の
はずのオーディオ信号を（ｆｈ＝ ９ ＭＨｚ ）の周
波数で標本化して、ディジタルフィルタで帯域制限すれ
ば、語長が約４ピット長く々る。
信号を（ｆｈ＝ １００ ＭＨｚ ）の周波数で標本化
して、ディジタルフィルタで帯域制限すれば、語長が約
１．４ビット長くなる。（ｆｓ ＝４４ ＫＨｚ ）の
はずのオーディオ信号を（ｆｈ＝ ９ ＭＨｚ ）の周
波数で標本化して、ディジタルフィルタで帯域制限すれ
ば、語長が約４ピット長く々る。
第１図及び第２図はＡ／Ｄ変換器のアパーチャタイムの
説明に用いる波形図、第３図はこの発明の一実施例のブ
ロック図、第４図はこの発明の一実施例のディジタルフ
ィルタの説明に用いるブロック図、第５図はこの発明づ
説明に用いるグラフである。 １・・・入力端子、３・・・稀変換器、４・・・シフト
レジスタ、５・・・ラッチ群、６・・・乗算器群、７・
・・加算器、８・・・出力端子。 代理人 杉浦正知 − Ｃｑ 綜 城 ＩＩ 手続補正書 昭和５８年１１月１９０ １、事件の表示 昭和５８年特許願第１５３８１７ 号 ２ 発明の名称 Ａ／、変換回路 ３、補正をする者 事件との関係 特許出願人 ６、補正により増加する発明の数 ７、補正の対象 明細書の発明の詳細な説明の欄 ８補正の内容 （１ン明細書ｔｐ、７頁２行、「第５１＃ＡＪを「第５
叉Ｂ」と訂正Ｔる。 ′〜゛−“ ″′百７行、１Ｍ″ＮＪをｒＮＪと訂正す
る〇百３行、８頁１０行、９頁１８行、１０頁１０行、
１１頁１４行、ｒｌ、ｏｇ２Ｊを夫々ｒ 、１．ｏｇ２
１と訂正する。
説明に用いる波形図、第３図はこの発明の一実施例のブ
ロック図、第４図はこの発明の一実施例のディジタルフ
ィルタの説明に用いるブロック図、第５図はこの発明づ
説明に用いるグラフである。 １・・・入力端子、３・・・稀変換器、４・・・シフト
レジスタ、５・・・ラッチ群、６・・・乗算器群、７・
・・加算器、８・・・出力端子。 代理人 杉浦正知 − Ｃｑ 綜 城 ＩＩ 手続補正書 昭和５８年１１月１９０ １、事件の表示 昭和５８年特許願第１５３８１７ 号 ２ 発明の名称 Ａ／、変換回路 ３、補正をする者 事件との関係 特許出願人 ６、補正により増加する発明の数 ７、補正の対象 明細書の発明の詳細な説明の欄 ８補正の内容 （１ン明細書ｔｐ、７頁２行、「第５１＃ＡＪを「第５
叉Ｂ」と訂正Ｔる。 ′〜゛−“ ″′百７行、１Ｍ″ＮＪをｒＮＪと訂正す
る〇百３行、８頁１０行、９頁１８行、１０頁１０行、
１１頁１４行、ｒｌ、ｏｇ２Ｊを夫々ｒ 、１．ｏｇ２
１と訂正する。
Claims (1)
- 所望の標本化周波数ｆｓのＬ倍の周波数ｆｈで、所望の
語長（Ｂ＋α）ピットより少ない語長Ｂビットの性変換
を行なうＶＤ変換器と、とのＡ４変換器の出力が供給さ
れ、Ｎ個のタップを有し、上記周波数ｆｈのシフトクロ
ックで動作するシフトレジスタと、このシフトレジスタ
の上記Ｎ個のタップの出力を１に間引いて積和回路に供
給するデ−タレート変換回路とを備え、上記積和回路は
、ＦＩＲディジタルフィルタの演算を上記所望の標本化
周波数ｆ８のレートで行ない、少なくとも、上記所望の
語長（Ｂ＋α）ビットのディジタルデータを出力する構
成とされたＡ／、変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15381783A JPS6046126A (ja) | 1983-08-23 | 1983-08-23 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15381783A JPS6046126A (ja) | 1983-08-23 | 1983-08-23 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6046126A true JPS6046126A (ja) | 1985-03-12 |
| JPH053771B2 JPH053771B2 (ja) | 1993-01-18 |
Family
ID=15570736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15381783A Granted JPS6046126A (ja) | 1983-08-23 | 1983-08-23 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046126A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03109821A (ja) * | 1989-09-25 | 1991-05-09 | Fuji Electric Co Ltd | Ａ―ｄ変換方法 |
| JPH04103729U (ja) * | 1991-01-29 | 1992-09-07 | 東洋電機製造株式会社 | デジタル高精度電圧検出回路 |
| JP2002118463A (ja) * | 2000-08-22 | 2002-04-19 | Lucent Technol Inc | デジタル・サンプル値を結合することによるアナログ・デジタル変換のための方法およびシステム |
| WO2014068747A1 (ja) * | 2012-11-01 | 2014-05-08 | 三菱電機株式会社 | 変換装置、周辺装置およびプログラマブルコントローラ |
-
1983
- 1983-08-23 JP JP15381783A patent/JPS6046126A/ja active Granted
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| TWI500270B (zh) * | 2012-11-01 | 2015-09-11 | Mitsubishi Electric Corp | 轉換裝置、周邊裝置及可編程邏輯控制器 |
| US20150317260A1 (en) | 2012-11-01 | 2015-11-05 | Mitsubishi Electric Corporation | Conversion device, peripheral device and programmable logic controller |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH053771B2 (ja) | 1993-01-18 |
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