JP2762080B2 - 平方根の概算装置 - Google Patents
平方根の概算装置Info
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、２進のサンプルによって表わされる値（被
演算数）の平方根を概算する平方根の概算装置に関す
る。 発明の背景 最近、大規模集積回路が発達したことにより、従来ア
ナログ回路で処理されていた種々の形式の信号を実時間
でディジタル処理することが現実的になってきた。例え
ば、西ドイツ、フライブルクのアイティーティー イン
ターメタル インダストリーズ（ITT INTERMETALL INDU
STRIES）は、テレビジョン受像機におけるベースバンド
のビデオ信号とオーディオ信号をディジタル的に処理す
る回路デイジット（DIGIT）2000シリーズを開発した。
ディジタル的信号処理に移行する原動力は、潜在的な経
費節約、通常のアナログ構成要素では効果的に実現する
ことのできない機能を持たられること、およびディジタ
ル回路が本来パラメーターの安定性を有していることな
どが挙げられる。 ディジタル処理は並列ビットのサンプルもしくは直列
ビットのサンプルのような形式のサンプルを使って実行
される。並列ビット処理もしくは直列ビット処理を選択
する場合、基本的な速度−複雑性の問題がある。一般
に、並列ビット回路は、広帯域の信号を処理する場合に
必要であるが比較的複雑である。直列ビット回路は、比
較的簡単であるが帯域幅の狭い信号に向けられる。ディ
ジタル処理技術の現在の状況としては、テレビジョン受
像機におけるビデオ信号を処理するためには並列ビット
の回路が必要であるが、オーディオ信号は直列ビット形
式で処理してもよい。説明の便宜上、ステレオの音声を
発生させることができるテレビジョン受像機のディジタ
ルのオーディオ処理の回路の一部に関連して本発明を説
明する。しかしながら、本発明はオーディオ処理に制限
されるものでないことを理解すべきである。 ステレオ音声のテレビジョン受像機において、放送音
声信号は（Ｌ＋Ｒ）もしくはモノラル信号と（Ｌ−Ｒ）
のステレオ成分信号とを含んでいる複合信号である。放
送（Ｌ−Ｒ）成分は、その信号対雑音比を高めるために
圧縮され、従って元の音声信号を忠実に再生するために
受信機において伸張されなければならない。 米国で現在用いられている方式は、放送テレビジョン
方式委員会（BTSC）の後援下にある電子工業連盟（EI
A）によって選択された。この方式の各種のパラメータ
ーは科学技術局（OST）により作成されたオー・エス・
ティー報告書（OST Bulletin）の第60号に載っている。
全体の方式説明は1984年11月発行、消費者用エレクトロ
ニクスに関するアイ・イー・イー・イー（IEEE）の会報
Vol.CE−30、No.4の第633頁〜第640頁に掲載されてい
る。レスリー・ビー・タイラー（Leslie B.Tyler）氏他
による“多チャンネルのテレビジョン音声のためのコン
パンディング方式”という題名の論文において行なわれ
ている。 BTSC方式によると、ステレオの音声差（Ｌ−Ｒ）信号
および副の音声信号についてコンパンディングが実行さ
れる。コンパンディングには、スペクトルの圧縮と伸長
および広帯域の振幅についての圧縮と伸長が含まれる。
信号の圧縮と伸長は相補的な作用である。圧縮は、信号
の平方自乗平均値を検出し、放送する前に平方自乗平均
値の関数として圧縮信号の周波数応答および振幅を制限
するプロセスにより実行される。一方、伸長は、受信し
た圧縮信号の平方自乗平均値を検出し、受信信号を元の
信号形に実質的に回復させるために、検出した平方自乗
平均値の関数として圧縮信号を強調し、増幅する処理を
含んでいる。 以上の説明から、受信機が平方自乗平均の検出器を含
んでいなければならないことは明らかである。サンプル
・データもしくはディジタル信号を処理する直接の平方
自乗平均の検出器は、圧縮信号を表わすサンプルを平方
し、平方サンプルを時間について平均し、平方値の平方
根を求める装置を含んでいる。 ディジタルの音声信号は、比較的広いビット幅を有す
るサンプルであって、ディジタル形式で表わされるのが
普通である。例えば、アナログの音声サンプルは14−16
ビットのサンプルにディジタル化される。このサンプル
を算術的に処理すると、各サンプルが所定過程を進むに
つれてサンプル当りのビット数が増加する傾向がある。
複合音声信号から（Ｌ−Ｒ）成分を分離し、分離された
（Ｌ−Ｒ）成分を復調する処理は、この信号成分のビッ
ト幅を、例えば、20ビットに拡大することがある。 通常、ディジタル信号の平方根を求めるために使われ
る２つの方法がある。第一の方法は、ルックアップ・テ
ーブルすなわちROMを用いるものであり、平方根を求め
ようとする値はアドレス符号語としてROMに供給され
る。このROMは、供給されるアドレス符号語の平方根を
各アドレス位置において出力するようにプログラムされ
ている。任意のｎビットの２進数（ｎは偶数）につい
て、平方根は、その数のビット数の1/2、すなわちn/2ビ
ットしか取り得ないことが知られている。20ビットのデ
ィジタルのオーディオ・サンプルの場合、平方根の関数
を発生するように構成されているROMは220×10すなわち
10.48メガビット程度のメモリ容量を有する。このよう
なROMの値段は、例えばテレビジョンのオーディオ・シ
ステムに使えないようなものである。 ディジタル信号の平方根を求める第二の方法は、ニュ
ートン（Newton）の方法として知られる反復法である。
この方法は次式を反復するものである。 ER+1＝ER−1/2（ER−SR/ER） （１） ここで、ER+1は、サンプルの値SRの平方根の現在の概算
値であり、ERは前の平方根の概算値である。 （１）式は括弧内の量が十分に小さな値に収束するま
で反復される。（１）式を処理する場合、サンプル値SR
を連続する概算値ERで割り算する必要がある。ディジタ
ル・サンプルの除算は比較的複雑な処理であって、それ
自体部分的に効率のよい信号処理ハードウェアに寄与す
るものではない。 本発明に従って、必要なハードウェアの量と複雑性を
最小にする費用効率のよい平方根の概算装置を説明す
る。BTSC方式の伸長器における実時間の直列ビットのデ
ィジタル・オーディオ信号の平方根を計算するのに特に
有利な回路についても説明する。 発明の概要 本発明による平方根の概算装置は、ディジタル・サン
プルの平方根についての連続する概算値を貯えるための
メモリ要素を含んでいる。平方回路は概算値を平方する
ためにメモリ要素に結合される。貯えられた概算値、各
貯えられた概算値の平方および平方根を求めようとして
いるディジタル・サンプルは合成手段に結合される。こ
の合成手段は、概算値および反対極性における概算値の
平方の値の1/2を有する第１の極性におけるディジタル
・サンプルの値の1/2を合成し、サンプルの平方根の更
に精確な概算値を発生する。 実施例 第１図は、オーディオのステレオ差信号の広帯域伸長
を実行するために、各チャネルのTVの音声テレビジョン
受像機において使われる回路を示し、本発明が有効に組
込まれている。同期AM復調器（図示せず）から得られ、
ディジタルのサンプル・データ形式であるものと仮定し
ているステレオの差（Ｌ−Ｒ）信号が入力端子10に供給
される。この信号は、乗算器22の被乗算入力および帯域
通過フィルタ12の入力端子に結合される。この帯域フィ
ルタ12は、大抵の番組素材（program material）中の主
エネルギー（すなわち、エネルギーの大部分を含んでい
る周波数）に対して平方自乗平均（以下、RMSとい
う。）検出器により検出されるエネルギーを制限するた
めに、35Hzと2.1kHzの上側および下側のオールオフ周波
数を有する。帯域フィルタ12からの信号は、平方回路1
4、平均化回路16および平方根18の縦続接続されたもの
を含んでいるRMS検出器13に結合される。帯域濾波済み
信号のRMS値は、RMS値を乗数入力として乗算器22に供給
するように条件づけるエンコーダ20に結合される。エン
コーダ20は、例えば、個々の乗算器22の設計に依存して
異なる機能を実行する。オーディオ信号が並列ビットの
ディジタル形式であって、乗算器22がシフトと加算形式
の乗算器であれば、エンコーダ20はRMS値を乗数信号に
対応する乗数シフト制御信号に変換する。また、オーデ
ィオ信号が直列ビットのディジタル形式であって、乗算
器22が直列−並列の乗算器ならば、エンコーダ20は直列
ビットのRMS乗数サンプルを並列ビットの乗数サンプル
に変換する直列−並列の変換器にすぎない。 平方回路14は、帯域フイルタ12から供給される信号を
平方するものであって、達域フイルタ12に結合される乗
数および被乗数の２つの入力端子を有する乗算器でよ
い。あるいは、供給される信号の平方を概算する回路で
あってもよい。 平均化回路16は、典型的には低域通過フイルタ16で構
成される。オー・エス・ティオー（OST）報告書No.60で
勧告されている重み付け期間は約35ミリセカンドであ
り、メモリ要素を最小限にするために巡回型フイルタで
構成される。平方根回路18は本発明の課題である。 第２図は、信号を表わす直列ビットの２進サンプルの
平方根を計算する装置の直列ビット形式の実施例であ
り、第４図に示す波形を参照しながら説明される。第２
図の装置は２の補数回路であるものと仮定する。従っ
て、サンプルの最上位ビットは符号すなわち極性ビット
である。第１図の伸長器において、平方根回路に供給さ
れるサンプルは、平方回路から導かれ、負の数の平方根
は無効であるから、すべて正であるものとする。しかし
ながら、平方根回路内においては負の値が発生されるこ
とがあり、従って、回路にあるサンプルの極性に関する
情報を得ることが必要である。 ここで、２の補数の直列ビット処理に関する幾つかの
特性を復習しておく。第一に、２の補数サンプルは、時
間軸上において最上位ビットが最初に生じ、最下位ビッ
トが最後に生じる。符号ビットは、正および負のサンプ
ルに対して、それぞれ論理“0"もしくは“1"である。第
二に、符号ビットを繰り返すことにより、所定ビット幅
が更に上位のビット位置まで伸長されるならば、伸長さ
れたサンプルの所定ビット幅の値は元のサンプルの値と
同じである。第三に、直列ビットのサンプルを時間軸上
においてｍサンプル・ビット期間だけ遅延させたり、前
進させたりすると、非遅延もしくは非前進サンプルに対
して、遅延もしくは前進サンプルを2mで乗算したり、除
算したりする効果がある。最後に、サンプル値が（Ａ＋
Ｂ）で表わされるように、ＮビットのサンプルはＬ個の
下位ビットから成る可変値Ｂと（Ｎ−Ｌ）個の上位ビッ
トから成る可変値Ａとに分割される。 第４図において、時間は左から右に経過する。CLOCK
で示される一番上の波形はシステムのクロックであり、
そのパルスはサンプル・ビットの発生に同期しており、
直列のサンプル・ビット周波数を決める。平方根を計算
する普通の方法は反復法であり、従って、個々のサンプ
ルに対して同じ演算のシーケンスである。CYCLE PULSE
（C.P.）で示される波形により反復が生じる周波数が決
まり、波形C.P.の各パルスについて１反復である。後に
説明するように、第１図の伸長器回路の場合、その構成
におけるサイクル周波数が直列のサンプル周波数と一致
するように、平方根装置は単一のサンプル当り１反復を
実行するだけでよい。 一般に、直列ビットを処理するハードウェアは、サン
プル・ビットに同期するクロック信号によりクロック制
御される。算術的関数が異なると、各関数を実行するた
めに異なるクロック・パルス数が必要である。通常、Ｎ
ビットの直列ビットで構成される２つのサンプルを加算
する直列ビットの加算器構成は、Ｎビット構成の２つの
サンプルの和の最大値が（Ｎ＋１）ビットのサンプルで
表わされるから、サンプル・ビットの周波数が少なくと
も（Ｎ＋１）のクロック・パルスによりクロック制御さ
れる。あるいは、Ｎビットの被乗数に（Ｎ−Ｌ）ビット
の乗数を掛ける乗算器回路は、この積の最大値が（2N−
Ｌ）ビットのサンプルであるから、乗算を実行するため
には少なくとも（2N−Ｌ）のクロック・パルスによりク
ロック制御されなければならない。第２図に示す例示シ
ステムの場合、各回路要素は２つのクロック信号の中の
１つによりクロック制御される。第４図において、CLOC
K Nで示される第１のクロックはCYCLE PULSE期間当り４
個のパルス・バーストを発生する信号である。CLOCK P
で示される第２のものは、CYCLE PULSE期間当りＰ個の
パルス・バーストを発生する。ここで、ＰはＮより大き
い。CLOCK Pの波形の下は、代表的なサンプルについて
のＬ個の下位ビットと（Ｎ−Ｌ）個の上位ビットについ
ての相対的な発生時間を表わす枠である。COUNTで示さ
れる波形は、各CYCLE期間中におけるＬ個の下位ビット
の発生と一致する時点における論理状態を示し、各サン
プルの上位ビットについては論理“0"である。一番式の
波形XNDは、各サイクル期間の開始部分については論理
“0"であり、Ｎ番目すなわち符号ビット期間中は論理
“1"に変わり、サイクル期間のほぼ残りの部分について
は論理“1"の状態のままである。信号XNDは符号ビット
の反復を実行するために発生される。 第２図において、制御要素70は、システムのCLOCKか
らCLOCK P、CLOCK N、CYCLE PULSE、COUNTおよびXNDを
発生する。ディジタル信号処理分野の当業者は、これら
の信号を容易に発生させることができるから、制御要素
70については詳細に説明しない。 第２図の回路は、破線で書いた構成要素を除けば、第
１図の伸長器に使われる平方根回路の一例となる。破線
で示す構成要素を追加すると、より一般的な応用例に使
われる装置となる。 破線で書かれた要素を含む次式の反復を実行する。 ここで、Ek+1はサンプルSRの平方根の現在の概算値で
あり、Ekは前の概算値である。また、Int（log
4（SR））はサンプルSRについて底を４とする対数の整
数部分である。減算器38から供給される値（SR−Ek 2）
は閾値検出器68に供給される。概算値がサンプルSRの実
際の平方根に十分近く、満足できるものであることを示
す所定値よりも（SR−Ek 2）の値が小さいときは、閾値
検出器68は２入力アンドゲート66の第１の入力端子に供
給される制御信号を発生する。信号CYCLE PULSは、反復
計算が最後のサンプルについて完了したことを示すため
にCYCLE PULSE信号と一致する出力パルスを発生するア
ンドゲート66の第２の入力端子に供給される。アンドゲ
ート66からの信号はマルチプレクサ32に供給され、新し
いサンプルが平方根を計算する回路に入力される。アン
ドゲート66からの信号は、反復処理を再び開始させるた
めに各種のレジスターの内容を零にリセットするための
回路中の各種のレジスターにも結合される。 第２図の回路の全体の動作は次のように続行する。サ
ンプルSRは入力端子からマルチプレクサ32を介してＮ段
のレジスター34に供給される。レジスター34の出力は遅
延補償用レジスター36を介して減算器38に供給され、ま
たマルチプレクサ32の第２の信号入力にも供給される。
サンプルSRは、各反復サイクル期間の間使用することが
できるようにマルチプレクサ32を介してレジスター34を
通って再循環される。 ＮビットのサンプルSRがレジスター34に入力され、レ
ジスター34において再循環される度に、Ｎ個のパルスの
クロック信号CLOCK Nによりクロック制御されてレジス
ター34に入れられる。CLOCK Nの一連のパルスの終りに
サンプル位置がレジスターにおいて定められ、最下位ビ
ットは出力段に入る。従って、サンプル最下位ビット
は、次に続くCLOCK Nの一連のパルスの間、CLOCK Nの最
初のパルスに一致してレジスター34から出るように条件
づけられ、クロック制御される。 通常、サンプルSRの平方根の前の概算値はレジスター
44に貯えられる。最初の反復の間、この値は零である。
しかしながら、非零の全ての概算値について、レジスタ
ー44中の前の概算値Ekは平方回路51で２乗される。概算
値EkはＮビットのサンプルである。減算器38において、
ＮビットのサンプルSRから平方サンプル（Ek 2）のＮ個
の上位ビットを引き算し、2Nビットの平方サンプルの精
度がサンプルSRの精度と同じであることが望ましい。 レジスター34および44が同時に（少なくとも各サイク
ルの最初について）クロック制御されるから、サンプル
Ek 2のＮ個の最上位ビットとサンプルSRとのビット整合
は、レジスター34と減算器38との間に遅延レジスター36
を挿入することにより実現される。減算器38に供給され
る2Nビットの平方サンプルEk 2のＮ個の下位ビットは切
捨てられる。 減算器38において、平方回路51からの平方概算値がサ
ンプルSRから引き算され、（SR−Ek 2）なる量が発生さ
れる。減算器38からの出力サンプルの可変の遅延レジス
ター40を介して加算器42に結合される。減算器38は１サ
ンプル・ビット期間の固有遅延を有するものとし、また
可変遅延レジスター40はVDMAXの遅延を与えるものとす
る。（SR−Ek 2）なる量の成分SRは、レジスター36でD1
なるサンプル・ビット期間、減算器38で１サンプル・ビ
ット期間、可変遅延レジスター40でVDMAXサンプル・ビ
ット期間、合計でD1＋VDMAX＋１なるサンプル・ビット
期間遅延して加算器42に達する。加算器42において、
（SR−Ek 2）の値の1/2はレジスター44からの前の概算値
Ekの値に加算される。従って、値Ekの最下位ビットが
（SR−Ek 2）の量の最下位ビットの後１サンプル・ビッ
ト期間加算器42に生じるように、レジスター44からのサ
ンプルEkは補償用遅延レジスター46を介して加算器42に
供給される。従って、レジスター46は、サンプルEkに対
してD1＋VDMAX＋２サンプル・ビットの遅延を与えるよ
うに設計され、その結果加算器42に供給されるサンプル
Ekと（SR−Ek 2）は1:1/2の比率である。 先に説明したように、加算器42は次の値に対応するサ
ンプルEk+1を発生する。 Ek+1＝Ek＋1/2（SR−Ek 2） （３） この式の反復は、サンプル値０＜SR２について、比較
的少ない反復でサンプルSRの平方根の値に収束する。し
かしながら、大きな値のSRについては、（３）式は更に
ゆっくり収束するか、もしくは全く収束しない。この欠
点は、負のベキ指数〔INT（log4（SR））＋１〕が累乗
された２を（SR−Ek 2）の量に掛けることにより解決さ
れる。 ベキ指数中の“1"の項は（３）式の因数1/2から生じ
る。このベキ指数は、整数１およびサンプルSRの対数の
整数部だけを加えたものであるから整数である。実際
（SR−Ek 2）の値は、２の逆数の倍数が掛けられ、これ
は概算値Ekのビット位置に対してサンプル量（SR−
Ek 2）のビット位置を時間軸上進めることにより行なわ
れる。 サンプル量（SR−Ek 2）と との乗算は、ラッチ64から発生される制御信号に応答し
て遅延段数を選択的に減少させる可変遅延レジスター40
で実行される。 可変遅延レジスター40への制御信号は次のようにして
発生される。２進数の底を２とする対数の整数部は、最
下位ビットから数えて論理“1"の状態を示す最上位ビッ
トのビット位置数より１小さい値に対応することが知ら
れている。例えば、数31（00011111）を表わす８ビット
のサンプルの２を底とする対数の整数部は、４（最上位
の１であるビット位置５より小さい値）である。従っ
て、サンプルSRの底を２とする対数の特性部すなわち整
数部を決定するためには、論理“1"の状態をとるサンプ
ルのビット位置を計数することだけが必要である。サン
プルSRの底を４とする対数の整数部は、サンプルの底を
２とする対数の整数部を２で割り算することにより決ま
る。 第２図において、サンプルSRは、論理“1"の状態にあ
る最上位のビット位置を決定するためにサンプルを検査
し、この値より１小さい値を表わす２進出力を発生する
構成表素58に供給される。要素58からの２進出力は要素
60において２で割り算され、サンプルSRについて底を４
とする対数の整数部を発生する。この値は、可変遅延レ
ジスター40が必要な遅延期間を選択するための制御信号
を発生するようにプログラムされているルックアップ・
テーブル（ROM）であるエンコーダ62に供給される。構
成要素60の２で割る機能をエンコーダ62中にプログラム
により組込むことのできるとは、ディジタル処理の技術
分野の当業者に明らかである。あるいは、２で割る機能
は収束時間を犠牲にして完全に省いてもよい。制御新極
は、すべてのサンプル・ビットが検査された後、信号XN
Dの制御の下にラッチ63に貯えられる。各サンプルから
の関係部分がレジスター40に供給されるとき、連続する
サイクル期間の全体について制御信号が可変遅延レジス
ター40で利用できるように、制御信号はCYCLE PULSE信
号の制御の下にラッチ64に転送される。 次に、平方回路51の詳細について説明する。前の概算
値の平方を十分な精度で計算する必要はない。従って、
Ekの平方を概算することにより、ある種のハードウェア
の節約を実現することができる。先に説明したように、
各概算サンプルEkは値（Ａ＋Ｂ）で表わすことができ
る。値（Ａ＋Ｂ）の正確な平方はA2＋2AB＋B2である。
正確な平方を計算するためには、Ｎ×Ｎビットの乗算器
が必要である。しかしながら、この平方の良い近似は、
B2に相当する量だけ誤差のある値A2＋2ABを計算するこ
とにより達成される。Ｎビットの数の平方は2Nビットの
数である。2Nビットの平方根をＮビットの数に打切る
と、この打切りにより失なわれる平方サンプルの部分は
B2の値にほぼ相当する。従って、この平方を値A2＋2AB
として概算することによって重大な誤差は生じず、この
場合、Ｎ×（Ｎ−Ｌ）ビットの乗算器で実現することが
できる。ここで、Ｌは値Ｂを表わすビット数である。 平方回路51は、レジスター44、並列ラッチ48、加算器
52、アンドゲート54およびテキサス州、ダラスのテキサ
ス インスツルメンツ（Texas Instruments）社から入
手可能な74LS384直列／並列乗算器でよい乗算器50を含
んでいる。この例では、（Ｎ＋８）ビットの平方概算値
を発生する８つの並列入力乗数ビットがある。 レジスター44は、それぞれ（Ｎ−Ｌ）ビットおよびＬ
ビットの２つの部分ＡおよびＢに分割される。サイクル
期間の始まりにおいて、セグメントＡはＮビットの概算
サンプルEk（Ｎ−Ｌ）個の上位ビットを含んでおり、セ
グメントＢはサンプルEkのＬ個の下位ビットを含んでい
る。値（Ａ＋Ｂ）を有するサンプルの値Ａを表わす（Ｎ
−Ｌ）個の上位ビットは、（Ｎ−Ｌ）個の上位ビットを
貯え、サイクル期間の間それらを直列／並列乗算器50の
並列入力結線に供給するラッチ48に並列の出力ポートを
介して結合される。次いで、値（Ａ＋Ｂ）に対応するＮ
ビットの全体のサンプルEkは、ビット毎にクロック制御
されて加算器52の第１の入力およびアンドゲート54の第
１の入力に順次供給される。アンドゲート54は、サンプ
ルのＬ個の下位ビットだけが加算器52の第２の入力に送
られるように信号COUNTにより作動される。直列／並列
乗算器50の直列入力に結合される加算器52は、値（Ａ＋
2B）に相当するサンプルをビット順次に出力する。乗算
器５は、並列および直列入力ポートにそれぞれ供給され
る値ＡおよびＡ＋2Bに応答してA2＋2ABに等しいEk 2の概
算値を発生する。 例示した実施例において、サンプルEkは12個の下位ビ
ットと８個の上位ビットに分割される。従って、積（A2
＋2AB）はＮ＋（Ｎ−Ｌ）すなわち28ビットである。こ
の積は、加算器52の１ビット遅延に因り、サイクルの最
初のクロック・パルスに対して１ビット期間遅延され
る。従って、積（A2＋2AB）の20個の上位ビットは９ビ
ット期間遅延されて減算器38に達する。従って、この例
では、補償用遅延レジスター36は９つのサンプルビット
期間の遅延を与える。 選択された個々の乗算器に依存して、全部の直列サン
プルがクロック制御されて乗算器に入力された後ある期
間（先の例では９つのサンプル・ビット期間）乗算器を
クロック制御し続ける必要がある。また、この期間の間
乗算されているサンプルの符号ビットを繰り返すことが
必要である。この繰り返しを実行するために、レジスタ
ー44は、その出力に結合されるラッチ44aを有するよう
に構成される。この場合、ラッチ44aは信号XNDにより制
御され、信号XNDが論理“0"の状態のときは、クロック
制御されたビットを変更せずにレジスター44を通過させ
る。しかしながら、信号XNDが論理“1"の状態（符号ビ
ットがレジスター44の直列出力にある場合）になると、
ラッチ44aは符号ビットを捕捉し、信号XNDが論理“1"の
状態をとる全期間について、その論理状態を出力し続け
て符号ビットを有効に繰り返す。ラッチ44aは、テキサ
ス インスツルメンツ社から入手可能なSN 74LS373と
明示された型式のものと同様のものでよい。 個々のサイクルの間、レジスターは概算値Ekビットを
乗算器50に順次供給し、概算値Ek+1のビットが順次入力
される。しかしながら、レジスター44が乗算器50に対し
て概算値Ekのクロック制御を開始するとき、例えば、レ
ジスター46および加算器52におけるEk+1の構成要素によ
り生じる遅延に因り、概算値Ek+1はレジスター44の入力
にまだ得られない。次に続くサイクルの始めに、概算値
Ek+1が正確にビット調整されて乗算器50に供給されるよ
うにレジスター44に入力されるためには、レジスター44
は、このレジスターの遅延段数により多いパルス数でク
ロック制御されなければならない。従って、レジスター
44はCLOCK Pでクロック制御される。第２図の例示的実
施例において、レジスター46における遅延は18クロック
・パルスであり、VDMAXについての遅延は２＋７であ
り、DIについての遅延は９である。さらに、加算器42が
もう１ビット期間の遅延を与える。従って、CLOCK Pは2
0＋18＋１すなわち一連の39クロック・パルスを発生し
なければならない。 CLOCK Pの最初の19パルスの間、情報がクロック制御
されてレジスター44に入力される。この情報は平方サン
プルEk 2の下位ビットに相当する。これらのビットはク
ロック制御されてレジスター44を通過し、その終端が失
われ、平方サンプルの打切りが実行される。（サンプル
のビットは、Ｎクロック・パルスの後、レジスター44の
出力をブロックするラッチ44aにより無くされる。） 第３図は、サンプルSRについて底を２とする対数を計
算する一回路例を示す。この回路は０と１の間の値をと
るサンプルについて動作する。従って、第１図のシステ
ムは、−１＜Ｓ＜＋１の値をとるサンプルＳが供給され
るものとする。この場合、サンプルＳは回路14で平方さ
れるから、平方根回路18に供給されるサンプルSRは０
SR＜１の値をとる。 １より小さい数について、２を底とする対数の特性部
は、論理“1"の状態を示す２進点の後の最初のビットの
ビット位置に対応する。この例における２進点は最上位
ビットとビットＮ−１との間に生じる。従って、対数の
特性部すなわち整数部は、最後に生じる論理“1"のビッ
トと２進点との間においてサンプルSR中の論理“0"の数
を計数することにより計算される。 第３図において、CLOCK Nでクロック制御される５ビ
ットのカウンタ80により計数が行なわれる。サンプルSR
は“D"型フリップフロップ82のデータ入力端子に結合さ
れる。フリップフロップ82の出力はカウンタ80のリセッ
ト制御端子に結合される。フリップフロップ82は反転回
路81から供給されるCLOCK Nの補数によりクロック制御
される。この構成において、カウンタ80は、フリップフ
ロップ82をセットし、その結果、カウンタ80を零にリセ
ットする論理“1"のビットがサンプルSR中に生じるま
で、CLOCK Nのパルスを計数する。従って、カウンタ80
は供給されるサンプル中に論理“1"のビットが生じる度
にリセットされる。一連のCLOCK Nのパルスの終りに、
カウンタ80は最上位の論理“1"のビットの後に生じるサ
ンプルSR中の零の数に等しい計数値を保持する。しかし
ながら、所望の値である計数値が２進点の後の最初の論
理“1"のビットの位置に実際上対応するように、カウン
タ80は符号ビットに対応する１つ余分の零を計数するこ
とに注目すべきである。 カウンタ80からの計数出力は、サンプルSRの対数の整
数部（底は２）に対応する並列ビットの差であり、２で
割る回路83に結合される。２で割る回路83は対数（底は
２）特性を対数（底が４）特性に変換するものであり、
簡単なハードワイヤードのビット・シフトにより実現さ
れる。２で割る回路83の出力は、サンプルSRの終りに制
御信号XNDにより特性部が入力される並列ビットのラッ
チ84に供給される。ラッチ84が特性部を貯える前に、計
数値がラッチ84に達するのに十分な時間を与えるため
に、信号XNDは遅延要素85により遅延される。ラッチ84
の出力は、例えば、エンコーダ62に結合される。 第１図の伸長器装置において、（Ｌ−Ｒ）のディジタ
ル・サンプルは約300kHzの数端数で生じるものと仮定し
ている。しかしながら、（Ｌ−Ｒ）のサンプルの情報帯
域幅は、通常、20kHzに制限される。平方回路14および
平均値回路16を通過した後、平方され、平均化されたサ
ンプルは1kHzより小さい帯域幅に更に制限される。その
結果、平方根回路18に供給されるサンプルは多くのサン
プル期間に亘って余り変化しない。この結果、第２図の
平方根回路のサイクルはPULSEのクロックをサンプル周
波数に設定することができ、連続する各サンプルSRの平
方根の計算を繰り返す必要がない。従って、第１図の装
置において第２図の平方根回路を組み込む場合、閾値検
出器68およびマルチプレクサ32を省くことができる。ゆ
っくりと変化する入力サンプルSRの反復は、サンプル情
報の帯域幅に比べて比較的速いサンプル周波数に因り本
来的に生じる。 再び第２図を参照すると、別の実施例が破線の矢印31
で示されている。この実施例では、加算器42からの概算
値終力OUT（Ek+1）は入力サンプルSRではなくて対数回
路58に結合される。必ずしも必要ではないけれども、も
う１つ別の変更が望ましい。それは２で割る回路60を省
くことである。この実施例において、各回路要素の動作
は先に説明したものと同じであるが、反復機能が変わ
る。 反復される式は次式で表わされる。 ディジタル信号処理の技術分野の同業者には、本発明
の範囲内で別の実施例を容易に考え出すことができるだ
ろう。例えば、並列ビットの平方根処理回路は、構成要
素42および38の代りに並列ビット加算器および減算器、
回路51の代りに並列ビット平方回路、可変遅延レジスタ
ー40の代りに並列ビットのビット・シフター、レジスタ
ーの代りにラッチを必要な箇所で使うことにより構成す
ることができる。 また、ある種の応用例の場合、加算器42の出力におけ
る負の合計の発生を検出することが望ましい。負の合計
の場合、出力値OUTは零にセットされ、レジスター44に
入力される値は1/2のような予め定められる値にセット
される。
演算数）の平方根を概算する平方根の概算装置に関す
る。 発明の背景 最近、大規模集積回路が発達したことにより、従来ア
ナログ回路で処理されていた種々の形式の信号を実時間
でディジタル処理することが現実的になってきた。例え
ば、西ドイツ、フライブルクのアイティーティー イン
ターメタル インダストリーズ（ITT INTERMETALL INDU
STRIES）は、テレビジョン受像機におけるベースバンド
のビデオ信号とオーディオ信号をディジタル的に処理す
る回路デイジット（DIGIT）2000シリーズを開発した。
ディジタル的信号処理に移行する原動力は、潜在的な経
費節約、通常のアナログ構成要素では効果的に実現する
ことのできない機能を持たられること、およびディジタ
ル回路が本来パラメーターの安定性を有していることな
どが挙げられる。 ディジタル処理は並列ビットのサンプルもしくは直列
ビットのサンプルのような形式のサンプルを使って実行
される。並列ビット処理もしくは直列ビット処理を選択
する場合、基本的な速度−複雑性の問題がある。一般
に、並列ビット回路は、広帯域の信号を処理する場合に
必要であるが比較的複雑である。直列ビット回路は、比
較的簡単であるが帯域幅の狭い信号に向けられる。ディ
ジタル処理技術の現在の状況としては、テレビジョン受
像機におけるビデオ信号を処理するためには並列ビット
の回路が必要であるが、オーディオ信号は直列ビット形
式で処理してもよい。説明の便宜上、ステレオの音声を
発生させることができるテレビジョン受像機のディジタ
ルのオーディオ処理の回路の一部に関連して本発明を説
明する。しかしながら、本発明はオーディオ処理に制限
されるものでないことを理解すべきである。 ステレオ音声のテレビジョン受像機において、放送音
声信号は（Ｌ＋Ｒ）もしくはモノラル信号と（Ｌ−Ｒ）
のステレオ成分信号とを含んでいる複合信号である。放
送（Ｌ−Ｒ）成分は、その信号対雑音比を高めるために
圧縮され、従って元の音声信号を忠実に再生するために
受信機において伸張されなければならない。 米国で現在用いられている方式は、放送テレビジョン
方式委員会（BTSC）の後援下にある電子工業連盟（EI
A）によって選択された。この方式の各種のパラメータ
ーは科学技術局（OST）により作成されたオー・エス・
ティー報告書（OST Bulletin）の第60号に載っている。
全体の方式説明は1984年11月発行、消費者用エレクトロ
ニクスに関するアイ・イー・イー・イー（IEEE）の会報
Vol.CE−30、No.4の第633頁〜第640頁に掲載されてい
る。レスリー・ビー・タイラー（Leslie B.Tyler）氏他
による“多チャンネルのテレビジョン音声のためのコン
パンディング方式”という題名の論文において行なわれ
ている。 BTSC方式によると、ステレオの音声差（Ｌ−Ｒ）信号
および副の音声信号についてコンパンディングが実行さ
れる。コンパンディングには、スペクトルの圧縮と伸長
および広帯域の振幅についての圧縮と伸長が含まれる。
信号の圧縮と伸長は相補的な作用である。圧縮は、信号
の平方自乗平均値を検出し、放送する前に平方自乗平均
値の関数として圧縮信号の周波数応答および振幅を制限
するプロセスにより実行される。一方、伸長は、受信し
た圧縮信号の平方自乗平均値を検出し、受信信号を元の
信号形に実質的に回復させるために、検出した平方自乗
平均値の関数として圧縮信号を強調し、増幅する処理を
含んでいる。 以上の説明から、受信機が平方自乗平均の検出器を含
んでいなければならないことは明らかである。サンプル
・データもしくはディジタル信号を処理する直接の平方
自乗平均の検出器は、圧縮信号を表わすサンプルを平方
し、平方サンプルを時間について平均し、平方値の平方
根を求める装置を含んでいる。 ディジタルの音声信号は、比較的広いビット幅を有す
るサンプルであって、ディジタル形式で表わされるのが
普通である。例えば、アナログの音声サンプルは14−16
ビットのサンプルにディジタル化される。このサンプル
を算術的に処理すると、各サンプルが所定過程を進むに
つれてサンプル当りのビット数が増加する傾向がある。
複合音声信号から（Ｌ−Ｒ）成分を分離し、分離された
（Ｌ−Ｒ）成分を復調する処理は、この信号成分のビッ
ト幅を、例えば、20ビットに拡大することがある。 通常、ディジタル信号の平方根を求めるために使われ
る２つの方法がある。第一の方法は、ルックアップ・テ
ーブルすなわちROMを用いるものであり、平方根を求め
ようとする値はアドレス符号語としてROMに供給され
る。このROMは、供給されるアドレス符号語の平方根を
各アドレス位置において出力するようにプログラムされ
ている。任意のｎビットの２進数（ｎは偶数）につい
て、平方根は、その数のビット数の1/2、すなわちn/2ビ
ットしか取り得ないことが知られている。20ビットのデ
ィジタルのオーディオ・サンプルの場合、平方根の関数
を発生するように構成されているROMは220×10すなわち
10.48メガビット程度のメモリ容量を有する。このよう
なROMの値段は、例えばテレビジョンのオーディオ・シ
ステムに使えないようなものである。 ディジタル信号の平方根を求める第二の方法は、ニュ
ートン（Newton）の方法として知られる反復法である。
この方法は次式を反復するものである。 ER+1＝ER−1/2（ER−SR/ER） （１） ここで、ER+1は、サンプルの値SRの平方根の現在の概算
値であり、ERは前の平方根の概算値である。 （１）式は括弧内の量が十分に小さな値に収束するま
で反復される。（１）式を処理する場合、サンプル値SR
を連続する概算値ERで割り算する必要がある。ディジタ
ル・サンプルの除算は比較的複雑な処理であって、それ
自体部分的に効率のよい信号処理ハードウェアに寄与す
るものではない。 本発明に従って、必要なハードウェアの量と複雑性を
最小にする費用効率のよい平方根の概算装置を説明す
る。BTSC方式の伸長器における実時間の直列ビットのデ
ィジタル・オーディオ信号の平方根を計算するのに特に
有利な回路についても説明する。 発明の概要 本発明による平方根の概算装置は、ディジタル・サン
プルの平方根についての連続する概算値を貯えるための
メモリ要素を含んでいる。平方回路は概算値を平方する
ためにメモリ要素に結合される。貯えられた概算値、各
貯えられた概算値の平方および平方根を求めようとして
いるディジタル・サンプルは合成手段に結合される。こ
の合成手段は、概算値および反対極性における概算値の
平方の値の1/2を有する第１の極性におけるディジタル
・サンプルの値の1/2を合成し、サンプルの平方根の更
に精確な概算値を発生する。 実施例 第１図は、オーディオのステレオ差信号の広帯域伸長
を実行するために、各チャネルのTVの音声テレビジョン
受像機において使われる回路を示し、本発明が有効に組
込まれている。同期AM復調器（図示せず）から得られ、
ディジタルのサンプル・データ形式であるものと仮定し
ているステレオの差（Ｌ−Ｒ）信号が入力端子10に供給
される。この信号は、乗算器22の被乗算入力および帯域
通過フィルタ12の入力端子に結合される。この帯域フィ
ルタ12は、大抵の番組素材（program material）中の主
エネルギー（すなわち、エネルギーの大部分を含んでい
る周波数）に対して平方自乗平均（以下、RMSとい
う。）検出器により検出されるエネルギーを制限するた
めに、35Hzと2.1kHzの上側および下側のオールオフ周波
数を有する。帯域フィルタ12からの信号は、平方回路1
4、平均化回路16および平方根18の縦続接続されたもの
を含んでいるRMS検出器13に結合される。帯域濾波済み
信号のRMS値は、RMS値を乗数入力として乗算器22に供給
するように条件づけるエンコーダ20に結合される。エン
コーダ20は、例えば、個々の乗算器22の設計に依存して
異なる機能を実行する。オーディオ信号が並列ビットの
ディジタル形式であって、乗算器22がシフトと加算形式
の乗算器であれば、エンコーダ20はRMS値を乗数信号に
対応する乗数シフト制御信号に変換する。また、オーデ
ィオ信号が直列ビットのディジタル形式であって、乗算
器22が直列−並列の乗算器ならば、エンコーダ20は直列
ビットのRMS乗数サンプルを並列ビットの乗数サンプル
に変換する直列−並列の変換器にすぎない。 平方回路14は、帯域フイルタ12から供給される信号を
平方するものであって、達域フイルタ12に結合される乗
数および被乗数の２つの入力端子を有する乗算器でよ
い。あるいは、供給される信号の平方を概算する回路で
あってもよい。 平均化回路16は、典型的には低域通過フイルタ16で構
成される。オー・エス・ティオー（OST）報告書No.60で
勧告されている重み付け期間は約35ミリセカンドであ
り、メモリ要素を最小限にするために巡回型フイルタで
構成される。平方根回路18は本発明の課題である。 第２図は、信号を表わす直列ビットの２進サンプルの
平方根を計算する装置の直列ビット形式の実施例であ
り、第４図に示す波形を参照しながら説明される。第２
図の装置は２の補数回路であるものと仮定する。従っ
て、サンプルの最上位ビットは符号すなわち極性ビット
である。第１図の伸長器において、平方根回路に供給さ
れるサンプルは、平方回路から導かれ、負の数の平方根
は無効であるから、すべて正であるものとする。しかし
ながら、平方根回路内においては負の値が発生されるこ
とがあり、従って、回路にあるサンプルの極性に関する
情報を得ることが必要である。 ここで、２の補数の直列ビット処理に関する幾つかの
特性を復習しておく。第一に、２の補数サンプルは、時
間軸上において最上位ビットが最初に生じ、最下位ビッ
トが最後に生じる。符号ビットは、正および負のサンプ
ルに対して、それぞれ論理“0"もしくは“1"である。第
二に、符号ビットを繰り返すことにより、所定ビット幅
が更に上位のビット位置まで伸長されるならば、伸長さ
れたサンプルの所定ビット幅の値は元のサンプルの値と
同じである。第三に、直列ビットのサンプルを時間軸上
においてｍサンプル・ビット期間だけ遅延させたり、前
進させたりすると、非遅延もしくは非前進サンプルに対
して、遅延もしくは前進サンプルを2mで乗算したり、除
算したりする効果がある。最後に、サンプル値が（Ａ＋
Ｂ）で表わされるように、ＮビットのサンプルはＬ個の
下位ビットから成る可変値Ｂと（Ｎ−Ｌ）個の上位ビッ
トから成る可変値Ａとに分割される。 第４図において、時間は左から右に経過する。CLOCK
で示される一番上の波形はシステムのクロックであり、
そのパルスはサンプル・ビットの発生に同期しており、
直列のサンプル・ビット周波数を決める。平方根を計算
する普通の方法は反復法であり、従って、個々のサンプ
ルに対して同じ演算のシーケンスである。CYCLE PULSE
（C.P.）で示される波形により反復が生じる周波数が決
まり、波形C.P.の各パルスについて１反復である。後に
説明するように、第１図の伸長器回路の場合、その構成
におけるサイクル周波数が直列のサンプル周波数と一致
するように、平方根装置は単一のサンプル当り１反復を
実行するだけでよい。 一般に、直列ビットを処理するハードウェアは、サン
プル・ビットに同期するクロック信号によりクロック制
御される。算術的関数が異なると、各関数を実行するた
めに異なるクロック・パルス数が必要である。通常、Ｎ
ビットの直列ビットで構成される２つのサンプルを加算
する直列ビットの加算器構成は、Ｎビット構成の２つの
サンプルの和の最大値が（Ｎ＋１）ビットのサンプルで
表わされるから、サンプル・ビットの周波数が少なくと
も（Ｎ＋１）のクロック・パルスによりクロック制御さ
れる。あるいは、Ｎビットの被乗数に（Ｎ−Ｌ）ビット
の乗数を掛ける乗算器回路は、この積の最大値が（2N−
Ｌ）ビットのサンプルであるから、乗算を実行するため
には少なくとも（2N−Ｌ）のクロック・パルスによりク
ロック制御されなければならない。第２図に示す例示シ
ステムの場合、各回路要素は２つのクロック信号の中の
１つによりクロック制御される。第４図において、CLOC
K Nで示される第１のクロックはCYCLE PULSE期間当り４
個のパルス・バーストを発生する信号である。CLOCK P
で示される第２のものは、CYCLE PULSE期間当りＰ個の
パルス・バーストを発生する。ここで、ＰはＮより大き
い。CLOCK Pの波形の下は、代表的なサンプルについて
のＬ個の下位ビットと（Ｎ−Ｌ）個の上位ビットについ
ての相対的な発生時間を表わす枠である。COUNTで示さ
れる波形は、各CYCLE期間中におけるＬ個の下位ビット
の発生と一致する時点における論理状態を示し、各サン
プルの上位ビットについては論理“0"である。一番式の
波形XNDは、各サイクル期間の開始部分については論理
“0"であり、Ｎ番目すなわち符号ビット期間中は論理
“1"に変わり、サイクル期間のほぼ残りの部分について
は論理“1"の状態のままである。信号XNDは符号ビット
の反復を実行するために発生される。 第２図において、制御要素70は、システムのCLOCKか
らCLOCK P、CLOCK N、CYCLE PULSE、COUNTおよびXNDを
発生する。ディジタル信号処理分野の当業者は、これら
の信号を容易に発生させることができるから、制御要素
70については詳細に説明しない。 第２図の回路は、破線で書いた構成要素を除けば、第
１図の伸長器に使われる平方根回路の一例となる。破線
で示す構成要素を追加すると、より一般的な応用例に使
われる装置となる。 破線で書かれた要素を含む次式の反復を実行する。 ここで、Ek+1はサンプルSRの平方根の現在の概算値で
あり、Ekは前の概算値である。また、Int（log
4（SR））はサンプルSRについて底を４とする対数の整
数部分である。減算器38から供給される値（SR−Ek 2）
は閾値検出器68に供給される。概算値がサンプルSRの実
際の平方根に十分近く、満足できるものであることを示
す所定値よりも（SR−Ek 2）の値が小さいときは、閾値
検出器68は２入力アンドゲート66の第１の入力端子に供
給される制御信号を発生する。信号CYCLE PULSは、反復
計算が最後のサンプルについて完了したことを示すため
にCYCLE PULSE信号と一致する出力パルスを発生するア
ンドゲート66の第２の入力端子に供給される。アンドゲ
ート66からの信号はマルチプレクサ32に供給され、新し
いサンプルが平方根を計算する回路に入力される。アン
ドゲート66からの信号は、反復処理を再び開始させるた
めに各種のレジスターの内容を零にリセットするための
回路中の各種のレジスターにも結合される。 第２図の回路の全体の動作は次のように続行する。サ
ンプルSRは入力端子からマルチプレクサ32を介してＮ段
のレジスター34に供給される。レジスター34の出力は遅
延補償用レジスター36を介して減算器38に供給され、ま
たマルチプレクサ32の第２の信号入力にも供給される。
サンプルSRは、各反復サイクル期間の間使用することが
できるようにマルチプレクサ32を介してレジスター34を
通って再循環される。 ＮビットのサンプルSRがレジスター34に入力され、レ
ジスター34において再循環される度に、Ｎ個のパルスの
クロック信号CLOCK Nによりクロック制御されてレジス
ター34に入れられる。CLOCK Nの一連のパルスの終りに
サンプル位置がレジスターにおいて定められ、最下位ビ
ットは出力段に入る。従って、サンプル最下位ビット
は、次に続くCLOCK Nの一連のパルスの間、CLOCK Nの最
初のパルスに一致してレジスター34から出るように条件
づけられ、クロック制御される。 通常、サンプルSRの平方根の前の概算値はレジスター
44に貯えられる。最初の反復の間、この値は零である。
しかしながら、非零の全ての概算値について、レジスタ
ー44中の前の概算値Ekは平方回路51で２乗される。概算
値EkはＮビットのサンプルである。減算器38において、
ＮビットのサンプルSRから平方サンプル（Ek 2）のＮ個
の上位ビットを引き算し、2Nビットの平方サンプルの精
度がサンプルSRの精度と同じであることが望ましい。 レジスター34および44が同時に（少なくとも各サイク
ルの最初について）クロック制御されるから、サンプル
Ek 2のＮ個の最上位ビットとサンプルSRとのビット整合
は、レジスター34と減算器38との間に遅延レジスター36
を挿入することにより実現される。減算器38に供給され
る2Nビットの平方サンプルEk 2のＮ個の下位ビットは切
捨てられる。 減算器38において、平方回路51からの平方概算値がサ
ンプルSRから引き算され、（SR−Ek 2）なる量が発生さ
れる。減算器38からの出力サンプルの可変の遅延レジス
ター40を介して加算器42に結合される。減算器38は１サ
ンプル・ビット期間の固有遅延を有するものとし、また
可変遅延レジスター40はVDMAXの遅延を与えるものとす
る。（SR−Ek 2）なる量の成分SRは、レジスター36でD1
なるサンプル・ビット期間、減算器38で１サンプル・ビ
ット期間、可変遅延レジスター40でVDMAXサンプル・ビ
ット期間、合計でD1＋VDMAX＋１なるサンプル・ビット
期間遅延して加算器42に達する。加算器42において、
（SR−Ek 2）の値の1/2はレジスター44からの前の概算値
Ekの値に加算される。従って、値Ekの最下位ビットが
（SR−Ek 2）の量の最下位ビットの後１サンプル・ビッ
ト期間加算器42に生じるように、レジスター44からのサ
ンプルEkは補償用遅延レジスター46を介して加算器42に
供給される。従って、レジスター46は、サンプルEkに対
してD1＋VDMAX＋２サンプル・ビットの遅延を与えるよ
うに設計され、その結果加算器42に供給されるサンプル
Ekと（SR−Ek 2）は1:1/2の比率である。 先に説明したように、加算器42は次の値に対応するサ
ンプルEk+1を発生する。 Ek+1＝Ek＋1/2（SR−Ek 2） （３） この式の反復は、サンプル値０＜SR２について、比較
的少ない反復でサンプルSRの平方根の値に収束する。し
かしながら、大きな値のSRについては、（３）式は更に
ゆっくり収束するか、もしくは全く収束しない。この欠
点は、負のベキ指数〔INT（log4（SR））＋１〕が累乗
された２を（SR−Ek 2）の量に掛けることにより解決さ
れる。 ベキ指数中の“1"の項は（３）式の因数1/2から生じ
る。このベキ指数は、整数１およびサンプルSRの対数の
整数部だけを加えたものであるから整数である。実際
（SR−Ek 2）の値は、２の逆数の倍数が掛けられ、これ
は概算値Ekのビット位置に対してサンプル量（SR−
Ek 2）のビット位置を時間軸上進めることにより行なわ
れる。 サンプル量（SR−Ek 2）と との乗算は、ラッチ64から発生される制御信号に応答し
て遅延段数を選択的に減少させる可変遅延レジスター40
で実行される。 可変遅延レジスター40への制御信号は次のようにして
発生される。２進数の底を２とする対数の整数部は、最
下位ビットから数えて論理“1"の状態を示す最上位ビッ
トのビット位置数より１小さい値に対応することが知ら
れている。例えば、数31（00011111）を表わす８ビット
のサンプルの２を底とする対数の整数部は、４（最上位
の１であるビット位置５より小さい値）である。従っ
て、サンプルSRの底を２とする対数の特性部すなわち整
数部を決定するためには、論理“1"の状態をとるサンプ
ルのビット位置を計数することだけが必要である。サン
プルSRの底を４とする対数の整数部は、サンプルの底を
２とする対数の整数部を２で割り算することにより決ま
る。 第２図において、サンプルSRは、論理“1"の状態にあ
る最上位のビット位置を決定するためにサンプルを検査
し、この値より１小さい値を表わす２進出力を発生する
構成表素58に供給される。要素58からの２進出力は要素
60において２で割り算され、サンプルSRについて底を４
とする対数の整数部を発生する。この値は、可変遅延レ
ジスター40が必要な遅延期間を選択するための制御信号
を発生するようにプログラムされているルックアップ・
テーブル（ROM）であるエンコーダ62に供給される。構
成要素60の２で割る機能をエンコーダ62中にプログラム
により組込むことのできるとは、ディジタル処理の技術
分野の当業者に明らかである。あるいは、２で割る機能
は収束時間を犠牲にして完全に省いてもよい。制御新極
は、すべてのサンプル・ビットが検査された後、信号XN
Dの制御の下にラッチ63に貯えられる。各サンプルから
の関係部分がレジスター40に供給されるとき、連続する
サイクル期間の全体について制御信号が可変遅延レジス
ター40で利用できるように、制御信号はCYCLE PULSE信
号の制御の下にラッチ64に転送される。 次に、平方回路51の詳細について説明する。前の概算
値の平方を十分な精度で計算する必要はない。従って、
Ekの平方を概算することにより、ある種のハードウェア
の節約を実現することができる。先に説明したように、
各概算サンプルEkは値（Ａ＋Ｂ）で表わすことができ
る。値（Ａ＋Ｂ）の正確な平方はA2＋2AB＋B2である。
正確な平方を計算するためには、Ｎ×Ｎビットの乗算器
が必要である。しかしながら、この平方の良い近似は、
B2に相当する量だけ誤差のある値A2＋2ABを計算するこ
とにより達成される。Ｎビットの数の平方は2Nビットの
数である。2Nビットの平方根をＮビットの数に打切る
と、この打切りにより失なわれる平方サンプルの部分は
B2の値にほぼ相当する。従って、この平方を値A2＋2AB
として概算することによって重大な誤差は生じず、この
場合、Ｎ×（Ｎ−Ｌ）ビットの乗算器で実現することが
できる。ここで、Ｌは値Ｂを表わすビット数である。 平方回路51は、レジスター44、並列ラッチ48、加算器
52、アンドゲート54およびテキサス州、ダラスのテキサ
ス インスツルメンツ（Texas Instruments）社から入
手可能な74LS384直列／並列乗算器でよい乗算器50を含
んでいる。この例では、（Ｎ＋８）ビットの平方概算値
を発生する８つの並列入力乗数ビットがある。 レジスター44は、それぞれ（Ｎ−Ｌ）ビットおよびＬ
ビットの２つの部分ＡおよびＢに分割される。サイクル
期間の始まりにおいて、セグメントＡはＮビットの概算
サンプルEk（Ｎ−Ｌ）個の上位ビットを含んでおり、セ
グメントＢはサンプルEkのＬ個の下位ビットを含んでい
る。値（Ａ＋Ｂ）を有するサンプルの値Ａを表わす（Ｎ
−Ｌ）個の上位ビットは、（Ｎ−Ｌ）個の上位ビットを
貯え、サイクル期間の間それらを直列／並列乗算器50の
並列入力結線に供給するラッチ48に並列の出力ポートを
介して結合される。次いで、値（Ａ＋Ｂ）に対応するＮ
ビットの全体のサンプルEkは、ビット毎にクロック制御
されて加算器52の第１の入力およびアンドゲート54の第
１の入力に順次供給される。アンドゲート54は、サンプ
ルのＬ個の下位ビットだけが加算器52の第２の入力に送
られるように信号COUNTにより作動される。直列／並列
乗算器50の直列入力に結合される加算器52は、値（Ａ＋
2B）に相当するサンプルをビット順次に出力する。乗算
器５は、並列および直列入力ポートにそれぞれ供給され
る値ＡおよびＡ＋2Bに応答してA2＋2ABに等しいEk 2の概
算値を発生する。 例示した実施例において、サンプルEkは12個の下位ビ
ットと８個の上位ビットに分割される。従って、積（A2
＋2AB）はＮ＋（Ｎ−Ｌ）すなわち28ビットである。こ
の積は、加算器52の１ビット遅延に因り、サイクルの最
初のクロック・パルスに対して１ビット期間遅延され
る。従って、積（A2＋2AB）の20個の上位ビットは９ビ
ット期間遅延されて減算器38に達する。従って、この例
では、補償用遅延レジスター36は９つのサンプルビット
期間の遅延を与える。 選択された個々の乗算器に依存して、全部の直列サン
プルがクロック制御されて乗算器に入力された後ある期
間（先の例では９つのサンプル・ビット期間）乗算器を
クロック制御し続ける必要がある。また、この期間の間
乗算されているサンプルの符号ビットを繰り返すことが
必要である。この繰り返しを実行するために、レジスタ
ー44は、その出力に結合されるラッチ44aを有するよう
に構成される。この場合、ラッチ44aは信号XNDにより制
御され、信号XNDが論理“0"の状態のときは、クロック
制御されたビットを変更せずにレジスター44を通過させ
る。しかしながら、信号XNDが論理“1"の状態（符号ビ
ットがレジスター44の直列出力にある場合）になると、
ラッチ44aは符号ビットを捕捉し、信号XNDが論理“1"の
状態をとる全期間について、その論理状態を出力し続け
て符号ビットを有効に繰り返す。ラッチ44aは、テキサ
ス インスツルメンツ社から入手可能なSN 74LS373と
明示された型式のものと同様のものでよい。 個々のサイクルの間、レジスターは概算値Ekビットを
乗算器50に順次供給し、概算値Ek+1のビットが順次入力
される。しかしながら、レジスター44が乗算器50に対し
て概算値Ekのクロック制御を開始するとき、例えば、レ
ジスター46および加算器52におけるEk+1の構成要素によ
り生じる遅延に因り、概算値Ek+1はレジスター44の入力
にまだ得られない。次に続くサイクルの始めに、概算値
Ek+1が正確にビット調整されて乗算器50に供給されるよ
うにレジスター44に入力されるためには、レジスター44
は、このレジスターの遅延段数により多いパルス数でク
ロック制御されなければならない。従って、レジスター
44はCLOCK Pでクロック制御される。第２図の例示的実
施例において、レジスター46における遅延は18クロック
・パルスであり、VDMAXについての遅延は２＋７であ
り、DIについての遅延は９である。さらに、加算器42が
もう１ビット期間の遅延を与える。従って、CLOCK Pは2
0＋18＋１すなわち一連の39クロック・パルスを発生し
なければならない。 CLOCK Pの最初の19パルスの間、情報がクロック制御
されてレジスター44に入力される。この情報は平方サン
プルEk 2の下位ビットに相当する。これらのビットはク
ロック制御されてレジスター44を通過し、その終端が失
われ、平方サンプルの打切りが実行される。（サンプル
のビットは、Ｎクロック・パルスの後、レジスター44の
出力をブロックするラッチ44aにより無くされる。） 第３図は、サンプルSRについて底を２とする対数を計
算する一回路例を示す。この回路は０と１の間の値をと
るサンプルについて動作する。従って、第１図のシステ
ムは、−１＜Ｓ＜＋１の値をとるサンプルＳが供給され
るものとする。この場合、サンプルＳは回路14で平方さ
れるから、平方根回路18に供給されるサンプルSRは０
SR＜１の値をとる。 １より小さい数について、２を底とする対数の特性部
は、論理“1"の状態を示す２進点の後の最初のビットの
ビット位置に対応する。この例における２進点は最上位
ビットとビットＮ−１との間に生じる。従って、対数の
特性部すなわち整数部は、最後に生じる論理“1"のビッ
トと２進点との間においてサンプルSR中の論理“0"の数
を計数することにより計算される。 第３図において、CLOCK Nでクロック制御される５ビ
ットのカウンタ80により計数が行なわれる。サンプルSR
は“D"型フリップフロップ82のデータ入力端子に結合さ
れる。フリップフロップ82の出力はカウンタ80のリセッ
ト制御端子に結合される。フリップフロップ82は反転回
路81から供給されるCLOCK Nの補数によりクロック制御
される。この構成において、カウンタ80は、フリップフ
ロップ82をセットし、その結果、カウンタ80を零にリセ
ットする論理“1"のビットがサンプルSR中に生じるま
で、CLOCK Nのパルスを計数する。従って、カウンタ80
は供給されるサンプル中に論理“1"のビットが生じる度
にリセットされる。一連のCLOCK Nのパルスの終りに、
カウンタ80は最上位の論理“1"のビットの後に生じるサ
ンプルSR中の零の数に等しい計数値を保持する。しかし
ながら、所望の値である計数値が２進点の後の最初の論
理“1"のビットの位置に実際上対応するように、カウン
タ80は符号ビットに対応する１つ余分の零を計数するこ
とに注目すべきである。 カウンタ80からの計数出力は、サンプルSRの対数の整
数部（底は２）に対応する並列ビットの差であり、２で
割る回路83に結合される。２で割る回路83は対数（底は
２）特性を対数（底が４）特性に変換するものであり、
簡単なハードワイヤードのビット・シフトにより実現さ
れる。２で割る回路83の出力は、サンプルSRの終りに制
御信号XNDにより特性部が入力される並列ビットのラッ
チ84に供給される。ラッチ84が特性部を貯える前に、計
数値がラッチ84に達するのに十分な時間を与えるため
に、信号XNDは遅延要素85により遅延される。ラッチ84
の出力は、例えば、エンコーダ62に結合される。 第１図の伸長器装置において、（Ｌ−Ｒ）のディジタ
ル・サンプルは約300kHzの数端数で生じるものと仮定し
ている。しかしながら、（Ｌ−Ｒ）のサンプルの情報帯
域幅は、通常、20kHzに制限される。平方回路14および
平均値回路16を通過した後、平方され、平均化されたサ
ンプルは1kHzより小さい帯域幅に更に制限される。その
結果、平方根回路18に供給されるサンプルは多くのサン
プル期間に亘って余り変化しない。この結果、第２図の
平方根回路のサイクルはPULSEのクロックをサンプル周
波数に設定することができ、連続する各サンプルSRの平
方根の計算を繰り返す必要がない。従って、第１図の装
置において第２図の平方根回路を組み込む場合、閾値検
出器68およびマルチプレクサ32を省くことができる。ゆ
っくりと変化する入力サンプルSRの反復は、サンプル情
報の帯域幅に比べて比較的速いサンプル周波数に因り本
来的に生じる。 再び第２図を参照すると、別の実施例が破線の矢印31
で示されている。この実施例では、加算器42からの概算
値終力OUT（Ek+1）は入力サンプルSRではなくて対数回
路58に結合される。必ずしも必要ではないけれども、も
う１つ別の変更が望ましい。それは２で割る回路60を省
くことである。この実施例において、各回路要素の動作
は先に説明したものと同じであるが、反復機能が変わ
る。 反復される式は次式で表わされる。 ディジタル信号処理の技術分野の同業者には、本発明
の範囲内で別の実施例を容易に考え出すことができるだ
ろう。例えば、並列ビットの平方根処理回路は、構成要
素42および38の代りに並列ビット加算器および減算器、
回路51の代りに並列ビット平方回路、可変遅延レジスタ
ー40の代りに並列ビットのビット・シフター、レジスタ
ーの代りにラッチを必要な箇所で使うことにより構成す
ることができる。 また、ある種の応用例の場合、加算器42の出力におけ
る負の合計の発生を検出することが望ましい。負の合計
の場合、出力値OUTは零にセットされ、レジスター44に
入力される値は1/2のような予め定められる値にセット
される。
【図面の簡単な説明】
第１図は、本発明が使われる多チャネル音声のテレビジ
ョン受像機において圧縮されたオーディオ信号成分を伸
長する回路のブロック図である。 第２図は、本発明を具体化する直列ビットの２進サンプ
ルの平方根を概算する装置のブロック図である。 第３図は、第２図の装置に使われる直列ビットの２進サ
ンプルの対数の特性部を計算する装置のブロック図であ
る。 第４図は、第２図の装置を説明するのに有用なクロック
信号および制御信号の波形図である。 30……入力、36……D1段レジスター、38……減算器、42
……加算器、44……レジスター、48……並列ラッチ、50
……乗算器、52……加算器。
ョン受像機において圧縮されたオーディオ信号成分を伸
長する回路のブロック図である。 第２図は、本発明を具体化する直列ビットの２進サンプ
ルの平方根を概算する装置のブロック図である。 第３図は、第２図の装置に使われる直列ビットの２進サ
ンプルの対数の特性部を計算する装置のブロック図であ
る。 第４図は、第２図の装置を説明するのに有用なクロック
信号および制御信号の波形図である。 30……入力、36……D1段レジスター、38……減算器、42
……加算器、44……レジスター、48……並列ラッチ、50
……乗算器、52……加算器。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.6，ＤＢ名)
G06F 7/544 - 7/72
Claims (1)
- (57)【特許請求の範囲】 １．反復法により２進の被演算数の平方根（SR）を概算
する平方根の概算装置であって、 被演算数（EK）を概算された平方根の形で貯える記憶手
段と、 前記記憶手段の出力端子に結合される第１の入力端子、
および前記記憶手段の入力端子に結合される出力端子を
有する被演算数合成手段と、 前記記憶手段の出力端子に結合され、被演算数（EK）の
平方に相当する値を有する被演算数（EK 2）を発生する
平方手段と、 第１の入力端子および第２の入力端子が、それぞれ前記
平方手段の出力端子および前記概算装置の入力端子に結
合され、前記第２の入力端子における被演算数（SR）か
ら前記第１の入力端子における被演算数（EK 2）を差し
引いて差の被演算数（SR−EK 2）を発生する差の被演算
数計算手段と、 供給される前記差の被演算数（SR−EK 2）をスケーリン
グするスケーリング手段であって、前記差の被演算数計
算手段の出力端子に結合される入力を有し、且つ前記被
演算数合成手段の第２の入力端子に結合される出力を有
する前記スケーリング手段とを含み、前記合成手段が被
演算数（EK）と各々の差の被演算数（SR−EK 2）を合成
して反復性の近似値を生じる、前記平方根の概算装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/863,431 US4757467A (en) | 1986-05-15 | 1986-05-15 | Apparatus for estimating the square root of digital samples |
| US863431 | 1986-05-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62274336A JPS62274336A (ja) | 1987-11-28 |
| JP2762080B2 true JP2762080B2 (ja) | 1998-06-04 |
Family
ID=25341075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62116052A Expired - Lifetime JP2762080B2 (ja) | 1986-05-15 | 1987-05-14 | 平方根の概算装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4757467A (ja) |
| JP (1) | JP2762080B2 (ja) |
| KR (1) | KR950015183B1 (ja) |
| DE (1) | DE3716197C2 (ja) |
| FR (1) | FR2598833B1 (ja) |
| GB (1) | GB2190522B (ja) |
| SG (1) | SG28993G (ja) |
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| US5060182A (en) * | 1989-09-05 | 1991-10-22 | Cyrix Corporation | Method and apparatus for performing the square root function using a rectangular aspect ratio multiplier |
| US5159566A (en) * | 1989-09-05 | 1992-10-27 | Cyrix Corporation | Method and apparatus for performing the square root function using a rectangular aspect ratio multiplier |
| US5268857A (en) * | 1992-01-08 | 1993-12-07 | Ncr Corporation | Device and method for approximating the square root of a number |
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| JP2000260137A (ja) * | 1999-03-11 | 2000-09-22 | Fujitsu Ltd | 記憶装置 |
| US6999986B2 (en) * | 2002-06-24 | 2006-02-14 | Oren Semiconductor Ltd. | Calculating circuit and method for computing an N-th root and a reciprocal of a number |
| FR2861931B1 (fr) * | 2003-10-30 | 2006-03-03 | St Microelectronics Sa | Demodulateur numerique a faible frequence d'echantillonnage |
| EP1975778A1 (en) * | 2007-03-31 | 2008-10-01 | Sony Deutschland Gmbh | Method and digital logic circuit for determining a signal of output samples and corresponding computer program code |
| US11769935B1 (en) * | 2022-10-12 | 2023-09-26 | Lunar Energy, Inc. | Wiring harness for energy storage system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4298951A (en) * | 1979-11-30 | 1981-11-03 | Bunker Ramo Corporation | Nth Root processing apparatus |
| US4477879A (en) * | 1981-12-28 | 1984-10-16 | Sperry Corporation | Floating point processor architecture which performs square root by hardware |
| US4503549A (en) * | 1982-07-16 | 1985-03-05 | The Babcock & Wilcox Company | Interpolating function generator for transmitter square root extraction |
| JPS6120134A (ja) * | 1984-06-29 | 1986-01-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 平方根計算装置 |
| US4700319A (en) * | 1985-06-06 | 1987-10-13 | The United States Of America As Represented By The Secretary Of The Air Force | Arithmetic pipeline for image processing |
-
1986
- 1986-05-15 US US06/863,431 patent/US4757467A/en not_active Expired - Fee Related
-
1987
- 1987-05-14 DE DE3716197A patent/DE3716197C2/de not_active Expired - Fee Related
- 1987-05-14 JP JP62116052A patent/JP2762080B2/ja not_active Expired - Lifetime
- 1987-05-14 GB GB8711371A patent/GB2190522B/en not_active Expired - Fee Related
- 1987-05-14 FR FR8706794A patent/FR2598833B1/fr not_active Expired - Fee Related
- 1987-05-14 KR KR1019870004726A patent/KR950015183B1/ko not_active IP Right Cessation
-
1993
- 1993-03-18 SG SG289/93A patent/SG28993G/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| DE3716197A1 (de) | 1987-11-19 |
| FR2598833B1 (fr) | 1993-12-17 |
| GB2190522B (en) | 1990-04-25 |
| SG28993G (en) | 1993-05-21 |
| DE3716197C2 (de) | 1996-12-12 |
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| JPS62274336A (ja) | 1987-11-28 |
| GB2190522A (en) | 1987-11-18 |
| GB8711371D0 (en) | 1987-06-17 |
| US4757467A (en) | 1988-07-12 |
| KR950015183B1 (ko) | 1995-12-23 |
| FR2598833A1 (fr) | 1987-11-20 |
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