KR0176205B1 - 고역통과 iir 필터의 설계방법 및 이에 적합한 고역통과 iir 필터 - Google Patents

고역통과 iir 필터의 설계방법 및 이에 적합한 고역통과 iir 필터 Download PDF

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Abstract

본 발명은 고역통과 IIR 필터의 설계방법 및 이에 적합한 고역통과 IIR 필터를 개시한다. 본 발명의 장치는 디지탈신호 x(n)를 입력받아 소정시간 지연시키는 지연기(21)와, 지연기(21)의 출력을 MSB 측으로 1비트 시프트하는 시프터(22)와, 지연기(21)의 출력을 소정시간 지연시키는 지연기(23)와, 디지탈신호 y(n)을 입력받아 소정시간 지연시키는 지연기(24)와, 지연기(24)의 출력을 MSB 측으로 2비트 시프트하는 시프터(25)와, 지연기(24)의 출력을 소정시간 지연시키는 지연기(26)와, 지연기(23)의 출력과 시프터(25)의 출력을 가산하는 가산기(100)와, 가산기(100)의 출력에서 시프터(22)의 출력을 감산하는 감산기(200)와, 디지탈신호 x(n)와 감산기(200)의 출력을 가산하는 가산기(300)와, 가산기(300)의 출력과 계수 c를 승산하는 승산기(A)와, 지연기(24)의 출력과 지연기(26)의 출력을 가산하는 가산기(400)와, 가산기(400)의 출력과 계수 2t를 승산하는 승산기(B)와, 승산기(A)의 출력에서 승산기(B)의 출력을 감산하는 감산기(500)와, 감산기(500)의 출력과 지연기(26)의 출력을 가산하는 가산기(600)로 구성된다. 여기서,,WD는 임계주파수, Τ는 샘플링시간이다. 따라서, 본 발명은 승산기의 갯수가 감소함으로 인하여 하드웨어의 크기가 작아지는 이점이 있다.

Description

[발명의 명칭]
고역통과 IIR 필터의 설계방법 및 이에 적합한 고역통과 IIR 필터
[발명의 간단한 설명]
제1도는 종래의 고역통과 IIR 필터의 구성을 보인 도면.
제2도는 본 발명에 의한 고역통과 IIR 필터의 구성을 보인 도면.
[도면의 상세한 설명]
본 발명은 고역통과 IIR 필터의 설계방법 및 이에 적합한 고역통과 IIR 필터에 관한 것으로서 특히, 버터워스형 고역통과 IIR 필터의 바이리니어 변환에 의한 계산수식을 최적화하여 하드웨어의 크기를 줄이는 고역통과 IIR 필터의 설계방법 및 이에 적합한 고역통과 IIR 필터에 관한 것이다.
무한 임펄스 응답 필터(이하, IIR 필터라 칭함)는 하드웨어의 크기가 작으면서도 주파수 응답이 우수하기 때문에 디지탈 신호처리분야에서 자주 이용된다. IIR 필터의 종류에는 버터워스형과 체비셰프형과 연립형이 있는데, 이중에서도 버터워스형은 주파수 통과대역과 주파수 저지대역의 주파수 응답이 평탄한 특성을 갖는다.
일반적으로 고차의 버터워스형 고역통과 IIR 필터를 설계할 경우 하드웨어의 구조가 복잡하게 되므로, 1차의 버터워스형 고역통과 IIR 필터와 2차의 버터워스형 고역통과 IIR 필터를 직렬형태로 접속하여 하드웨어의 구조를 간단히 한다. 즉, 모든 고차의 버터워스형 고역통과 IIR 필터는 1차와 2차의 버터워스형 고역통과 IIR 필터의 조합으로 구현할 수 있다. 2차의 버터워스형 고역통과 IIR 필터를 구현하기 위한 아날로그 영역의 시스템 전달함수는 다음과 같다.
상기 H(S)는 아날로그 영역에서의 시스템 전달함수이므로 바이리니어 변환(BLT)을 사용하여 디지탈 영역의 시스템 전달함수로 변환한 후 이를 차분 방정식으로 표현하면 다음과 같다.
여기서,
, WD는 임계주파수, Τ는 샘플링 주기이다.
제1도는 상기 차분 방정식을 하드웨어로 구현한 고역통과 IIR 필터의 구성도로서, 종래의 2차 버터워스형 고역통과 IIR 필터는 3개의 승산기(6, 9, 10)와, 4개의 감산기 및 가산기(4, 5, 11, 12)와, 4개의 지연기(1, 3, 7, 8)와, 시프터(2)로 구성된다.
일반적으로 승산기(6, 9, 10)는 가산기(4, 5, 11, 12)에 비하여 소자의 크기가 크고 복잡하다. 따라서, 고역통과 IIR 필터의 하드웨어 크기를 줄이기 위해서는 승산기의 갯수를 감소시킬 필요가 있다.
본 발명에 의한 고역통과 IIR 필터의 설계방법 및 고역통과 IIR 필터는 상술한 바와 같은 요구에 부응하기 위하여 창출된 것으로, 바이리니어 변환에 의한 설계법을 사용하여 계산수식을 최적화함으로써 승산기의 갯수가 감소된 고역통과 IIR 필터를 제공하는 데에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 고역통과 IIR 필터의 설계방법은 임계주파수(WD)와 샘플링주기(Τ)를 입력받아 아날로그주파수(WA)를 계산하는 제1단계 : 아날로그 영역에서의 시스템 전달함수( Η(S) )를 바이리니어 변환법에 의하여 디지탈 영역에서의 시스템 전달함수( Η(Z) )로 변환하는 제2단계 : 제2단계에서 구한 디지탈 영역에서의 시스템 전달함수( Η(Z) )로부터 차분방정식( y(n) )을 구하는 제3단계 : 및 제3단계에서 구한 차분방정식( y(n) )의 계수(a, b, c)를 최적화하여 새로운 차분방정식 (77y'(n) )을 구하는 제4단계로 이루어짐이 바람직하다.
여기서,
상기 다른 목적을 달성하기 위하여 본 발명에 의한 고역통과 IIR 필터는 디지탈 신호 x(n)를 입력받아 소정시간 지연시키는 지연기(21)와, 지연기(21)의 출력을 MSB 측으로 1비트 시프트하는 시프터(22)와, 지연기(21)의 출력을 소정시간 지연시키는 지연기(23)와, 디지탈 신호 y(n)을 입력받아 소정시간 지연시키는 지연기(24)와, 지연기(240)의 출력을 MSB 측으로 2비트 시프트하는 시프터(25)와, 지연기(24)의 출력을 소정시간 지연시키는 지연기(26)와, 지연기(23)의 출력과 시프터(25)의 출력을 가산하는 가산기(100)와, 가산기(100)의 출력에서 시프터(22)의 출력을 감산하는 감산기(200)와, 디지탈 신호 x(n)와 감산기(200)의 출력을 가산하는 가산기(300)와, 가산기(300)의 출력과 계수 c를 승산하는 승산기(A)와, 지연기(24)의 출력과 지연기(26)의 출력을 가산하는 가산기(400)와, 가산기(400)의 출력과 계수 2t를 승산하는 승산기(B)와, 승산기(A)의 출력에서 승산기(B)의 출력을 감산하는 감산기(500)와, 감산기(500)의 출력과 지연기(26)의 출력을 가산하는 가산기(600)로 구성되어 바람직하다.
여기서,
WD는 임계주파수, Τ는 샘플링시간이다.
이하, 첨부한 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.
아날로그 영역에서의 시스템 전달함수(H(S))가 선정되고, 아날로그 주파수(WA)가 결정될 경우 바이리니어 변환법(BLT)에 의한 고역통과 IIR 필터의 설계방법을 설명하면 다음과 같다.
먼저, 임계주파수(WD)와 샘플링주기(Τ)를 입력받아 아날로그 주파수(WA)를 계산한다.
아날로그 주파수 WA를 계산한 다음, 아날로그 주파수 WA를 아날로그 영역에서의 시스템 전달함수 Η(S)에 대입함으로써 Η(S)의 주파수를 스케일링하고 다음 수식을 얻는다.
에 대응하는 스케일링된 전달함수이다.
스케일링된 전달함수을 대입함으로써 디지탈 전달함수 Η(Z)를 얻는다.
바이리니어 변환의 매핑성질로부터 식(4)이 s－평면상의 스케일링된 전달함수의 영점과 극점을 각기 z-평면상의 디지탈 영역의 전달함수 Η(Z)의 영점과 극점에 대응시키고 있으며, Η(Z)진폭응답은진폭의 진폭응답과 비슷하게 된다.
식(4)을 차분방정식으로 변환하면 다음과 같다.
여기서,
상기 계수 a, b, c에 식(2)로 주어진 아날로그 주파수 WA를 대입하여 정리하면 다음과 같다.
분모와 분자에 각각 cos2θ를 곱하면,
따라서, a＝2(t－2c)이다. 여기서,이다.
분모와 분자에 cos2θ를 곱하면
여기서,이므로이다.
분모와 분자에 cos2θ를 곱하면이다.
상기 계수 a, b, c를 식(5)의 차분방정식에 대입하면 다음과 같은 새로운 차분방정식을 얻는다.
식(6)으로 주어지는 차분 방정식을 하드웨어로 구현하기 위해서는 2개의 승산기(계수가 c, 2t이므로)와 6개의 감/가산기가 필요하다. 제2도는 식(6)로 주어지는 2차 버터워스형 고역통과 IIR 필터를 하드웨어로 구현한 도면이다.
제1도에 도시된 버터워스형 고역통과 IIR 필터의 구성을 설명하면 다음과 같다.
디지탈 신호(x(n) 또는 y(n))를 소정 시간동안 지연시키는 지연기(21, 23, 24, 26)와, 지연기(21)의 출력을 MSB 측으로 1비트 시프트하는 시프터(22)와, 지연기(24)의 MSB 측으로 2비트 시프트하는 시프터(25)와, 증폭기(25)의 출력과 지연기(23)의 출력을 가산하는 가산기(100)와, 가산기(100)의 출력에서 시프터(22)의 출력을 감산하는 감산기(200)와, 디지탈 입력신호 x(n)와 감산기(200)의 출력을 가산하는 가산기(300)와, 가산기(300)의 출력과 전술한 계수 c를 승산하는 승산기(A)와, 지연기(24)의 출력과 지연기(26)의 출력을 가산하는 가신기(400)와, 가산기(400)의 출력과 전술한 계수 2t를 승산하는 승산기(B)와, 승산기(A)의 출력에서 승산기(B)의 출력을 감산하는 감산기(500)와, 감산기(500)의 출력과 지연기(26)의 출력을 가산하는 가산기(600)으로 구성된다.
여기서, 지연기(21,23,24,26)는 동일한 지연시간을 갖으며, 시프터(22)는 지연기(21)의 출력을 MSB 측으로 1비트 시프트하여 2배로 증폭하며, 시프터(25)는 지연기(26)의 출력을 MSB 측으로 2비트 시프트하여 04배로 증폭한다. 시프터(22)와 시프터(25)를 사용함으로써 별도의 승산기 또는 감가산기를 사용할 필요가 없다.
제2도에서 보는 바와 같이 본 발명에 의한 고역통과 IIR 필터는 2개의 승산기(A, B)와 6개의 감/가산기(100, 200, 300, 400)와 4개의 지연기(21, 23, 24, 26)와 2개의 시프터(22, 25)로 구성된다. 따라서, 제1도에 도시한 종래의 버터워스형 고역통과 IIR 필터와 비교해 보면 감/가산기와 시프터의 갯수는 증가하지만 소자의 크기가 큰 승산기의 갯수는 감소하므로 전체적으로는 하드웨어의 크기가 작아지게 된다.
상술한 바와같이 본 발명에 따른 고역통과 IIR 필터의 설계방법은 아날로그 영역에서의 시스템 전달함수를 바이리니어 변환법에 의해서 디지탈 영역의 시스템 전달함수로 변환한 후 계산수식을 최적화함으로써 승산기의 갯수를 줄일 수 있다. 따라서, 고역통과 IIR 필터를 구현할 경우 하드웨어의 크기가 작아지는 이점이 있다.

Claims (2)

  1. 임계주파수(WD)와 샘플링주기(Τ)를 입력받아 아날로그 주파수(WA)를 계산하는 제1단계 : 아날로그 영역에서의 시스템 전달함수(Η(S))를 바이리니어 변환법에 의하여 디지탈 영역에서의 시스템 전달함수(Η(Z))로 변환하는 제2단계 : 상기 제2단계에서 구한 디지탈 영역에서의 시스템 전달함수(Η(Z))로부터 차분방정식(y(n))을 구하는 제3단계 : 및 상기 제3단계에서 구한 차분방정식(y(n))의 계수(a, b, c)를 최적화하여 새로운 차분방정식(y'(n))을 구하는 제4단계로 이루어지는 고역통과 IIR 필터의 설계방법.
  2. 디지탈 신호 x(n)를 입력받아 소정시간 지연시키는 지연기(21)와, 지연기(21)의 출력을 MSB 측으로 1비트 시프트하는 시프터(22)와, 지연기(21)의 출력을 소정시간 지연시키는 지연기(23)와, 디지탈 신호 y(n)을 입력받아 소정시간 지연시키는 지연기(24)와, 지연기(24)의 출력을 MSB 측으로 2비트 시프트하는 시프터(25)와, 지연기(24)의 출력을 소정시간 지연시키는 지연기(26)와, 지연기(23)의 출력과 시프터(25)의 출력을 가산하는 가산기(100)와, 가산기(100)의 출력에서 시프터(22)의 출력을 감산하는 감산기(200)와, 디지탈 신호 x(n)와 감산기(200)의 출력을 가산하는 가산기(300)와, 가산기(300)의 출력과 계수 c를 승산하는 승산기(A)와, 지연기(24)의 출력과 지연기(26)의 출력을 가산하는 가산기(400)와, 가산기(400)의 출력과 계수 2t를 승산하는 승산기(B)와, 승산기(A)의 출력에서 승산기(B)의 출력을 감산하는 감산기(500)와, 감산기(500)의 출력과 지연기(26)의 출력을 가산하는 가산기(600)로 구성되는 고역통과 IIR 필터.
    여기서,
    임계주파수, T는 샘플링시간이다.
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* Cited by examiner, † Cited by third party
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KR100585641B1 (ko) * 1999-07-12 2006-06-02 엘지전자 주식회사 무한 임펄스 응답 필터의 구조

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