JPS62274336A

JPS62274336A - 平方根の概算装置

Info

Publication number: JPS62274336A
Application number: JP62116052A
Authority: JP
Inventors: チャールズ　ベンジャミン　ディートリッヒ; トッド　ジェイ　クリストファー
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1986-05-15
Filing date: 1987-05-14
Publication date: 1987-11-28
Anticipated expiration: 2013-06-04
Also published as: FR2598833B1; KR870011804A; GB8711371D0; JP2762080B2; GB2190522A; FR2598833A1; SG28993G; DE3716197C2; DE3716197A1; US4757467A; GB2190522B; KR950015183B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明産業上の利用分野本発明は、２進のサンプルによって表わされる値の平方
根を概算する装置に関する。

発明の背景最近、大規模集積回路が発達したことにより、従来アナ
ログ回路で処理されていた種々の形式の信号を実時間で
ディジタル処理することが現実的になってきた。例えば
、西ドイツ、フライプルクのアイティーティーインター
メタルインダストリーズ（ＩＴＴ　ＩＮＴＥＲ避ＴＡＬ
Ｌ　ＩＮＤＵＳＴＲＩＥＳ　）は、テレビジ、ン受像機
におけるベースバンドのビデオ信号とオーディオ信号を
ディジタル的に処理する回路ディジ、　）　（ＤＩＧＩ
Ｔ　）　２０００シリーズを開発し潜在的な経費節約、
通常のアナログ構成要素では効果的に実現することので
きない機能を持たせられること、およびディジタル回路
が本来パラメーターの安定性を有していることなどが挙
げられる。

ディノタル処理は並列ピットのサンプルもしくは直列ピ
ットのサンプルのような形式のサンプルを使って実行さ
れる。並列ピット処理もしくは直列ピット処理を選択す
る場合、基本的な速度−複雑性の問題がある。一般に１
並列ピ、ト回路は、広帯域の信号を処理する場合に必要
であるが比較的複雑である。直列ピット回路は、比較的
簡単であるが帯域幅の狭い信号に向けられる。ディジタ
ル処理技術の現在の状況としては、テレビジ、ン受像機
におけるビデオ信号を処理するためには並列ピットの回
路が必要であるが、オーディオ信号は直列ピット形式で
処理してもよい。説明の便宜上、ステレオの音声を発生
させることができるテレビジ、ン受像機のディジタルの
オーディオ処理回路の一部に関連して本発明を説明する
。しかしながら、本発明はオーディオ処理に制限される
ものでないことを理解すべきである。

ステレオ音声のテレビジ、ン受像機において、放送音声
信号は（Ｌ＋Ｒ）もしくはモノラル信号と（Ｌ−Ｒ）の
ステレオ成分信号とを含んでいる複合信号である。放送
（Ｌ−Ｒ）成分は、その信号対雑音比を高めるために圧
縮され、従って元の音声信号を忠実に再生するために受
信機において伸張されなければならない。

米国で現在用いられている方式は、放送テレビジ、ン方
式委員会（ＢＴＳＣ）の後援下にある電子工業連盟（Ｅ
ＩＡ　）　Ｋよって選択された。この方式の各種の・９
ラメ−ターは科学技術局（Ｏ８Ｔ　）により作成された
オー・ニス・ティー報告書（０８ＴＢｕｌｌｅｔｉｎ　
）の第６０号に載っている。全体の方式説明は、１９８
４年１１月発行、消費者用エレクトロニクスに関するア
イ・イー・イー・イー（ＩＥＥＥ　）　Ｏ会報Ｖｏ１．
　ＣＥ−３０−４４（Ｄ第６３３頁〜第６４０頁に掲載
されている。レスリー・ピー・タイラー（Ｌｅｓｌｉｅ
　Ｂ、　Ｔｙｌｅｒ　）氏他にょる“多チャンネルのテ
レビジ、ン音声のための＝ンノ々ンディング方式”とい
う題名の論文において行なわれている。

ＢＴＳＣ方式によると、ステレオの音声差（Ｌ−Ｒ）信
号および副の音声信号についてコンパ／ディングが実行
される。コンパダンディングには、スペクトルの圧縮と
伸長および広帯域の振幅についての圧縮と伸長が含まれ
る。信号の圧縮と伸長は相補的な作用である。圧縮は、
信号の平方自乗平均値を検出し、放送する前に平方自乗
平均値の関数として圧縮信号の周波数応答および振幅を
制限するプロセスにより実行される。一方、伸長は、受
信した圧縮信号の平方自乗平均値を検出し、受信信号を
元の信号形に実質的に回復させるために、検出した平方
自乗平均値の関数として圧縮信号を強調し、増幅する処
理を含んでいる。

以上の説明から、受信機が平方自乗平均の検出器を含ん
でいなければならないことは明らかである。サンプル・
データもしくはディジタル信号を処理する直接の平方自
乗平均の検出器は、圧縮信ＪｉＬも志ムネ赫〜ｌ−鍔、
も１＋１７十−、−ｊ　＋−Ｊ−仲間について平均し、
平方値の平方根を求める装置を含んでいる。

ディジタルの音声信号は、比較的広いピット幅を有する
サンプルであって、ディジタル形式で表わされるのが普
通である。例えば、アナログの音声サンプルは１４−１
６ビツトのサンプルにディジタル化される。このサンプ
ルを算術的に処理すると、各サンプルが処理過程を進む
につれてサンプル当りのピット数が増加する傾向がある
。複合音声信号から（Ｌ−Ｒ）成分を分離し、分離され
た（　Ｌ−Ｒ）成分を復調する処理は、この信号成分の
ピット幅を、例えば、２０ビ、トに拡大することがある
。

通常、ディジタル信号の平方根を求めるために使われる
２つの方法がある。第一の方法は、ル。

クア、ｆ・テーブル□すなわちＲＯＭを用いるものであ
り、平方根を求めようとする値はアドレス符号語として
ＲＯＭに供給される。このＲＯＭは、供給されるアドレ
ス符号語の平方根を各アドレス位置に＋５１八イ出＋−
＋六ｒへｌ７ｒｆロゲラ人シｈイ（Δス−江意のｎピッ
トの２進数（ｎは偶数）について、平方根は、その数の
ピット数の１／２、すなわち丁ピ、トシか取り得ないこ
とが知られている。２０ビ、トのディジタルのオーディ
オ・サンプルの場合、平方根の関数を発生するように構
成されているＲＯＭは２”　Ｘ　１０すなわち１０．４
８メガビ、ト程度のメモリ容量を有する。このようなＲ
ＯＭの値段は、例えば、テレビジ、ンのオーディオ・シ
ステムに使えないようなものである。

ディジタル信号の平方根を求める第二の方法は、ニュー
トン（Ｎｅｗｔｏｎ　）の方法として知られる反復法で
ある。この方法は次式を反復するものである。

ＥＨ＋１　＝　ＥＨ１／２　（Ｅ、　−Ｓシー）（１）
ここで、ＥＲや、はサンプルの値Ｓ８の平方根の現在の
概算値であり、ＥＲは前の平方根の概算値である。

（１）式は括弧内の量が十分に小さな値に収束するまで
反復される。（１）式を処理する場合、サンプル値ＳＲ
を連続する概算値Ｅ８で割り算する必要がある。ディジ
タル・サンプルの除算は比較的複雑な処理であって、そ
れ自体部分的に効率のよい信号処理ハードウェアに寄与
するものではない。

本発明に従って、必要なハードウェアの量と複雑性を最
小にする費用効率のよい平方根装置を説明する。ＢＴＳ
Ｃ方式の伸長器における実時間の直列ピットのディジタ
ル・オーディオ信号の平方根を計算するのに特に有利な
回路についても説明する。

発明の概要本発明による平方根概算装置は、ディジタル・サンプル
の平方根についての連続する概算値を貯えるためのメモ
リ要素を含んでいる。平方回路は概算値を平方するため
にメモリ要素に結合される。

概算値、各概算値の平方および平方根が求められている
ディジタル・サンプルは合成手段に結合される。この合
成手段は、概算値および反対極性における概算値の平方
の値の１／２を有する第１の極性におけるディジタル・
サンプルの値の１７２を合成し、サンプルの平方根の更
に精確な概算値を発生する。

実施例第１図は、オーディオのステレオ差信号の広帯域伸長を
実行するために、多チャネルのＴＶの音声テレビジ、ン
受像機において使われる回路を示し、本発明が有効に組
込まれている。同期ＡＭ復調器（図示せず）から得られ
、ディジタルのサンプル・データ形式であるものと仮定
しているステレオの差（Ｌ−Ｒ）信号が入力端子１０に
供給される。この信号は、乗算器２２の被乗数入力およ
び帯域通過フィルタ１２０入力端子に結合される。

帯域フィルタ１２は、大抵のプログラム番組中の主エネ
ルギーに対して平方自乗平均（以下、ＲＭＳという。）
検出器により検出されるエネルギーを制限するために、
３５　Ｈｚと２．１ｋＨｚの上側および下側のロールオ
フ周波数を有する。帯域フィルタ１２からの信号は、平
方回路１４、平均化回路１６および平方根１８の縦続接
続されたものを含んでいるＲＭＳ検出器１３に結合され
る。帯域濾波済み信号のＲＭＳ値は、ＲＭＳ値を乗数入
力として乗２０に結合される。エンコーダ２０は、例え
ば、個々の乗算器２２の設計に依存して異なる機能を実
行する。オーディオ信号が並列ピットのディジタル形式
であって、乗算器２２がシフトと加算形式の乗算器であ
れば、エンコーダ２０はＲＭＳ値を乗数信号に対応する
乗数シフト制御信号に変換する。また、オーディオ信号
が直列ピットのディジタル形式であって、乗算器２２が
直列−並列の乗算器ならば、エンコーダ２０は直列ピッ
トのＲＭＳ乗数サンプルを並列ピットの乗数サンプルに
変換する直列−並列の変換器にすぎない。

平方回路１４は、帯域フィルタ１２から供給される信号
を平方するものであって、帯域フィルタ１２に結合され
る乗数および被乗数の２つの入力端子を有する乗算器で
よい。あるいは、供給される信号の平方を概算する回路
であってもよい。

平均化回路１６は、典型的には低域通過フィルタ１６で
構成される。オー・ニス・ティー（Ｏ８Ｔ　）報告書＆
６０で勧告されている重み付は期間は約ｔｑぐ１１４４
’Ｉｙｘ−’ｒ’＊ｈ−−１１ｚｌ瞥亜害！！Ｌ、１、
ｌｔｆｆｌｒｒするために巡回型フィルタで構成される
。平方根回路１８は本発明の課題である。

第２図は、信号を表わす直列ピットの２進サンプルの平
方根を計算する装置の直列ピット形式の実施例であり、
第４図に示す波形を参照しながら説明される。第２図の
装置は２の補数回路であるものと仮定する。従って、サ
ンプルの最上位ピットは符号すなわち極性ピットである
。第１図の伸長器において、平方根回路に供給されるサ
ンプルは、平方回路から導かれ、負の数の平方根は無効
であるから、すべて正であるものとする。しかしながら
、平方根回路内においては負の値が発生されることがあ
り、従って、回路にあるサンプルの極性に関する情報を
得ることが必要である。

ここで、２の補数の直列ピット処理に関する幾つかの特
性を復習しておく。第一に、２の補数サンプルは、時間
軸上において最上位ピットが最初に生じ、最下位ピット
が最後に生じる。符号ピ。

トは、正および負のサンプルに対して、それぞれ論理１
０”もしくは１１′である。第二に、符号ピ。

トを繰り返すことにより、所定ピット幅が更に上位のピ
ット位置まで伸長されるならば、伸長されたサンプルの
所定ビット幅の値は元のサンプルの値と同じである。第
三に１直列ビットのサンプルを時間軸上においてｍサン
プル・ピット期間だけ遅延させたり、前進させたりする
と、非遅延もしくは非前進サンプルに対して、遅延もし
くは前進サンプルを２１′ｎで乗算したり、除算したり
する効果がある。最後に、サンプル値が（Ａ＋Ｂ）で表
わされるように、Ｎピ、トのサンプルはＬ個の下位ピ、
トから成る可変値Ｂと（Ｎ−Ｌ　）個の上位ピットから
成る可変値Ａとに分割される。

第４図において、時間は左から右に軽過する。

ＣＬＯＣＫで示される一番上の波形はシステムのクロ、
りであり、そのパルスはサンプル・ピットの発生に同期
しており、直列のサンプル・ピット周波数を決める。平
方根を計算する普通の方法は反復法であり、従って、個
々のサンプルに対して同じ演算のシーケンスである。Ｃ
ＹＣＬＥ　ＰＵＬＳＥ　（Ｃ，Ｐ、　）で示される波形
により反復が生じる周波数が決まり、波形ｃ、ｐ、の各
パルスについて１反復である。

後に説明するように、第１図の伸長器回路の場合、その
構成におけるサイクル周波数が直列のサンプル周波数と
一致するように、平方根装置は単一のサンプル当シ１反
復を実行するだけでよい。

一般に、直列ピットを処理するハードウェアは・サンプ
ル・ピットに同期するクロ、り信号だよりクロ、り制御
される。算術的関数が異なると、各関数を実行するため
に異なるクロック・・ぐルス数が必要である。通常、Ｎ
ピットの直列ピットで構成される２つのサンプルを加算
する直列ピットの加算器構成は、Ｎピット構成の２つの
サンプルの和の最大値が（Ｎ＋１　）ピットのサンプル
で表わされるから、サンプル・ピットの周波数が少なく
とも（Ｎ＋１）のクロック・ノぐルスによりクロック制
御される。あるいは、Ｎビットの被乗数に（Ｎ−Ｌ）ピ
ットの乗数を掛ける乗算器回路は、この積の最大値が（
２Ｎ−Ｌ）ピットのサンプルであるから、乗算を実行す
るためには少なくとも（２Ｎ−Ｌ）のばならない。第２
図に示す例示システムの場合、各回路要素は２つのクロ
ック信号の中の１つによりクロック制御される。第４図
において、ＣＬＯＣＫＮで示される第１のクロ、りはＣ
ＹＣＬＥ　ＰＵＬＳＥ期間当りＮ個の・ぐルス・バース
トを発生する信号である。ＣＬＯＣＫ　Ｐで示される第
２のものは、ＣＹＣＬＥＰＵＬＳＥ期間当シＰ個の・セ
ルス・バーストを発生する。ここで、ＰＦｉＮより大き
い。ＣＬＯＣＫ　Ｐの波形の下は、代表的なサンプルに
ついてのＬ個の下位ピットと（Ｎ−Ｌ）個の上位ピット
についての相対的な発生時間を表わす枠である。Ｃ０Ｕ
ＮＴで示される波形は、各ＣＹＯＬＥ期間中におけるＬ
個の下位ピットの発生と一致する時点における論理状態
を示し、各サンプルの上位ピ、（については論理“０”
である。一番下の波形ＸＮＤは、各サイクル期間の開始
部分については論理“Ｏｍであり、Ｎ番目すなわち符号
ピット期間中は論理″′１”に変わシ、サイクル期間の
ほぼ残りの部分については論理″１“の状態のままであ
る。信号ＸＮＤは符号ピットの反復第２図において、制
御要素７０は、システムのＣＬＯＣＫからＣＬＯＣＫ　
Ｐ　５ＣＬＯＣＫ　Ｎ　、　ＣＹＣＬＥ　ＰＵＬＳＥ　
。

Ｃ０ＵＮＴおよびＸＮＤを発生する。ディジタル信号処
理分野の当業者は、これらの信号を容易に発生させるこ
とができるから、制御要素７０については詳細に説明し
ない。

第２図の回路は、破線で書いた構成要素を除けば、第１
図の伸長器に使われる平方根回路の一例となる。破線で
示す構成要素を追加すると、より一般的な応用例に使わ
れる装置となる。

破線で書かれた要素を含む装置は次式の反復を実行する
。

ここで、Ｅい、はサンプルＳＲの平方根の現在の概算値
であり、Ｅｋは前の概算値である。また、ｘｎｔ（ｔｏ
ｇ４（Ｓｕ））はサンプル八について底を４とする対数
の整数部分である。減算器３８から供給される値（ＳＲ
−Ｅｋ）は閾値検出器６８に結合される。

概算値がサンプルＳＲの実際の平方根に十分近く、満足
できるものであることを示す所定値よりも（Ｓ、−Ｅｋ
２）の値が小さいときは、閾値検出器６８は２人カアン
ドグート６６の第１の入力端子に供給される制御信号を
発生する。信号ＣＹＣＬＥ　ＰＵＬＳＥは、反復計算が
最後のサンプルについて完了したことを示すためにＣＹ
ＣＩＪ　ＰＵＬＳＥ信号と一致する出力ｔＪ？ルスを発
生するアンドゲート６６の第２の入力端子に供給される
。アンドゲート６６からの信号はマルチプレクサ３２に
供給され、新しいサンプルが平方根を計算する回路に入
力される。アンド？　−）　６６からの信号は、反復処
理を再び開始させるために各種のレジスターの内容を零
にリセ、トするために回路中の各種のレジスターにも結
合される。

第２図の回路の全体の動作は次のように続行する。サン
プルＳＲは入力端子からマルチプレクサ３２を介してＮ
段のレジスター３４に結合される。

レジスター３４の出力は遅延補償用レジスター３６を介
して減算器３８に結合され、またマルチプレクサ３２の
第２の信号入力にも結合される。

サンプルＳＲは、各反復サイクル期間の間使用すること
ができるようにマルチプレクサ３２を介してレジスター
３４を通って再循環される。

Ｎｄ、トのサンプルＳＲがレジスター３４に入力され、
レジスター３４において再循環される度に、Ｎ個のパル
スのクロック信号ＣＬＯＣＫ　Ｎによりクロ、り制御さ
れてレジスター３４に入れられる。

ＣＬＯＣＫ　Ｎの一連のパルスの終りにサンプル位置が
レジスターにおいて定められ、最下位ビットは出力段に
入る。従って、サンプル最下位ビットは、次に続（ＣＬ
ＯＣＫ　Ｎの一連の）母ルスの間、ＣＬＯＣＫ　Ｎの最
初のパルスに一致してレジスター３４から出るように条
件づけられ、クロック制御される。

通常、サンプルＳＲの平方根の前の概算値はレジスター
４４に貯えられる。最初の反復の間、この値は零である
。しかしながら、非零の全ての概算値について、レジス
ター４４中の前の概算値Ｅｋは平方回路５１で２乗され
る。概算値Ｅ、はＮピッＬ／Ａ　　→←　−ノー１’ｎ
＋ｑ噂　４７−　　　　ｋ合　／Ｗ　五　ｊ　　　ＯＩ
ｆ　　＋　、ｌ＾　イ　　　　Ｎｄ、トのサンプルＳＲ
から平方サンプル（Ｅｋ）のＮ個の上位ビットを引き算
し、２Ｎピ、トの平方サンプルの精度がサンプルＳＩＬ
の精度と同じであることが望ましい。

レジスター３４および４４が同時に（少なくとも各サイ
クルの最初について）クロ、り制御されるから、サンプ
ルＥ、２ＯＮ個の最上位ビットとすｙｆグル１１とのビ
ット整合は、レジスター３４と減算器３８との間に遅延
レジスター３６を挿入することにより実現される。減算
器３８に供給される２Ｎビ、トの平方サンプルＥｋ　　
のＮ個の下位ピットは切捨てられる◇ 減算器３８において、平方回路５１からの平方概算値が
サンプルＳＲから引キ算すれ、（ＳＲ−Ｅｋ’）なる量
が発生される。減算器３８からの出力サンプルは可変の
遅延レジスター４０を介して加算器４２に結合される。

減算器３８は１サンプル・ビ、ト期間の固有遅延を有す
るものとし、また可変遅延レジスター４０はｖＤＭＡ工
の遅延を与えるものとする。（Ｓ。−Ｅｌ−２）なる量
の成分乳は、レジスター３６でＤｌなるサンプル・ピッ
ト期間、減算器３８で１サンプル・ピット期間、可変遅
延レジスター４０でｖＤＭＡ！サンプル・ピット期間、
合計でＤ１＋ＶＤゆ＋１なるサンプル・ピット期間遅延
して加算器４２に達する。加算器４２において、（Ｓｎ
−Ｅｋ’）の値の１／２はレジスター４４からの前の概
算値Ｅｋの値に加算される。従って、値Ｅｋの最下位ピ
ットが（ＳＲ−Ｅｋ）の量の最下位ピットの後１サンプ
ル・ピット期間加算器４２に生じるように、レジスター
４４からのサンプルＥｋは補償用遅延レジスター４６を
介して加算器４２に結合される。従って、レジスター４
６は、サンプルＥｋＩ／Ｃ対してＤＩ＋ＶＤＭＡ工＋２
サンプル・ピットの遅延を与えるように設計され、その
結果加算器４２に供給されるサンプルＥｋと（Ｓ、−Ｅ
ｋ）は１　：　１／２の比率である。

先に説明したように、加算器４２は次の値に対応するサ
ンプルＥい、を発生する。

Ｅ、１＝Ｅｋ＋　１／２　（Ｓ、　−Ｅｋ）　　　　　
　　（３）この式の反復は、サンプル値ＯくＳＲ≦２　
について、比較的少ない反復でサンプルＳＲの平方根の
値に収束する。しかしながら、大きな値のＳＲについて
は、（３）式は更にゆっくり収束するか、もしくは全く
収束しない。この欠点は、負のベキ指数（ＩＮＴ　（１
ｏ　ｇ　４（ＳＲ））＋１１が累乗された２を（ＳＲ−
Ｅｋ）の量に掛けることにより解決される。

ベキ指数中の１”の項は（３）式の因数１／２から生じ
る。このベキ指数は、整数１およびサンプルＳ８の対数
の整数部だけを加えたものであるから整数である。実際
（５Ｒ−Ｅｋ’　）の値は、２の逆数の倍数が掛けられ
、これは概算値Ｅｋのピット位置に対してサンプル量（
５Ｒ−Ｅｋ’　）のピット位置を時間軸上進めることに
より行なわれる。

サンプル量（ＳＲ−Ｅｋ）と２−　（ＩＮＴ（１０ｇ４
（ＳＲ）　）　＋　１　）との乗算は、う、チロ４から
発生される制御信号に応答して連通段数を選択的に減少
させる可変遅延レジスター４０で実行される。

可変遅延レジスター４０への制御信号は次のよう、にし
て発生される。２進数の底を２とする対数の整数部は、
最下位ピットから数えて論理″′１”の状態を示す最上
位ピットのピット位置数より１小さい値に対応すること
が知られている。例えば、数３１　（０００１１１１１
）を表わす８ピツＦのサンプルの２を底とする対数の整
数部は、４（最上位の１であるピット位置５より１小さ
い値）である。

従って、サンプルＳ８の底を２とする対数の特性部すな
わち整数部を決定するためには、論理″′１″の状態を
とるサンプルのピット位置を計数することだけが必要で
ある。サンプルＳ８の底を４とする対数の整数部は、サ
ンプルの底を２とする対数の整数部を２で割り算するこ
とにより決まる。

第２図において、サンプルＳＲは、論理＃″１”の状態
にある最上位のピット位置を決定するためにサンプルを
検査し、この値より１小さい値を表わす２進出力を発生
する構成要素５８に結合される。

要素５８からの２進出力は要素６０において２で割り算
され、サンプルＳＲについて底を４とする対数の整数部
を発生する。この値は、可変遅延レジ御信号を発生する
ようにプログラムされているル、クア、ゾ・テーブル（
ＲＯＭ　）であるエンコーダ６２に結合される。構成要
素６０の２で割る機能をエンコーダ６２中にプログラム
により組込むことのできることは、ディジタル処理の技
術分野の当業者に明らかである。あるいは、２で割る機
能は収束時間を犠牲にして完全に省いてもよい。制御信
号は、すべてのサンプル・ピットが検査すれた後、信号
ＸＮＤの制御の下にう、チロ３に貯えられる。各サンプ
ルからの関係部分がレジスター４０に供給されるとき、
連続するサイクル期間の全体について制御信号が可変遅
延レジスター４０で利用できるように、制御信号はＣＹ
ＣＬＥ　ＰＵＬＳＥ信号の制御の下にラッチ６４に転送
される。

次に、平方回路５１の詳細について説明する。

前の概算値の平方を十分な精度で計算する必要はない。

従って、Ｅ、の平方を概算することにより、ある種のハ
ードウェアの節約を実現することができる。先に説明し
たように１各概算サンプルＥｋｄ値（Ａ十Ｂ）で表ｈ＋
こにカニできる。値（Ａ十Ｂ）の正確な平方はＡ　＋２
ＡＢ＋Ｂ　　である。正確な平方を計算するためには、
ＮＸＮビットの乗算器が必要である。しかしながら、こ
の平方の良い近似は、Ｂ　に相当する量だけ誤差のある
値Ａ　＋２ＡＢを計算することによシ達成される。Ｎピ
、トの数の平方は２Ｎビ、トの数である。２Ｎピ、トの
平方数をＮビ、トの数に打切ると、この打切シにより失
なわれる平方サンプルの部分はＢの値にほぼ相当する。

従って、この平方を値Ａ２＋２　Ａ　Ｂとして概算する
ことによって重大な誤差は生じず、この場合、ＮＸ（Ｎ
−Ｌ）ビットの乗算器で実現することができる。とこで
、Ｌは値Ｂを表わすビット数である。

平方回路５１は、レジスター４４、並列う、チ４８、加
算器５２、アンドデート５４およびテキサス州、ダラス
のテキサス　インスッルメンツ（Ｔｔｘａｓ　Ｉｎｓｔ
ｒｕｍｅｎｔｓ　）社から入手可能な７４ＬＳ３８４直
列／並列乗算器でよい乗算器５０を含んでいる。この例
では、（Ｎ＋８）ビットの平方概算値を発生する８つの
並列入力乗数ビットがある。

レジスター４４は、それぞれ（Ｎ−Ｌ）ビットおよびＬ
ビ、トの２つの部分ＡおよびＢに分割される。サイクル
期間の始まりにおいて、セグメントＡはＮビ、トの概算
サンプルＥｋ（Ｎ−Ｌ）個の上位ビットを含んでおり、
セグメントＢはサンプルＥｋのＬ個の下位ビットを含ん
でいる。値（Ａ＋Ｂ）を有するサンプルの値Ａを表わす
（Ｎ−Ｌ）個の上位ビットは、（Ｎ−Ｌ）個の上位ビッ
トを貯え、サイクル期間の間それらを直列／並列乗算器
５０の並列入力結線に供給するう、チ４８に並列の出力
ポートを介して結合される。次いで、値（Ａ＋Ｂ）に対
応するＮビットの全体のサンプルＥｋは、ビット毎にク
ロ、り制御されて加算器５２の第１の入力およびアンド
ｆ−）５４の第１の入力に順次供給される。アンドダー
ト５４は、サンプルのＬ個の下位ビットだけが加算器５
２の第２の入力に送られるように信号Ｃ０ＵＮＴにより
作動される。直列／並列乗算器５０の直列人力に結合さ
れる加算器５２は、値（Ａ＋２Ｂ）に相当するサンプル
をピ。

ト順次に出力する。乗算器５０は、並列および直列入力
、Ｎ−）にそれぞれ供給される値ＡおよびＡ＋２Ｂに応
答してＡ２＋２ＡＢに等しいＥ、の概算値を発生する。

例示した実施例において、サンプルＥｋは１２個の下位
ビットと８個の上位ビットに分割される。

従って、積（Ａ　＋２ＡＢ）はＮ＋（Ｎ−Ｌ）すなわち
２８ピ、トである。この積は、加算器５２の１ビ、ト遅
延に因り、サイクルの最初のクロ、り・パルスに対して
１ピット期間遅延される。従って、ｆｉ（Ａ　＋２ＡＢ
）の２０個の上位ビットは９ピット期間遅延されて減算
器３８に達する。従って、この例では、補償用遅延レジ
スター３６は９つのサンプルビット期間の遅延を与える
。

選択された個々の乗算器に依存して、全部の直列サンプ
ルがクロ、り制御されて乗算器に入力された後ある期間
（先の例では９つのサンプル・ビット期間）乗算器をク
ロック制御し続ける必要がある。また、この期間の間乗
算されているサンプルの符号ビットを繰シ返すことが必
要である。このｔｅｌｓ　ｈ　：だ１冬宣行ナス今Ａｈ
　Ｌ　し？ノス々−ＡＡ肘−その出力に結合されるう、
チ４４ａを有するように構成される。この場合、う、チ
４４＆は信号ＸＮＤ　Ｋよｐ制御され、信号ＸＮＤが論
理ＭＯ”の状態のときは１クロツク制御されたビットを
変更せずにレジスター４４を通過させる。しかしながら
、信号ＸＮＤが論理″１１の状態（符号ビットがレジス
ター４４の直列出力にある場合）になると、う。

チ４４ａは符号ビットを捕捉し、信号ＸＮＤが論理＠１
ｍの状態をとる全期間について、その論理状態を出力し
続けて符号ビットを有効に繰り返す。う、チ４４＆は、
テキサスインスツルメンツ社から入手可能なＳＮ　７４
ＬＳ３７３　と明示された型式のものと同様のものでよ
い。

個々のサイクルの間、レジスター４４は概算値Ｅｋピピ
ッを乗算器５０に順次供給し、概算値Ｅゆ。

のビットが順次入力される。しかしながら、レジスター
４４が乗算器５０に対して概算値Ｅｋのクロ、り制御を
開始するとき、例えば、レジスター４６および加算器４
２におけるＥｋ、、の構成要素により生じる遅延に因り
、概算値Ｅ、１はレジスター４４の入力にまだ得られな
い。次に続くサイクルの始めに、概算値Ｅｋ＋　、が正
確にビット調整されて乗算器５０に供給されるようにレ
ジスター４４に入力されるためには、レゾスター４４は
、このレジスターの遅延段数より多いノＪ？ルス数でク
ロック制御されなければならない。従って、レジスター
４４はＣＬＯＣＫ　Ｐでクロ、り制御される。第２図の
例示的実施例において、レジスター４６における遅延は
１８クロ、り・パルスであす、ＶＤＭ、　ＴｔＣツいて
の遅延は２＋７であり、ＤＩについての遅延は９である
。さらに、加算器４２がもう１ピ、ト期間の遅延を与え
る。従って、ＣＬＯＣＫ　Ｐは２０＋１８＋１すなわち
一連の３９クロ、り・ノ母ルスヲ発生しなければならな
い。

ＣＬＯＣＫ　Ｐの最初の１９ノぐルスの間、情報がクロ
、り制御されてレジスター４４に入力される。この情報
は平方サンブールＥｋ２の下位ビットに相当する。これ
らのビットはクロ、り制御されてレジスター４４を通過
し、その終端が失われ、平方サンプルの打切りが実行さ
れる。（サンプルのビットは、Ｎクロ、り・ノンルスの
後、レジスター４４の出力をプロ、りするう、チ４４ａ
により無くされる。）第３図は、サンプルＳＲについて底を２とする対数を計
算する一回路例を示す。この回路はＯと１の間の値をと
るサンプルについて動作する０従って、第１図のシステ
ムは、−１＜Ｓ＜＋１の値をとるサンプルＳが供給され
るものとする。この場合、サンプルＳは回路１４で平方
されるから、平方根回路１８に供給されるサンプルＳＲ
はＯくＳＲく１の値をとる。

１より小さい数について、２を底とする対数の特性部は
、論理″′１′の状態を示す２進点の後の最初のビット
のビア５位置に対応する。この例における２進点は最上
位ビットとピッ）Ｎ−１との間に生じる。従って、対数
の特性部すなわち整数部は、最後に生じる論理″′１１
のビットと２進点との間においてサンプルＳ３中の論理
″′Ｏ”の数を計数することによシ計算される。

第３図において、ＣＬＯＣＫ　Ｎでクロ、り制御される
５ビ、トのカウンタ８０により計数が行なわれる。サン
プルＳＲはＤ”型フリ、プフロップ８２のデータ入力端
子に結合される。フリラグフロ、ｆ８２の出力はカウン
タ８０のリセット制御端子に結合される。フリ、プフロ
ップ８２は反転回路８１から供給されるＣＬＯＣＫ　Ｎ
の補数によりクロ。

り制御される。この構成において、カウンタ８０は、フ
リッゾフロ、ｆ８２をセットし、その結果、カウンタ８
０を零にリセットする論理“１”のど。

、　トがサンプルｈ中に生じるまで、ＣＬＯＣＫ　Ｎの
ノＪ？ルスを計数する。従って、カウンタ８０は供給さ
れるサンプル中に論理“１＃のど、トが生じる度にリセ
ットされる。一連のＣＬＯＣＫ　Ｎのノ４ルスの終りに
、カウンタ８０は最上位の論理″１′のビットの後に生
じるサンプルＳ３中の零の数に等しい計数値を保持する
。しかしながら、所望の値である計数値が２進点の後の
最初の論理″′１”のビットの位置に実際上対応するよ
って、カウンタ８０は符号ビットに対応する１つ余分の
零を計数することに注目すべきである。

カウンタ８０からの計数出力は、サンプルＳＲの対数の
整数部（底は２）に対応する並列ビットのサンプルであ
り、２で割る回路８３に結合される。

２で割る回路８３は対数（底は２）特性を対数（底が４
）特性に変換するものであり、簡単なハードワイヤード
のビット・シフトにより実現される。２で割る回路８３
の出力は、サンプルＳＲの終りに制御信号ＸＮＤにより
特性部が入力される並列ビットのラッチ８４に供給され
る。ラッチ８４が特性部を貯える前に、計数値がラッチ
８・４に達すのに十分な時間を与えるために、信号ＸＮ
Ｄは遅延要素８５によフ遅延される。ラッチ８４の出力
は、例、ｔば、エンコーダ６２に結合される。

第１図の伸長器装置において、（Ｌ−Ｒ）のディジタル
・サンプルは約３００　ｋＨｚの周波数で生じるものと
仮定している。しかしながら、（Ｌ−Ｒ）のサンプルの
情報帯域幅は、通常、２０　ｋＨｚに制限される。平方
回路１４および平均化回路１６を通過した後、平方され
、平均化されたサンプルは１　ｋＨｚより小さい帯域幅
に更に制限される。その結果、平方根回路１８に供給さ
れるサンプルは多くのサンプル期間に亘って余り変化し
ない。この結果、第２図の平方根回路のサイクルＰＵＬ
ＳＥのクロ、りをサンプル周波数に設定することができ
、連続する各サンプルＳＲの平方根の計算を繰り返す必
要がない。従って、第１図の装置において第２図の平方
根回路を組み込む場合、閾値検出器６８およびマルチプ
レクサ３２を省くことができる。

ゆっくり変化する入力サンプルＳ８の反復は、サンプル
情報の帯域幅に比べて比較的速いサンプル周波数に因り
本来的に生じる。

再び第２図を参照すると、別の実施例が破線の矢印３１
で示されている。この実施例では、加算器４２からの概
算値出力０ＵＴ（Ｅい、）は入力サンプルＳＲではなく
て対数回路５８に結合される。必ずしも必要ではないけ
れども、もう１つ別の変更が望ましい。それは２で割る
回路６０を省くことである。この実施例において、各回
路要素の動作は先に説明したものと同じであるが、反復
機能が変わる。

反復される式は次式で表わされる。

ディジタル信号処理の技術分野の当業者には、本発明の
範囲内で別の実施例を容易に考え出すことができるだろ
う。例えば、並列ビットの平方根処理回路は、構成要素
４２および３８の代りに並列ビット加算器および減算器
、回路５１の代りに並列ピット平方回路、可変遅延レジ
スター４０の代シに並列ビットのビット・シフター、レ
ジスターの代りにラッチを必要な箇所で使うことにより
構成することができる。

また、ある種の応用例の場合、加算器４２の出力におけ
る負の合計の発生を検出することが望ましい。負の合計
の場合、出力値ＯＵＴは零にセットされ、レジスター４
４に入力される値は１／２のような予め定められる値に
セットされる。

【図面の簡単な説明】

第１図は、本発明が使われる多チャネ′ル音声のテレビ
ジ、ン受像機において圧縮されたオーディ。オ信号成分を伸長する回路のプロ、り図である。第２図は、本発明を具体化する直列ビットの２進サンプ
ルの平方根を概算する装置のプロ、り図である。第３図は、第２図の装置に使われる直列ビットの２進サ
ンプルの対数の特性部を計算する装置のプロ、り図であ
る。第４図は、第２図の装置を説明するのに有用なりロック
信号および制御信号の波形図である。３０・・・入力、３６・・・Ｄ１段レジスター、３８・
・・減算器、４２・・・加算器、４４・・・レジスター
、４８・・・並列ラッチ、５０・・・乗算器、５２・・
・加算器。

Claims

【特許請求の範囲】

（１）２進サンプルの平方根を概算する装置であって、前記２進サンプルを供給するサンプル入力端子と、入力端子および出力端子を有し、サンプルを貯える記憶
手段と、前記記憶手段の出力端子に結合される第１の入力端子、
前記記憶手段の入力端子に結合される出力端子、および
第２の入力端子を有するサンプル合成手段と、前記記憶手段の出力端子に結合され、それに結合される
サンプルの平方に対応する値を有するサンプルを発生し
、かつ出力端子を有する平方手段と、前記サンプル入力端子および前記平方手段の出力端子に
それぞれ結合される第１および第２の入力端子を有し、
かつ出力端子を有するサンプル差計算手段と、前記サンプル差計算手段の出力端子を前記サンプル合成
手段の第２の入力端子に結合する手段とを含んでいる平
方根概算装置。