JPH09312549A - レート変換回路 - Google Patents
レート変換回路Info
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- JPH09312549A JPH09312549A JP12572196A JP12572196A JPH09312549A JP H09312549 A JPH09312549 A JP H09312549A JP 12572196 A JP12572196 A JP 12572196A JP 12572196 A JP12572196 A JP 12572196A JP H09312549 A JPH09312549 A JP H09312549A
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Abstract
(57)【要約】
【課題】 簡易な回路構成で、ディジタルインターフェ
ースのデータを出力するレート変換回路を実現する事を
目的とする。 【解決手段】 レート変換回路において、種々のディジ
タルインターフェースに対応した複数のフィルタ係数を
テーブル化して記憶させたＲＯＭを設け、ディジタルイ
ンターフェース出力に対応したフィルタ係数を読み出す
ことで、レート変換回路を制御する構成としたものであ
る。
ースのデータを出力するレート変換回路を実現する事を
目的とする。 【解決手段】 レート変換回路において、種々のディジ
タルインターフェースに対応した複数のフィルタ係数を
テーブル化して記憶させたＲＯＭを設け、ディジタルイ
ンターフェース出力に対応したフィルタ係数を読み出す
ことで、レート変換回路を制御する構成としたものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号の
サンプリングレートを変換するレート変換回路に関する
ものである。
サンプリングレートを変換するレート変換回路に関する
ものである。
【０００２】
【従来の技術】図４は、従来のレート変換回路の一例を
示すブロック図である。ディジタル信号処理回路１５で
は、サンプリングレートＣＫ１(例えば、18MHz）で処理
を行い、そのデータのレベルの最小値と最大値を、Ａと
Ｂとする。ここで、このデータを、ディジタルインター
フェース規格で定められたサンプリングレートＣＫ２
(例えば、13.5MHz）で、データレベルの最小値と最大値
が、それぞれＣとＤであるディジタルデータに変換する
動作原理を説明する。サンプリングレートＣＫ１で処理
された信号は、補間フィルタ１６でＣＫ２のサンプリン
グレートに変換が行われる。 この際、補間フィルタ１
６は、サンプリングレートを変えることにより生じるモ
アレを防ぐため、折り返し歪み成分を除去する処理を施
している。サンプリングレートＣＫ２に変換が行われた
データは、レベルシフト回路１７でＡ〜Ｂのデータレベ
ルをＣ〜Ｄのレベルのデータにレベルシフトが行われ
る。
示すブロック図である。ディジタル信号処理回路１５で
は、サンプリングレートＣＫ１(例えば、18MHz）で処理
を行い、そのデータのレベルの最小値と最大値を、Ａと
Ｂとする。ここで、このデータを、ディジタルインター
フェース規格で定められたサンプリングレートＣＫ２
(例えば、13.5MHz）で、データレベルの最小値と最大値
が、それぞれＣとＤであるディジタルデータに変換する
動作原理を説明する。サンプリングレートＣＫ１で処理
された信号は、補間フィルタ１６でＣＫ２のサンプリン
グレートに変換が行われる。 この際、補間フィルタ１
６は、サンプリングレートを変えることにより生じるモ
アレを防ぐため、折り返し歪み成分を除去する処理を施
している。サンプリングレートＣＫ２に変換が行われた
データは、レベルシフト回路１７でＡ〜Ｂのデータレベ
ルをＣ〜Ｄのレベルのデータにレベルシフトが行われ
る。
【０００３】ここで、最小値Ａ、最大値Ｂのデータを、
最小値Ｃ、最大値Ｄのデータにレベルシフトをするのに
必要なゲイン、オフセット値を以下のようにして求め
る。すなわち、求めるゲインをＸ、オフセット値をＹと
すると、 Ａ×Ｘ＋Ｙ＝Ｃ ・・・・・・・・・・・・・・・・・・・・ (１) Ｂ×Ｘ＋Ｙ＝Ｄ ・・・・・・・・・・・・・・・・・・・・ (２) となる。 従って、上記式(１)，(２)より、 Ｘ＝Ｄ−Ｃ／Ｂ−Ａ ・・・・・・・・・・・・・・・・・・ (３) Ｙ＝Ｃ−Ａ×(Ｄ−Ｃ／Ｂ−Ａ) ・・・・・・・・・・・・・ (４) となる。つまり、レベルシフト回路１７において、上記
の式(３)のゲインＸを乗算し、式(４)のオフセット値Ｙ
を加算することで、ディジタルインターフェース規格の
データレベルに変換を行うことができる。
最小値Ｃ、最大値Ｄのデータにレベルシフトをするのに
必要なゲイン、オフセット値を以下のようにして求め
る。すなわち、求めるゲインをＸ、オフセット値をＹと
すると、 Ａ×Ｘ＋Ｙ＝Ｃ ・・・・・・・・・・・・・・・・・・・・ (１) Ｂ×Ｘ＋Ｙ＝Ｄ ・・・・・・・・・・・・・・・・・・・・ (２) となる。 従って、上記式(１)，(２)より、 Ｘ＝Ｄ−Ｃ／Ｂ−Ａ ・・・・・・・・・・・・・・・・・・ (３) Ｙ＝Ｃ−Ａ×(Ｄ−Ｃ／Ｂ−Ａ) ・・・・・・・・・・・・・ (４) となる。つまり、レベルシフト回路１７において、上記
の式(３)のゲインＸを乗算し、式(４)のオフセット値Ｙ
を加算することで、ディジタルインターフェース規格の
データレベルに変換を行うことができる。
【０００４】次に、以上説明したレート変換回路の動作
を具体例によって説明する。ディジタル信号処理回路１
５では、サンプリングレートが１８ＭＨｚ、データのレ
ンジが５０〜５８６のディジタルデータを処理している
とする。このディジタルデータを、ディジタル映像機器
のインターフェース規格である、Ｄ１のデータフォーマ
ットに変換するには、サンプリングレートを１８ＭＨｚ
から１３．５ＭＨｚに、５０〜５８６のデータのレベル
を、６４〜９４０のレベルに変換する必要がある。サン
プリングレートの変換は、補間フィルタ１６で、１８Ｍ
Ｈｚのサンプリングレートの信号から、１３．５ＭＨｚ
のサンプリングレートのディジタル信号を予測(補間)生
成することで行われる。 一般に、補間値を得る為の補
間フィルタは、フィルタ係数が時間によって切り替わ
る、時変係数フィルタで構成する方法がとられる。 こ
の時変係数フィルタは、図５に示すように、ＲＡＭなど
の記憶装置に記憶された、１８ＭＨｚと１３．５ＭＨｚ
のデータの位相差に応じた複数のフィルタ係数を、入力
のサンプリングレート(１８ＭＨｚ)で切換えながら入力
する各データに乗算し、これらの総加算値を出力する構
成であり、この総加算値が補間値となる。
を具体例によって説明する。ディジタル信号処理回路１
５では、サンプリングレートが１８ＭＨｚ、データのレ
ンジが５０〜５８６のディジタルデータを処理している
とする。このディジタルデータを、ディジタル映像機器
のインターフェース規格である、Ｄ１のデータフォーマ
ットに変換するには、サンプリングレートを１８ＭＨｚ
から１３．５ＭＨｚに、５０〜５８６のデータのレベル
を、６４〜９４０のレベルに変換する必要がある。サン
プリングレートの変換は、補間フィルタ１６で、１８Ｍ
Ｈｚのサンプリングレートの信号から、１３．５ＭＨｚ
のサンプリングレートのディジタル信号を予測(補間)生
成することで行われる。 一般に、補間値を得る為の補
間フィルタは、フィルタ係数が時間によって切り替わ
る、時変係数フィルタで構成する方法がとられる。 こ
の時変係数フィルタは、図５に示すように、ＲＡＭなど
の記憶装置に記憶された、１８ＭＨｚと１３．５ＭＨｚ
のデータの位相差に応じた複数のフィルタ係数を、入力
のサンプリングレート(１８ＭＨｚ)で切換えながら入力
する各データに乗算し、これらの総加算値を出力する構
成であり、この総加算値が補間値となる。
【０００５】また、レベルシフト回路１７において、５
０〜５８６のレベルのデータを６４〜９４０のレベルの
データに変換する。ここで、レベルシフト回路１７にお
いて、データに乗算するゲインＸは、上記(３)式に、Ａ
＝５０，Ｂ＝５８６，Ｃ＝６４，Ｄ＝９４０を代入する
事により、 Ｘ＝１．６４６６１６５４１ ・・・・・・・・・・・・・ (５) を得る。また、オフセット値Ｙは、上記式(４)にＡ〜Ｄ
を代入することにより、 Ｙ＝−１８．３ ・・・・・・・・・・・・・・・・・・・ (６) となる。ここで、ゲインＸを、上記の値に近似した、 Ｘ’＝１．６４６４８３７５ ・・・・・・・・・・・・・ (７) にすると、 Ｘ’＝１＋１/２＋１/８＋1/64＋1/256＋1/512 ・・・・・ (８) に展開できる。ここで、レベルシフト回路１７の入力デ
ータをαとすると、このデータがＸ’倍されたαＸ’
は、 αＸ’＝α＋α/２＋α/８＋α/64＋α/256＋α/512 ・・・（９） となる。
０〜５８６のレベルのデータを６４〜９４０のレベルの
データに変換する。ここで、レベルシフト回路１７にお
いて、データに乗算するゲインＸは、上記(３)式に、Ａ
＝５０，Ｂ＝５８６，Ｃ＝６４，Ｄ＝９４０を代入する
事により、 Ｘ＝１．６４６６１６５４１ ・・・・・・・・・・・・・ (５) を得る。また、オフセット値Ｙは、上記式(４)にＡ〜Ｄ
を代入することにより、 Ｙ＝−１８．３ ・・・・・・・・・・・・・・・・・・・ (６) となる。ここで、ゲインＸを、上記の値に近似した、 Ｘ’＝１．６４６４８３７５ ・・・・・・・・・・・・・ (７) にすると、 Ｘ’＝１＋１/２＋１/８＋1/64＋1/256＋1/512 ・・・・・ (８) に展開できる。ここで、レベルシフト回路１７の入力デ
ータをαとすると、このデータがＸ’倍されたαＸ’
は、 αＸ’＝α＋α/２＋α/８＋α/64＋α/256＋α/512 ・・・（９） となる。
【０００６】式(９)を回路で構成した一例が、図６のビ
ットシフト加算部１８である。以下、図６を用いて、レ
ベルシフト回路１７の具体的な構成、動作を説明する。
入力端子２０からデータαが入力したとすると、このデ
ータαは加算器３８のＡ入力と、ビットシフト回路２
２，２３，２４，２５，２６に加えられる。このビット
シフト回路は、図７のようなビットシフトを行うことに
より、２進乗算を行う。 図７は、入力データを１／２
倍して出力する場合である。このようにして、ビットシ
フト回路２２，２３，２４，２５，２６は入力データα
に対して、それぞれ、α/２，α/８，α/６４，α/２５
６，α/５１２ 倍して出力する。以下、ビットシフト加
算部１８における、ゲインＸ’の算出動作を説明する。
加算器３８の入力には、入力端子２０からのデータαと
ビットシフト回路２２の出力データ２７が入力し、これ
らを加算した出力データ３２である、α＋α/２を出力
する。加算器３９の入力には、加算器３８の出力データ
３２とビットシフト回路２３の出力データが入力し、こ
れらの加算値である、α＋α/２＋α/８を、出力データ
３３として出力する。以下同様にして、加算器４０は加
算器３９からの出力データ３３とビットシフト回路２４
の出力データ２９を加算出力し、加算器４１は加算器４
０の出力３４とビットシフト回路２５の出力３０を加算
出力し、加算器４２は加算器４１の出力３６とビットシ
フト回路２６の出力３１を加算出力する。その結果、加
算器４２による加算結果が、上記式(９)を満たすことに
なる。ここで、オフセット加算部１９は、ビットシフト
加算部１８からの出力３５とオフセット値４４を加算器
４３で加算し出力する。この出力３７がレベルシフト回
路１７の最終出力となる。このとき、出力はＤ１規格の
データレンジおよびサンプリングレートに変換されてい
る。
ットシフト加算部１８である。以下、図６を用いて、レ
ベルシフト回路１７の具体的な構成、動作を説明する。
入力端子２０からデータαが入力したとすると、このデ
ータαは加算器３８のＡ入力と、ビットシフト回路２
２，２３，２４，２５，２６に加えられる。このビット
シフト回路は、図７のようなビットシフトを行うことに
より、２進乗算を行う。 図７は、入力データを１／２
倍して出力する場合である。このようにして、ビットシ
フト回路２２，２３，２４，２５，２６は入力データα
に対して、それぞれ、α/２，α/８，α/６４，α/２５
６，α/５１２ 倍して出力する。以下、ビットシフト加
算部１８における、ゲインＸ’の算出動作を説明する。
加算器３８の入力には、入力端子２０からのデータαと
ビットシフト回路２２の出力データ２７が入力し、これ
らを加算した出力データ３２である、α＋α/２を出力
する。加算器３９の入力には、加算器３８の出力データ
３２とビットシフト回路２３の出力データが入力し、こ
れらの加算値である、α＋α/２＋α/８を、出力データ
３３として出力する。以下同様にして、加算器４０は加
算器３９からの出力データ３３とビットシフト回路２４
の出力データ２９を加算出力し、加算器４１は加算器４
０の出力３４とビットシフト回路２５の出力３０を加算
出力し、加算器４２は加算器４１の出力３６とビットシ
フト回路２６の出力３１を加算出力する。その結果、加
算器４２による加算結果が、上記式(９)を満たすことに
なる。ここで、オフセット加算部１９は、ビットシフト
加算部１８からの出力３５とオフセット値４４を加算器
４３で加算し出力する。この出力３７がレベルシフト回
路１７の最終出力となる。このとき、出力はＤ１規格の
データレンジおよびサンプリングレートに変換されてい
る。
【０００７】
【発明が解決しようとする課題】以上説明したレベルシ
フト回路では、補間フィルタ前段のディジタル信号処理
回路で処理されるデータのレベルやレート変換回路の出
力を、異なるディジタルインターフェースに変更する場
合、ビットシフト加算器や、オフセット加算回路の変更
を行う必要がある。 この場合、ビットシフト加算器で
データに乗算するゲインを回路で構成するのが容易でな
い場合、ハードウェアの増大、回路の複雑化という問題
を生じる。本発明はこれらの問題に鑑み、第１のサンプ
リングクロックでディジタル信号処理された信号を、目
的のインターフェース規格で決められた第２のサンプリ
ングレートに変換を行い、かつ、データレベルの変換
を、簡易な回路構成で容易にレベルシフト変換をも行う
レート変換回路を実現することを目的とする。
フト回路では、補間フィルタ前段のディジタル信号処理
回路で処理されるデータのレベルやレート変換回路の出
力を、異なるディジタルインターフェースに変更する場
合、ビットシフト加算器や、オフセット加算回路の変更
を行う必要がある。 この場合、ビットシフト加算器で
データに乗算するゲインを回路で構成するのが容易でな
い場合、ハードウェアの増大、回路の複雑化という問題
を生じる。本発明はこれらの問題に鑑み、第１のサンプ
リングクロックでディジタル信号処理された信号を、目
的のインターフェース規格で決められた第２のサンプリ
ングレートに変換を行い、かつ、データレベルの変換
を、簡易な回路構成で容易にレベルシフト変換をも行う
レート変換回路を実現することを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するため、レート変換を行うための補間フィルタ係数の
ゲイン（係数の総和）を、ディジタルインターフェース
に対応したものとし、種々のディジタルインターフェー
スに対応した複数の補間フィルタ係数をテーブル化し、
係数ＲＯＭに記憶させ、対応するフィルタ係数を読み出
し、レート変換回路を制御する構成としたものである。
以上のように、種々のディジタルインターフェースに対
応した補間フィルタ係数をテーブル化し、ＲＯＭに記憶
させておき、所望の補間フィルタ係数をＲＯＭから読出
すことで、レート変換回路のハードウェアの縮小が可能
となり、また、様々なディジタルインターフェースに容
易に対処できる。
するため、レート変換を行うための補間フィルタ係数の
ゲイン（係数の総和）を、ディジタルインターフェース
に対応したものとし、種々のディジタルインターフェー
スに対応した複数の補間フィルタ係数をテーブル化し、
係数ＲＯＭに記憶させ、対応するフィルタ係数を読み出
し、レート変換回路を制御する構成としたものである。
以上のように、種々のディジタルインターフェースに対
応した補間フィルタ係数をテーブル化し、ＲＯＭに記憶
させておき、所望の補間フィルタ係数をＲＯＭから読出
すことで、レート変換回路のハードウェアの縮小が可能
となり、また、様々なディジタルインターフェースに容
易に対処できる。
【０００９】
【発明の実施の形態】以下、本発明の一実施例を図１を
用いて詳細に説明する。図１は本発明におけるレート変
換回路の構成の１例であり、係数用ＲＯＭ５には図２に
示すように、様々なディジタルインターフェース規格に
対応した補間フィルタ係数がテーブル化され、記憶され
ている。以下、本発明の動作原理を図１を用いて説明す
る。図において、１は本レート変換回路出力のディジタ
ルインターフェース規格フォーマットとは異なるデータ
レベル、サンプリングレートでディジタルデータを処理
するディジタル信号処理回路である。 このディジタル
信号処理回路１からの出力データは、電源投入時等のセ
ットアップ期間に、アドレスカウンタ４から、レート変
換回路出力のディジタルインターフェース規格に対応し
た係数データの格納されているアドレスデータを発生さ
せることにより、係数用ＲＯＭ５から補間フィルタ２に
フィルタ係数がロードされる。この係数データはディジ
タルインターフェース規格のデータレベルに変換するた
めに必要なゲイン(係数の総和)に調整されたデータであ
る。この係数のゲインは補間フィルタ２がオーバーフロ
ーを起こさないよう、１以下になるよう調整されてい
る。 すなわち、レベルシフトするために必要なゲイン
がＧであるとすると、係数の総和が１以下になる数値Ｈ
でＧを除算し、Ｇ／Ｈを係数データのゲインとする。ロ
ードされた係数データにより、ディジタル信号処理回路
１の出力データは、補間フィルタ２でディジタルインタ
ーフェース規格のサンプリングレートに変換が行われ
る。 その出力データは、レベルシフト回路３でＨ倍さ
れ、オフセット値が加算され、ディジタルインターフェ
ース規格のデータとなり出力される。
用いて詳細に説明する。図１は本発明におけるレート変
換回路の構成の１例であり、係数用ＲＯＭ５には図２に
示すように、様々なディジタルインターフェース規格に
対応した補間フィルタ係数がテーブル化され、記憶され
ている。以下、本発明の動作原理を図１を用いて説明す
る。図において、１は本レート変換回路出力のディジタ
ルインターフェース規格フォーマットとは異なるデータ
レベル、サンプリングレートでディジタルデータを処理
するディジタル信号処理回路である。 このディジタル
信号処理回路１からの出力データは、電源投入時等のセ
ットアップ期間に、アドレスカウンタ４から、レート変
換回路出力のディジタルインターフェース規格に対応し
た係数データの格納されているアドレスデータを発生さ
せることにより、係数用ＲＯＭ５から補間フィルタ２に
フィルタ係数がロードされる。この係数データはディジ
タルインターフェース規格のデータレベルに変換するた
めに必要なゲイン(係数の総和)に調整されたデータであ
る。この係数のゲインは補間フィルタ２がオーバーフロ
ーを起こさないよう、１以下になるよう調整されてい
る。 すなわち、レベルシフトするために必要なゲイン
がＧであるとすると、係数の総和が１以下になる数値Ｈ
でＧを除算し、Ｇ／Ｈを係数データのゲインとする。ロ
ードされた係数データにより、ディジタル信号処理回路
１の出力データは、補間フィルタ２でディジタルインタ
ーフェース規格のサンプリングレートに変換が行われ
る。 その出力データは、レベルシフト回路３でＨ倍さ
れ、オフセット値が加算され、ディジタルインターフェ
ース規格のデータとなり出力される。
【００１０】つぎに、本実施例について具体的に説明す
る。従来の技術で説明したのと同様に、ディジタル信号
処理回路１ではサンプリングレート１８ＭＨｚ、データ
のレベルが５０から５８２であるディジタルデータを処
理しているとする。 このディジタルデータを、ディジ
タル映像機器のインターフェース規格であるＤ１のデー
タフォーマットに変換するには、サンプリングレート１
３．５ＭＨｚ、データを６４〜９４０のレベルに変換す
る必要がある。次に、ディジタル信号処理回路１の出力
を、Ｄ１用の係数データがロードされた補間フィルタ２
で、サンプリングレートの変換を行う。ここで、レベル
シフトするために必要なゲインＸは、前述の従来技術に
て、式(５)に示したように、 Ｘ＝１.６４６６１６５４１ ・・・・・・・・・・（５） である。 これを、１以下になるよう、Ｘを１.７５で
除算すると Ｘ/１.７５＝０.９４０９２３７３７ ・・・・・・（６） となる。 ここで、この１.７５という値は、回路で構
成し易いものを考慮し、選択したものである。係数デー
タのフォーマットが小数点以下１１ビットの精度である
と、(６)式は Ｇ＝０.９４０９１７９６８ ・・・・・・・・・・（７） となり、補間フィルタ２の出力は、式(７)のゲインで乗
算された１３．５ＭＨｚのデータが出力される。この出
力はレベルシフト回路３でデータのレベルシフトが行わ
れる。
る。従来の技術で説明したのと同様に、ディジタル信号
処理回路１ではサンプリングレート１８ＭＨｚ、データ
のレベルが５０から５８２であるディジタルデータを処
理しているとする。 このディジタルデータを、ディジ
タル映像機器のインターフェース規格であるＤ１のデー
タフォーマットに変換するには、サンプリングレート１
３．５ＭＨｚ、データを６４〜９４０のレベルに変換す
る必要がある。次に、ディジタル信号処理回路１の出力
を、Ｄ１用の係数データがロードされた補間フィルタ２
で、サンプリングレートの変換を行う。ここで、レベル
シフトするために必要なゲインＸは、前述の従来技術に
て、式(５)に示したように、 Ｘ＝１.６４６６１６５４１ ・・・・・・・・・・（５） である。 これを、１以下になるよう、Ｘを１.７５で
除算すると Ｘ/１.７５＝０.９４０９２３７３７ ・・・・・・（６） となる。 ここで、この１.７５という値は、回路で構
成し易いものを考慮し、選択したものである。係数デー
タのフォーマットが小数点以下１１ビットの精度である
と、(６)式は Ｇ＝０.９４０９１７９６８ ・・・・・・・・・・（７） となり、補間フィルタ２の出力は、式(７)のゲインで乗
算された１３．５ＭＨｚのデータが出力される。この出
力はレベルシフト回路３でデータのレベルシフトが行わ
れる。
【００１１】レベルシフト回路３の構成図の一例を図３
に示す。このレベルシフト回路３では、入力データを
１．７５倍し、オフセット値−１８を加算する処理を行
う。ここで、入力データの１.７５倍は、以下のように
展開できることから、 １.７５＝１＋１/２＋１/４ ・・・・・・・・・・・・（８） ビットシフト加算器１３は、図３のように構成できる。
入力データ１２は、加算器８で、ビットシフト回路６で
１／２倍されたものと加算される。 加算器８の出力と
ビットシフト回路７で入力データ１２の１／４倍された
データが加算器９で加算された結果、入力データ１２が
１．７５倍され、ビットシフト加算器１３から出力され
る。 この出力をオフセット加算器１４でオフセット値
１１を加算することで、Ｄ１規格のフォーマットに変換
される。以上のようにＲＯＭ５にディジタルインターフ
ェースに対応した補間フィルタ係数書き込み、テーブル
化することで、レベルシフト回路のハードウェアの減少
を図ることができ、出力のディジタルインターフェース
を変更する際にも容易に対処できる。
に示す。このレベルシフト回路３では、入力データを
１．７５倍し、オフセット値−１８を加算する処理を行
う。ここで、入力データの１.７５倍は、以下のように
展開できることから、 １.７５＝１＋１/２＋１/４ ・・・・・・・・・・・・（８） ビットシフト加算器１３は、図３のように構成できる。
入力データ１２は、加算器８で、ビットシフト回路６で
１／２倍されたものと加算される。 加算器８の出力と
ビットシフト回路７で入力データ１２の１／４倍された
データが加算器９で加算された結果、入力データ１２が
１．７５倍され、ビットシフト加算器１３から出力され
る。 この出力をオフセット加算器１４でオフセット値
１１を加算することで、Ｄ１規格のフォーマットに変換
される。以上のようにＲＯＭ５にディジタルインターフ
ェースに対応した補間フィルタ係数書き込み、テーブル
化することで、レベルシフト回路のハードウェアの減少
を図ることができ、出力のディジタルインターフェース
を変更する際にも容易に対処できる。
【００１２】
【発明の効果】以上述べたように本発明によれば、従来
に比べて、ハードウェアの減少および簡易化が図れるレ
ート変換回路が実現でき、しかも、様々なディジタルイ
ンターフェースに応じた補間フィルタ係数を、外部情報
によって切り換えられるため、レート変換回路の出力の
フォーマットを変更する場合でも容易に対処できる。
に比べて、ハードウェアの減少および簡易化が図れるレ
ート変換回路が実現でき、しかも、様々なディジタルイ
ンターフェースに応じた補間フィルタ係数を、外部情報
によって切り換えられるため、レート変換回路の出力の
フォーマットを変更する場合でも容易に対処できる。
【図１】本発明のレート変換回路の構成例を示す図
【図２】本発明のＲＯＭのメモリマップを示す図
【図３】本発明のレベルシフト回路を示す図
【図４】従来のレート変換回路の構成例を示す図
【図５】時変係数フィルタを示す構成図
【図６】従来のレベルシフト回路の構成を示す図
【図７】ビットシフト回路を示す図
１：ディジタル信号処理回路、２：補間フィルタ、３：
レベルシフト回路、４：アドレスカウンタ、５：係数用
ＲＯＭ、６，７：レベルシフト回路、８〜１０：加算
器、１１：オフセット値、１２：ビットシフト回路の入
力データ、１３：ビットシフト加算器、１４：オフセッ
ト加算器。
レベルシフト回路、４：アドレスカウンタ、５：係数用
ＲＯＭ、６，７：レベルシフト回路、８〜１０：加算
器、１１：オフセット値、１２：ビットシフト回路の入
力データ、１３：ビットシフト加算器、１４：オフセッ
ト加算器。
Claims (3)
- 【請求項１】 第１のサンプリングレートのディジタル
データを第２のサンプリングレートのディジタルデータ
に変換するレート変換回路において、複数のレート変換
比率およびレベルシフトを行うためのゲイン(フィルタ
係数の総和)に対応した複数のフィルタ係数をテーブル
化して記憶する手段を設け、対応するフィルタ係数を読
み出すことで、上記第２のサンプリングレートのディジ
タルデータを得ることを特徴とするレート変換回路。 - 【請求項２】 第１のサンプリングレートのディジタル
データを第２のサンプリングレートのディジタルデータ
に変換するレート変換回路において、複数のレート変換
比率およびレベルシフトを行うためのゲイン(フィルタ
係数の総和)に対応した複数のフィルタ係数をテーブル
化して記憶する手段を設け、当該ディジタルデータの無
効期間(セットアップ期間)中に、上記記憶手段から対応
するフィルタ係数を読み出すことで、サンプリングレー
トの変換およびレベルシフトを行い、上記第２のサンプ
リングレートのディジタルデータを得ることを特徴とす
るレート変換回路。 - 【請求項３】 請求項２に記載のレート変換回路におい
て、上記記憶手段に記憶された複数のフィルタ係数をデ
ィジタルインターフェース規格に対応したものとするこ
とで、ディジタルインターフェース規格のディジタルデ
ータを得ることを特徴とするレート変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12572196A JPH09312549A (ja) | 1996-05-21 | 1996-05-21 | レート変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12572196A JPH09312549A (ja) | 1996-05-21 | 1996-05-21 | レート変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312549A true JPH09312549A (ja) | 1997-12-02 |
Family
ID=14917127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12572196A Pending JPH09312549A (ja) | 1996-05-21 | 1996-05-21 | レート変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09312549A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359823B1 (ko) * | 2000-06-22 | 2002-11-07 | 엘지전자 주식회사 | 필터 계수 생성 장치 |
| JP2007073107A (ja) * | 2005-09-06 | 2007-03-22 | D & M Holdings Inc | オーディオ信号出力装置 |
| JP2007093678A (ja) * | 2005-09-27 | 2007-04-12 | D & M Holdings Inc | オーディオ信号出力装置 |
-
1996
- 1996-05-21 JP JP12572196A patent/JPH09312549A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359823B1 (ko) * | 2000-06-22 | 2002-11-07 | 엘지전자 주식회사 | 필터 계수 생성 장치 |
| JP2007073107A (ja) * | 2005-09-06 | 2007-03-22 | D & M Holdings Inc | オーディオ信号出力装置 |
| JP2007093678A (ja) * | 2005-09-27 | 2007-04-12 | D & M Holdings Inc | オーディオ信号出力装置 |
| JP4704872B2 (ja) * | 2005-09-27 | 2011-06-22 | 株式会社ディーアンドエムホールディングス | オーディオ信号出力装置 |
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