JPH0512326A - メモリ - Google Patents

Abstract

(57)【要約】 【目的】 高速に補間処理を行うとともに、補間処理の
ための部品点数を少なくする。 【構成】 アドレス演算手段１０は整数アドレス入力端
子１からの整数アドレス入力ａからアドレスｂとアドレ
スｅを演算する。偶数アドレス記憶手段３１はアドレス
ｅの指すデータをデータｆとし、奇数アドレス記憶手段
３２はアドレスｂの指すデータをデータｇとする。係数
演算手段２０は小数点下アドレス入力端子２からの小数
点下アドレス入力ｈから係数ｊと係数ｋを演算する。補
間演算手段４０はデータｆに係数ｊを乗じたものとデー
タｇに係数ｋを乗じたものを加算してデータ入出力端子
３に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、アナログ信号のサン
プリングデータを補間する機能を備えたメモリに関する
ものである。

【０００２】

【従来の技術】ディジタルコンピュータはアナログ信号
を直接処理することができない。このため、通常はアナ
ログ信号をある間隔でサンプリングし、離散データに変
換して処理を行う。しかし処理内容によっては、サンプ
リング後にサンプリング間隔を変更したい場合がある。

【０００３】サンプリング間隔を変更するには、サンプ
ルデータ間にデータを補間すれば良い。従来、このよう
な補間は、システム内の汎用プロセッサや信号処理専用
プロセッサを用いたソフトウェア処理あるいは補間ハー
ドウェアを用いたハードウェア処理により行われてい
た。

【０００４】ソフトウェア処理の場合は、プロセッサが
メモリからデータを読み出し、数ステップないし数百ス
テップの命令によって表現される補間アルゴリズムに従
って補間を行う。ハードウェア処理の場合は、補間アル
ゴリズムを論理回路で構成し、この論理回路が自発的あ
るいはプロセッサの助けを借りてメモリからデータを読
み出し、補間を行う。

【０００５】

【発明が解決しようとする課題】ソフトウェア処理の場
合は、１つのデータを補間するために数ステップないし
数百ステップの命令を実行する必要があり、処理時間が
かかってしまうため周波数の高いアナログ信号を処理す
ることができない。ハードウェア処理の場合は、ソフト
ウェア処理に比べて高速に補間を行うことができる。し
かし、部品点数が増加するためシステムの小型化が阻害
される。

【０００６】したがって、この発明の目的は、高速に補
間処理を行うことができるとともに、補間処理のための
部品点数を少なくすることができるメモリを提供するこ
とである。

【０００７】

【課題を解決するための手段】この発明は、補間アルゴ
リズムを一意に定め、補間用の回路要素をメモリの内部
に組み入れたことを特徴とする。通常、サンプリングデ
ータは連続したアドレスに書き込まれる。このときのア
ドレスは整数である。一方、補間とはサンプリングデー
タ間つまり非整数アドレスのデータを補うことである。
このため、この発明ではアドレスの表現に整数アドレス
と小数点下アドレスからなる小数アドレスという概念を
導入している。

【０００８】この発明のメモリは、サンプリングデータ
を格納するもので、除算手段と、第１の加算手段と、ア
ドレス選択手段と、減算手段と、第１および第２の係数
選択手段と、第１および第２の書き込み制御手段と、読
み出し制御手段と、偶数アドレス用記憶手段と、奇数ア
ドレス用記憶手段と、第１および第２の乗算手段と、第
２の加算手段とで構成され、整数アドレスに格納したデ
ータから小数アドレスのデータを補間して出力するよう
にしている。

【０００９】除算手段は、整数アドレスを入力とし、入
力を２で整数除算した商を商出力とし、剰余を剰余出力
とするものである。第１の加算手段は、除算手段の商出
力を入力とし、入力に１を加えて和出力とするものであ
る。アドレス選択手段は、除算手段の商出力と剰余出力
と第１の加算手段の出力とを入力とし、除算手段の剰余
出力が０であれば除算手段の商出力を出力とし、除算手
段の剰余出力が０でなければ第１の加算手段の和出力を
出力とするものである。

【００１０】減算手段は、小数点下アドレスを入力と
し、１から入力を減じて出力とするものである。第１の
係数選択手段は、小数点下アドレスと減算手段の出力と
除算手段の剰余出力とを入力とし、除算手段の剰余出力
が０であれば小数点下アドレスを出力とし、除算手段の
剰余出力が０でなければ減算手段の出力を出力とするも
のである。第２の係数選択手段は、小数点下アドレスと
減算手段の出力と除算手段の剰余出力とを入力とし、除
算手段の剰余出力が０であれば減算手段の出力を出力と
し、除算手段の剰余出力が０でなければ小数点下アドレ
スを出力とするものである。

【００１１】第１の書き込み制御手段は、制御信号と除
算手段の剰余出力とを入力とし、制御信号が書き込みを
指示しかつ除算手段の剰余出力が０のときに第１の書き
込み制御信号を有効とするものである。第２の書き込み
制御手段は、制御信号と除算手段の剰余出力とを入力と
し、制御信号が書き込みを指示しかつ除算手段の剰余出
力が０でないときに第２の書き込み制御信号を有効とす
るものである。読み出し制御手段は、制御信号を入力と
し、制御信号が読み出しを指示しているときに読み出し
制御信号を有効とするものである。

【００１２】偶数アドレス用記憶手段は、アドレス選択
手段の出力と第１の書き込み制御信号と読み出し制御信
号とデータとを入力とし、第１の書き込み制御信号が有
効のときにアドレス選択手段の出力をアドレスとしてデ
ータを記憶し、読み出し制御信号が有効のときにアドレ
ス選択手段の出力をアドレスとしてデータを出力するも
のである。奇数アドレス用記憶手段は、除算手段の商出
力と第２の書き込み制御信号と読み出し制御信号とデー
タとを入力とし、第２の書き込み制御信号が有効のとき
に除算手段の商出力をアドレスとしてデータを記憶し、
読み出し制御信号が有効のときに除算手段の商出力をア
ドレスとしてデータを出力するものである。

【００１３】第１の乗算手段は、偶数アドレス用記憶手
段から出力されるデータと第１の係数選択手段の出力と
を入力とし、それらの積を出力とするものである。第２
の乗算手段は、奇数アドレス用記憶手段から出力される
データと第２の係数選択手段の出力とを入力とし、それ
らの積を出力とする第２の乗算手段と、第２の加算手段
は、第１および第２の乗算手段の出力を入力とし、和を
出力とするものである。

【００１４】

【作用】アナログ信号を時間サンプリングして求めたデ
ータＰ，Ｑ間の未知データＲを一次補間によって求める
とき、Ｐ−Ｑ間の時間的距離を１に正規化し、Ｐ−Ｒ間
の時間的距離をＴと置くと、補間式は

【００１５】

【数１】Ｒ＝（１−Ｔ）・Ｐ＋Ｔ・Ｑ となる。補間を行う場合、整数アドレスと小数点下アド
レスからなる小数アドレスによって補間データの位置を
指定し、補間データを挟む２つのデータから補間データ
を求める。

【００１６】ここで、補間データを挟む２つのデータの
アドレスに注目すると、これら２つのアドレスは必ず偶
数と奇数のペアになっている。そこで、偶数アドレス専
用の偶数アドレス用記憶手段と奇数アドレス専用の奇数
アドレス用記憶手段の２つを設け、２つのデータを同時
に読み出すことを可能にしている。ここでは、２つのデ
ータが数１のＰとＱ、小数点下アドレスがＴに相当す
る。

【００１７】まず、整数アドレスからは、除算手段と第
１の加算手段とアドレス選択手段とにより、偶数アドレ
ス用記憶手段のアドレスと奇数アドレス用記憶手段のア
ドレスが求められる。整数アドレスが偶数のときは偶数
アドレス用記憶手段のアドレスと奇数アドレス用記憶手
段のアドレスは共に整数アドレスを２で整数除算した商
となり、整数アドレスが奇数のときは偶数アドレス用記
憶手段のアドレスは整数アドレスを２で整数除算した商
に１を加えた値になり、奇数アドレス用記憶手段のアド
レスは整数アドレスを２で整数除算した商となる。

【００１８】一方、小数点下アドレスからは、減算手段
と第１および第２の係数選択手段により、第１の係数と
第２の係数が求められる。整数アドレスが偶数なら第１
の係数に、奇数なら第２の係数に小数点下アドレスの値
が代入され、残りの係数には、２つの係数の和が常に１
となる関係にあるため、１から小数点下アドレスを減じ
た値が代入される。

【００１９】制御信号が読み出しを指示している場合、
読み出し制御手段によって読み出し制御信号が有効にさ
れる。偶数アドレス用記憶手段から第１のデータおよび
奇数アドレス用記憶手段から第２のデータが読み出され
る。そして、第１および第２の乗算手段により第１およ
び第２のデータにそれぞれ第１および第２の係数が掛け
られ、さらに第１および第２の乗算手段の出力が加算さ
れて一次補間データが求められる。

【００２０】また、制御信号が書き込みを指示している
場合、整数アドレスが偶数のときは第１の書き込み制御
手段により第１の書き込み制御信号が有効になり偶数ア
ドレス用記憶手段に書き込みが行われ、整数アドレスが
奇数のときは第２の書き込み制御手段により第２の書き
込み制御信号が有効になり奇数アドレス用記憶手段に書
き込みが行われる。このとき小数点下アドレスは無視さ
れる。

【００２１】上記動作を行うメモリを用いることによ
り、ハードウェアの量（部品点数）を抑えると同時に高
速な補間処理を行うシステムを構成することが可能とな
る。

【００２２】

【実施例】以下に、この発明の一実施例を図面を参照し
て説明する。図１はこの発明の一実施例のメモリの構成
を示す内部ブロック図である。このメモリは、図１に示
すように、大きく分けると、アドレス演算手段１０と、
係数演算手段２０と、記憶手段３０と、補間演算手段４
０と、制御手段５０とからなる。

【００２３】さらに、細かく分けると、アドレス演算手
段１０は、除算手段１１と、第１の加算手段１２と、ア
ドレスマルチプレクサ（アドレス選択手段）１３とから
なる。係数演算手段２０は、減算手段２１と、係数マル
チプレクサ（第１および第２の係数選択手段）２２，２
３とからなる。記憶手段３０は、偶数アドレス用記憶手
段３１と、奇数アドレス用記憶手段３２とからなる。補
間演算手段４０は、第１および第２の乗算手段４１，４
２と、第２の加算手段４３とからなる。制御手段５０
は、第１および第２の書き込み制御手段５１，５２と、
読み出し制御手段５３とからなる。

【００２４】アドレス演算手段１０において、除算手段
１１は、整数アドレス入力端子１より加えられる整数ア
ドレスａを入力とし、入力を２で整数除算した商を商出
力ｂとし、剰余を剰余出力ｃとする。また、第１の加算
手段１２は、除算手段１１の商出力ｂを入力とし、入力
に“１”を加えて和出力ｄとする。また、アドレスマル
チプレクサ１３は、除算手段１１の商出力ｂと剰余出力
ｃと第１の加算手段１２の出力ｄとを入力とし、除算手
段１１の剰余出力ｃが０であれば除算手段１１の商出力
ｂを出力ｅとし、除算手段１１の剰余出力ｃが０でなけ
れば第１の加算手段１２の和出力ｄを出力ｅとする。

【００２５】係数演算手段２０において、減算手段２１
は、小数点下アドレス入力端子２より加えられる小数点
下アドレスｈを入力とし、１から入力を減じて出力ｉと
する。第１の係数マルチプレクサ２２は、小数点下アド
レスｈと減算手段２１の出力ｉと除算手段１１の剰余出
力ｃとを入力とし、除算手段１１の剰余出力ｃが０であ
れば小数点下アドレスｈを出力ｊとし、除算手段１１の
剰余出力ｃが０でなければ減算手段２１の出力ｉを出力
ｊとする。第２の係数マルチプレクサ２３は、小数点下
アドレスｈと減算手段２１の出力ｉと除算手段１１の剰
余出力ｃとを入力とし、除算手段１１の剰余出力ｃが０
であれば減算手段２１の出力ｉを出力ｋとし、除算手段
１１の剰余出力ｃが０でなければ小数点下アドレスｈを
出力ｋとする。

【００２６】制御手段５０において、第１の書き込み制
御手段５１は、制御信号入力端子４より加えられる制御
信号ｏと除算手段１１の剰余出力ｃとを入力とし、制御
信号ｏが書き込みを指示しかつ除算手段１１の剰余出力
ｃが０のときに第１の書き込み制御信号ｐを有効とす
る。第２の書き込み制御手段５２は、制御信号ｏと除算
手段１１の剰余出力ｃとを入力とし、制御信号ｏが書き
込みを指示しかつ除算手段１１の剰余出力ｃが０でない
ときに第２の書き込み制御信号ｑを有効とする。読み出
し制御手段５３は、制御信号ｏを入力とし、制御信号ｏ
が読み出しを指示しているときに読み出し制御信号ｒを
有効とする。

【００２７】記憶手段３０において、偶数アドレス用記
憶手段３１は、アドレスマルチプレクサ１３の出力ｅと
第１の書き込み制御信号ｐと読み出し制御信号ｒとデー
タｎとを入力とし、第１の書き込み制御信号ｐが有効の
ときにアドレスマルチプレクサ１３の出力ｅをアドレス
としてデータｎを記憶し、読み出し制御信号ｒが有効の
ときにアドレスマルチプレクサ１３の出力ｅをアドレス
としてデータｆを出力する。奇数アドレス用記憶手段３
２は、除算手段１１の商出力ｂと第２の書き込み制御信
号ｑと読み出し制御信号ｒとデータｎとを入力とし、第
２の書き込み制御信号ｑが有効のときに除算手段１１の
商出力ｂをアドレスとしてデータｎを記憶し、読み出し
制御信号ｒが有効のときに除算手段１１の商出力ｂをア
ドレスとしてデータｇを出力する。

【００２８】補間演算手段４０において、第１の乗算手
段４１は、偶数アドレス用記憶手段３１から出力される
データｆと第１の係数マルチプレクサの出力ｊとを入力
とし、積を出力ｌとする。第２の乗算手段４２は、奇数
アドレス用記憶手段３２から出力されるデータｇと第２
の係数マルチプレクサの出力ｋとを入力とし、積を出力
ｍとする。第２の加算手段４３は、第１および第２の乗
算手段４１，４２の出力ｌ，ｍを入力とし、和を出力ｎ
として、データ入出力端子３へ送る。

【００２９】つぎに、このメモリの動作を説明する。た
だし、ここでは制御信号入力端子４から入力される制御
信号ｏは読み出しを指示しているものとして読み出し時
動作について説明する。まず、整数アドレス信号ａが整
数アドレス入力端子１からアドレス演算手段１０に送ら
れる。アドレス演算手段１０では、除算手段１１で整数
アドレスａを“２”で整数除算し、商出力ｂと剰余出力
ｃを得る。また、加算手段１２では、商出力ｂに“１”
を加え和出力ｄを得る。アドレスマルチプレクサ（アド
レス選択手段）１３では、剰余出力ｃが０であるとき商
出力ｂを出力ｅとし、剰余出力ｃが０でないとき和出力
ｄを出力ｅとする。商出力ｂおよび出力ｅは記憶手段３
０に送られ、剰余出力ｃは係数演算手段２０に送られ
る。

【００３０】制御手段５０では、制御信号ｏが第１およ
び第２の書き込み制御手段５１，５２および読み出し制
御手段５３に送られる。この例では、制御信号ｏが読み
出しを指示しているので、第１および第２の書き込み制
御手段５１，５２は書き込み制御信号ｐ，ｑを無効と
し、読み出し制御手段５３は読み出し制御信号ｒを有効
とする。

【００３１】記憶手段３０では、読み出し制御信号ｒが
有効であるので、出力ｅをアドレスとして偶数アドレス
用記憶手段３１からデータｆが読み出され、同時に商出
力ｂをアドレスとして奇数アドレス用記憶手段３２から
データｇが読み出される。データｆおよびデータｇは補
間手段４０に送られる。一方、小数点下アドレスｈは、
小数点下アドレス入力端子２から係数演算手段２０に送
られる。係数演算手段２０では、減算手段２１が“1.0
0”から小数点下アドレスｈを減じ、差出力ｉを得る。
係数マルチプレクサ（第１の係数選択手段）２２は、剰
余出力ｃが０であるときに差出力ｉを係数出力ｊとし、
剰余出力ｃが０でないときに小数点下アドレスｈを係数
出力ｊとする。係数マルチプレクサ（第２の係数選択手
段）２３は、剰余出力ｃが０であるときに小数点下アド
レスｈを係数出力ｋとし、剰余出力ｃが０でないときに
差出力ｉを係数出力ｋとする。係数出力ｊおよび係数出
力ｋは補間手段４０に送られる。

【００３２】補間演算手段４０では、乗算手段４１がデ
ータｆに係数出力ｊを乗じ、積出力ｌを得る。同時に、
乗算手段４２がデータｇに係数出力ｋを乗じ、積出力ｍ
を得る。さらに、加算手段４３が積出力ｌと積出力ｍを
加え、和出力ｎを得る。この和出力ｎがメモリ１００の
出力としてデータ入出力端子３に送出される。なお、制
御信号ｏが書き込みを指示している場合、整数アドレス
ａが偶数のときは第１の書き込み制御手段５１により第
１の書き込み制御信号ｐが有効になり偶数アドレス用記
憶手段３１に書き込みが行われ、整数アドレスａが奇数
のときは第２の書き込み制御手段５２により第２の書き
込み制御信号ｑが有効になり奇数アドレス用記憶手段３
２に書き込みが行われる。このとき小数点下アドレスは
無視される。

【００３３】なお、この発明は上記実施例に限定される
ものではなく、この発明の趣旨に基づいて種々の変形が
可能であり、これらをこの発明の範囲から排除するもの
ではない。

【００３４】

【発明の効果】この発明は、整数アドレスと小数点下ア
ドレスからなる小数アドレスという概念を導入して、補
間を行う回路要素をメモリ内に組み込むことにより、メ
モリ自体に補間処理機能を付与している。このため、こ
の発明のメモリによれば、高速な補間処理を少ない部品
点数で実現することができる。

【図面の簡単な説明】

【図１】この発明の一実施例の構成を示すブロック図で
ある。

【符号の説明】

１ 整数アドレス入力端子 ２ 小数点下アドレス入力端子 ３ データ入出力端子 ４ 制御信号入力端子 １０ アドレス演算手段 １１ 除算手段 １２ 第１の加算手段 １３ アドレスマルチプレクサ（アドレス選択手段） ２０ 係数演算手段 ２１ 減算手段 ２２ 係数マルチプレクサ（第１の係数選択手段） ２３ 係数マルチプレクサ（第２の係数選択手段） ３０ 記憶手段 ３１ 偶数アドレス用記憶手段 ３２ 奇数アドレス用記憶手段 ４０ 補間演算手段 ４１ 第１の乗算手段 ４２ 第２の乗算手段 ４３ 第２の加算手段 ５０ 制御手段 ５１ 第１の書き込み制御手段 ５２ 第２の書き込み制御手段 ５３ 読み出し制御手段 １００ メモリ

Claims (1)

1. 【特許請求の範囲】 【請求項１】 サンプリングデータを格納するメモリで
   あって、 整数アドレスを入力とし、入力を２で整数除算した商を
   商出力とし、剰余を剰余出力とする除算手段と、 前記除算手段の商出力を入力とし、入力に１を加えて和
   出力とする第１の加算手段と、 前記除算手段の商出力と剰余出力と前記第１の加算手段
   の出力とを入力とし、前記除算手段の剰余出力が０であ
   れば前記除算手段の商出力を出力とし、前記除算手段の
   剰余出力が０でなければ前記第１の加算手段の和出力を
   出力とするアドレス選択手段と、 小数点下アドレスを入力とし、１から入力を減じて出力
   とする減算手段と、 前記小数点下アドレスと前記減算手段の出力と前記除算
   手段の剰余出力とを入力とし、前記除算手段の剰余出力
   が０であれば前記小数点下アドレスを出力とし、前記除
   算手段の剰余出力が０でなければ前記減算手段の出力を
   出力とする第１の係数選択手段と、 前記小数点下アドレスと前記減算手段の出力と前記除算
   手段の剰余出力とを入力とし、前記除算手段の剰余出力
   が０であれば前記減算手段の出力を出力とし、前記除算
   手段の剰余出力が０でなければ前記小数点下アドレスを
   出力とする第２の係数選択手段と、 制御信号と前記除算手段の剰余出力とを入力とし、前記
   制御信号が書き込みを指示しかつ前記除算手段の剰余出
   力が０のときに第１の書き込み制御信号を有効とする第
   １の書き込み制御手段と、 前記制御信号と前記除算手段の剰余出力とを入力とし、
   前記制御信号が書き込みを指示しかつ前記除算手段の剰
   余出力が０でないときに第２の書き込み制御信号を有効
   とする第２の書き込み制御手段と、 前記制御信号を入力とし、前記制御信号が読み出しを指
   示しているときに読み出し制御信号を有効とする読み出
   し制御手段と、 前記アドレス選択手段の出力と前記第１の書き込み制御
   信号と前記読み出し制御信号とデータとを入力とし、前
   記第１の書き込み制御信号が有効のときに前記アドレス
   選択手段の出力をアドレスとして前記データを記憶し、
   前記読み出し制御信号が有効のときに前記アドレス選択
   手段の出力をアドレスとしてデータを出力する偶数アド
   レス用記憶手段と、 前記除算手段の商出力と前記第２の書き込み制御信号と
   前記読み出し制御信号と前記データとを入力とし、前記
   第２の書き込み制御信号が有効のときに前記除算手段の
   商出力をアドレスとして前記データを記憶し、前記読み
   出し制御信号が有効のときに前記除算手段の商出力をア
   ドレスとしてデータを出力する奇数アドレス用記憶手段
   と、 前記偶数アドレス用記憶手段から出力されるデータと前
   記第１の係数選択手段の出力とを入力とし、積を出力と
   する第１の乗算手段と、 前記奇数アドレス用記憶手段から出力されるデータと前
   記第２の係数選択手段の出力とを入力とし、積を出力と
   する第２の乗算手段と、 前記第１および第２の乗算手段の出力を入力とし、和を
   出力とする第２の加算手段とを備え、 整数アドレスに格納したデータから小数アドレスのデー
   タを補間して出力するようにしたことを特徴とするメモ
   リ。