JPH08292764A

JPH08292764A - 信号切換装置

Info

Publication number: JPH08292764A
Application number: JP7099145A
Authority: JP
Inventors: Sunao Nakayama; 直中山
Original assignee: Roland Corp
Current assignee: Roland Corp
Priority date: 1995-04-25
Filing date: 1995-04-25
Publication date: 1996-11-05

Abstract

(57)【要約】【目的】本発明は、いわゆるクロスフェードにより信号
を切り換える信号切換装置に関し、チャンネルを複数備
えた場合に回路を小規模化する。【構成】２つの信号入力ポートから入力された各信号の
信号レベルを互いに補完された信号レベルに保ちなが
ら、これら各信号の信号レベルを周期的に変化させ、第
１の信号入力ポートに入力される第１の信号の信号レベ
ルが最小に制御される第１のタイミングで、第１の信号
を切換前の信号から切換後の信号に切り換えるととも
に、その第１のタイミングに引き続く、第２の信号入力
ポートに入力される第２の信号の信号レベルが最小に制
御される第２のタイミングで、第２の信号を切換前の信
号から切換後の信号に切り換える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、切換時間前の信号を時
間経過に従って減少させるとともに切換後の信号を時間
経過に従って増加させることにより所定の時間をかけて
切換前の信号から切換後の信号へと信号を切り換える信
号切換装置に関する。

【０００２】

【従来の技術】例えば電子楽器等において、例えば遅延
装置における遅延時間の切換時やディジタルフィルタに
おける係数の切換時のノイズを防止するために、切換前
の信号を時間経過とともに減少させる（フェードアウ
ト）とともに切換後の信号を時間経過とともに増加させ
る（フェードイン）ことにより所定の時間（クロスフェ
ード時間）をかけて切換前の信号から切換後の信号へと
信号切り換えるクロスフェード処理を行なう信号切換装
置が広く使用されている。

【０００３】図７は、上記のようなクロスフェード処理
を行なう信号切換装置を内蔵した、入力信号を遅延時間
変更自在に遅延させて出力する従来の遅延装置のブロッ
ク図である。この遅延装置１００は複数のチャンネル１
００＿１，１００＿２，…，１００＿ｎを有しており、
これら複数のチャンネル１００＿１，１００＿２，…，
１００＿ｎはいずれも同一の構成を有しているため、図
７、および後述する各図では、１つのチャンネルのみ回
路を示し、説明にあたってはその１つのチャンネルの説
明で代表させる。

【０００４】この遅延装置１００のチャンネル１００＿
１に入力される入力信号１は、ディレイライン１０１に
入力される。このディレイライン１０１は、入力ポイン
トＳ _i から入力した信号を遅延させて出力ポイントＳ１
もしくは出力ポイントＳ２から出力するものであり、こ
の図７では、入力ポイントＳ_i と各出力ポイントＳ１，
Ｓ２との間の各距離が各遅延時間に相当し、その遅延時
間は任意に変更可能である。このディレイライン１０１
は、実際の構成にあたってはＲＡＭが用いられ、遅延時
間は、そのＲＡＭにある信号を書き込んでから、そのＲ
ＡＭからその信号を読み出す迄の時間である。このＲＡ
Ｍはリングメモリを構成し、そのＲＡＭに信号を書き込
むアドレス（書込みアドレス）とそのＲＡＭから信号を
読み出すアドレス（読出しアドレス）は、所定のアドレ
ス差をもって、そのリングメモリ上を所定のサンプリン
グ周期に同期して同じ方向に移動する。この時、このア
ドレス差が遅延時間に相当する。

【０００５】また、図７に示す遅延装置１００のチャン
ネル１００＿１には、アドレス値１も入力される。この
アドレス値１は、書込みアドレスと読出しアドレスとの
差分、すなわち遅延時間に対応しており、この遅延装置
１００が動作している途中であってもこのアドレス値１
の変更（遅延時間の変更）が許容されている。

【０００６】このアドレス値１は、制御手段１０２に入
力される。制御手段１０２は、クロスフェード発生手段
１０３にフラグＦｌｇを供給するとともに、各レジスタ
１０４，１０５に各アドレスデータａｄｒ１，ａｄｒ２
を供給する手段である。この制御手段１０２の詳細につ
いては後述する。クロスフェード発生手段１０３は、制
御手段１０２から供給されたパラメータＣＫおよびフラ
グＦｌｇを入力してクロスフェード信号ＣＦを発生する
手段である。このクロスフェード発生手段１０３の詳細
も後述する。

【０００７】各レジスタ１０４，１０５は、供給された
各アドレスデータａｄｒ１，ａｄｒ２を保持するレジス
タであり、保持した各アドレスデータａｄｒ１，ａｄｒ
２を各データ・アドレス変換回路１０６，１０７に供給
する。各データ・アドレス変換回路１０６，１０７は、
供給された各アドレスデータａｄｒ１，ａｄｒ２を、デ
ィレイライン１０１上の実際の各読み出しアドレスＳ
１，Ｓ２に変換する回路である。これらのデータ・アド
レス変換回路１０６，１０７を配置することにより、こ
れらのデータ・アドレス変換回路１０６，１０７よりも
前段側では読み出しアドレスＳ１，Ｓ２に対応するデー
タでさえあればよく、実際の読み出しアドレスＳ１，Ｓ
２そのものを取扱う必要がなく、データの取扱いに便利
である。

【０００８】各データ・アドレス変換回路１０６，１０
７で得られたディレイライン１０１上の読み出しアドレ
スＳ１，Ｓ２から出力された信号（以後、これらの信号
を、それぞれ遅延信号Ｓ１，Ｓ２と称する）は、クロス
フェード回路１０８に入力される。このクロスフェード
回路１０８は、読出しアドレスＳ１から読み出された遅
延信号Ｓ１に−１を乗算する乗算器１０８＿１、クロス
フェード発生手段１０３から供給される、時間的に変化
するクロスフェード信号ＣＦを乗算する２つの乗算器１
０８＿２，１０８＿３、および遅延信号Ｓ１と２つの乗
算器１０８＿２，１０８＿３の各出力との合計３つの信
号を加算する加算器１０８＿４から構成されている。す
なわち、このクロスフェード回路１０８では、出力信号１＝遅延信号Ｓ１−ＣＦ×遅延信号Ｓ１＋ＣＦ×遅延信号Ｓ２＝（１−ＣＦ）×遅延信号Ｓ１＋ＣＦ×遅延信号Ｓ２…（１）の演算が行なわれる。

【０００９】図８は、図７にブロックで示す制御手段１
０２における処理を示すフローチャートである。尚、以
下では、簡単のため、各レジスタやフラグ等と、それら
各レジスタやフラグ等に格納されているデータ等とを区
別せずに、それらに同一の符号を用いることがある。こ
こでは、先ず、ステップＳ７０において、入力されてき
たアドレス値が新たな値に更新される迄待機し、更新さ
れるとステップＳ７１に進む。

【００１０】次いで、ステップＳ７１では、フラグＦｌ
ｇ反転される。フラグＦｌｇを反転するとは、それまで
そのフラグＦｌｇ‘０’であった場合にこれを‘１’に
変更し、それまでそのフラグＦｌｇ‘１’であった場合
にこれを‘０’に変更することを意味する。このフラグ
Ｆｌｇは、図７に示す制御手段１０２からクロスフェー
ド発生手段１０３に向けて供給されるフラグＦｌｇであ
る。

【００１１】ステップＳ７２では、そのフラグＦｌｇ
‘０’か‘１’かが判定され、それぞれステップＳ７
３，Ｓ７４に進む。ステップＳ７３では、今回入力され
たアドレス値をアドレスデータａｄｒ１としてレジスタ
１０４へ出力する。この結果、読出しアドレスＳ１か
ら、入力信号がレジスタ１０４に格納されたアドレスデ
ータａｄｒ１に対応した時間だけ遅延した遅延信号Ｓ１
が出力される。尚、このとき、レジスタ１０５には、先
に設定された更新前のアドレスデータａｄｒ２が保持さ
れており、読出しアドレスＳ２からは、レジスタ１０５
に保持されたアドレスデータａｄｒ２に対応した時間だ
け遅延した遅延信号Ｓ２が出力される。

【００１２】一方、ステップＳ７４では、アドレス値１
をアドレスデータａｄｒ２としてレジスタ１０５へ出力
する。ステップＳ７５では、反転された後のフラグＦｌ
ｇ、クロスフェード発生手段１０３へ出力され、ステッ
プＳ７０に戻る。図９は、図７に１つのブロックで示す
クロスフェード信号発生手段１０３の詳細ブロック図、
図１０は、クロスフェード信号発生手段に入力されるフ
ラグＦｌｇとクロスフェード信号発生手段から出力され
るクロスフェード信号ＣＦの変化を示した図である。

【００１３】図７に示す制御手段１０２から供給された
フラグＦｌｇは、図９に示すクロスフェード発生手段１
０３のフラグレジスタ１０３＿１に格納される。フラグ
レジスタ１０３＿１に格納されたフラグの値に従って、
加算器１０３＿６に入力される係数がスイッチ１０３＿
５によって選択される。Ｆｌｇ＝１のとき、スイッチ１
０３＿５は係数ＣＫを選択し、加算器１０３＿６に係数
ＣＫが入力される。

【００１４】一方Ｆｌｇ＝０のとき、スイッチ１０３＿
５は係数‘−ＣＫ’を選択し、加算器１０３＿６に係数
‘−ＣＫ’が入力される。クリッパ１０３＿７、単位遅
延回路１０３＿８、加算器１０３＿６は、入力される係
数を累算するように構成されており、フラグの変化に対
応して図１０に示されたようなクロスフェード信号ＣＦ
を発生して出力する。このクロスフェード信号ＣＦの傾
きは、係数ＣＫ，−ＣＫに対応している。なお、クリッ
パ１０３＿７は、入力が１以上になった場合は１に、０
以下になった場合は０に、上限と下限をクリップさせる
ものであり、単位遅延回路１０３＿８は、その入力信号
を基本クロック１パルス分だけ遅延させるものである。

【００１５】クロスフェード発生手段１０３から出力さ
れたクロスフェード信号ＣＦは、前述したように、クロ
スフェード回路１０８に入力され、クロスフェード回路
１０８では、前述した（１）式に従った演算が行なわ
れ、アドレス値（遅延時間）変更前の遅延信号からアド
レス値（遅延時間）変更後の遅延信号へと、クロスフェ
ード信号ＣＦが変化している時間をクロスフェード時間
として、そのクロスフェード時間をかけて遷移する。

【００１６】従来は、例えば上記のような構成で、遅延
時間（アドレス値）が更新されると、クロスフェードに
より新たな遅延信号に変更している。

【００１７】

【発明が解決しようとする課題】ところが、上述した信
号切換装置の場合、各チャンネル１００＿１，１００＿
２，…，１００＿ｎそれぞれに、クロスフェード信号Ｃ
Ｆを発生するためのクロスフェード信号発生手段１０３
と、そのクロスフェード信号発生手段１０３にクロスフ
ェード信号ＣＦの発生を指示する制御手段１０２を備え
る必要があり、回路規模が大きく複雑であり、コスト上
も不利である。

【００１８】本発明は、上記事情に鑑み、複数チャンネ
ル備えた場合に、全体として回路構成が小規模で済む信
号切換装置を提供することを目的とする。

【００１９】

【課題を解決するための手段】上記目的を達成する本発
明の信号切換装置は、切換前の信号を時間経過に従って
減少させるとともに切換後の信号を時間経過に従って増
加させることにより所定の時間をかけて切換前の信号か
ら切換後の信号へと信号を切り換える信号切換装置にお
いて、（１）２つの信号入力ポート（２）２つの信号入力ポートから入力された各信号の信
号レベルを互いに補完された信号レベルに保ちながら、
こられ各信号の信号レベルを周期的に変化させる信号レ
ベル制御手段（３）２つの信号入力ポートのうちの一方の第１の信号
入力ポートに入力される第１の信号の信号レベルが前記
信号レベル制御手段により最小に制御される第１のタイ
ミングで、該第１の信号を切換前の信号から切換後の信
号に切り換えるとともに、該第１のタイミングに引き続
く、前記２つの信号入力ポートのうちの他方の第２の信
号入力ポートに入力される第２の信号の信号レベルが前
記信号レベル制御手段により最小に制御される第２のタ
イミングで、該第２の信号を切換前の信号から切換後の
信号に切り換える信号切換手段を備えたことを特徴とす
る。

【００２０】

【作用】本発明の信号切換装置は、２つの信号入力ポー
トから入力される第１の信号および第２の信号を、それ
らの信号のレベルが互いに補間されるようにそれらの信
号の信号レベルを周期的に変化させるものであり、した
がってそれらの信号が互いに同一の信号のときは、全体
としては、その信号を何も処理しないで出力することと
等価である。ここで、上記第１のタイミングで、第１の
信号を切換前の信号から切換後の信号に切り換えるとと
もに、上記第２のタイミングで、第２の信号を切換前の
信号から切換後の信号に切り換えると、上記第１のタイ
ミングから上記第２のタイミングまでの時間をかけて、
切換前の信号が切換後の信号に切り換えられる。

【００２１】本発明の信号切換回路は、このように構成
されているため、複数のチャンネルを備えた場合、外部
からは、全てのチャンネルに、信号レベルを周期的に変
化させるための、各チャンネルに共通の周期信号を供給
するだけでよく、従来のような、各チャンネル毎の複雑
な制御手段１０２、クロスフェード信号発生手段１０３
（図７参照）は不要となり、回路構成が簡単となる。

【００２２】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の信号切換装置の一実施例を内蔵する、複
数のチャンネルを有する遅延装置を表わしたブロック
図、図２は、図１に示す鋸状波生成回路１３で生成され
る鋸状波の波形図、図３は、図１に示す実施例におけ
る、出力信号Ｓ₀の生成方法の説明図である。前述した
従来例（図７参照）における構成要素と同一の構成要素
には、図７に付した符号と同一の符号を付して示し、説
明は省略する。

【００２３】図１に示す遅延装置１０は複数のチャンネ
ル１０＿１，１０＿２，…，１０＿ｎを有し、それら複
数のチャンネル１０＿１，１０＿２，…，１０＿ｎに共
通に鋸状波生成回路１３を備えている。鋸状波生成回路
１３には、適宜設定可能で鋸状波の傾きを決定する係数
ＣＫを格納しておく係数レジスタ１３＿１、その係数Ｃ
Ｋが入力される加算器１３＿２、加算器１３＿２の出力
が１以上となったときにその出力値を１に固定するクリ
ッパ１３＿３、そのクリッパ１３＿３の出力ｂによって
制御され、ｂ＝１のときに、０を選択し、ｂ＜１のとき
にクリッパ１３＿３の出力ｂを選択するスイッチ１３＿
４、およびそのスイッチ１３＿４で選択された信号を基
本クロック１パルス分遅延して加算器１３＿２に入力す
る単位遅延回路１３＿５が備えられている。

【００２４】この鋸状波生成回路１３ではクリッパ１３
＿３の出力ｂがｂ＝１になるとスイッチ１３＿４により
０にリセットされ、その後、基本クロック１パルス毎に
係数ＣＫが累積され、図２に示す鋸状波ａが生成され
る。この鋸状波ａは、各チャンネル１０＿１，１０＿
２，…，１０＿ｎのクロスフェード回路１０８に入力さ
れて、図１０に示す従来例におけるクロスフェード信号
ＣＦと同一の働きを成し、クロスフェード回路１０８で
は、入力された鋸状波ａを用いて、前述した（１）式と
同一の、出力信号Ｓ₀ ＝（１−ａ）×遅延信号Ｓ１＋ａ×遅延手段Ｓ２ …（２）が演算される。

【００２５】ここで、この実施例では、アドレス値１が
変化しない定常状態においては、読出しアドレスＳ１＝
読出しアドレスＳ２であり、したがって定常状態では、遅延信号Ｓ１＝遅延信号Ｓ２である。このとき、これら遅延信号Ｓ１、遅延信号Ｓ２
を単に遅延信号と呼ぶと、（２）式は、定常状態では、出力信号Ｓ₀ ＝（１−ａ）×遅延信号＋ａ×遅延信号＝遅延信号となる。

【００２６】この点に関し、図３を参照して、さらに説
明を続行する。鋸状波ａは、図示のように０から順次直
線的に立ち上がり、１に達した瞬間に０に戻るパターン
を繰り返す。このとき波形１−ａは、０からいきなり１
に立ち上がり、その後順次直線的に立ち下がり０に至る
パターンを繰り返す。ここで、鋸状波ａがａ＝０にあ
る、ある１つのタイミングｔ₀ で、読出しアドレスＳ２
を、変更前の読出しアドレスから変更後の読出しアドレ
スへと変化させ、このタイミングｔ₀ に続く、次にａ＝
０となるタイミングｔ₁ で、読出しアドレスＳ１を変更
前の読出しアドレスから変更後の読出しアドレスに変更
する。

【００２７】読出しアドレスＳ１，Ｓ２をこのように変
更すると、出力信号Ｓ₀ は、（２）式に基づき、図３に
示すように、鋸状波ａの一周期分の時間をかけて、変更
前のものから変更後のものへと変化する。図１に示す信
号切換装置１０の各チャンネル１０＿１，１０＿２，
…，１０＿ｎでは、この原理に基づき、遅延時間変更前
の読出しアドレスから読み出した遅延信号から、遅延時
間変更後の読出しアドレスから読み出した遅延信号へ
と、鋸状波ａの一周期をかけてクロスフェードが行なわ
れる。

【００２８】図１に戻って説明を続行する。図１に示す
鋸状波生成回路１３で生成された鋸状波ａは、上述のよ
うにクロスフェード回路１０８に入力されるほか、スイ
ッチの切換えを制御する制御信号として第１および第２
のアドレス保持回路１１，１２にも入力される。第１の
アドレス保持回路１１は、鋸状波ａにより切換え制御さ
れるスイッチ１１＿１と、基本クロック一周期分だけ信
号を遅延させる単位遅延回路１１＿２から構成されてお
り、鋸状波ａがａ＝０のときのアドレス値１を取り込
み、その取り込んだアドレス値１を、次のａ＝０のタイ
ミングまで保持する回路である。第１のアドレス保持回
路１１に保持されたアドレス値１は、データ・アドレス
変換回路１０７に入力され、読出しアドレスＳ２に変換
される。すなわち、アドレス値１が変更されると、その
後、鋸状波ａが最初にａ＝０になったタイミング（図３
に示すタイミングｔ_o ）で、読出しアドレスＳ２が、変
更前のアドレスから変更後のアドレスに変更される。

【００２９】第２のアドレス保持回路１２は、第１のア
ドレス保持回路１１と同様に、鋸状波ａにより切換え制
御されるスイッチ１２＿１と、基本クロック一周期分だ
け信号を遅延させる単位遅延回路１２＿２から構成され
ている。ただし、鋸状波ａがａ＝０のときに取り込まれ
るのは、そのａ＝０のタイミングよりも１回前のａ＝０
のタイミングで第１のアドレス保持回路１１に取り込ま
れたアドレス値である。この第２のアドレス保持回路１
２に保持されたアドレス値は、データ・アドレス変換回
路１０６に入力され、読出しアドレスＳ１に変更され
る。すなわち、アドレス値１が変更されると、上述した
ように、ａ＝０のタイミング（図３のタイミングｔ₀ ）
でその変更されたアドレス値１が第１のアドレス保持回
路１１に取り込まれて読出しアドレスＳ２が変更される
が、それよりも鋸状波ａの一周期分だけ遅れたａ＝０の
タイミング（図３のタイミングｔ₁ ）で、今度はその変
更されたアドレス値が第２のアドレス保持回路１２に取
り込まれて読出しアドレスＳ１が変更される。これによ
り、図３に示すクロスフェードが実現する。

【００３０】図１に示す実施例では、各チャンネル１０
＿１，１０＿２，…，１０＿ｎに共通的に備えられた鋸
状波生成回路１３が、図７に示す従来例における、各チ
ャンネル１００＿１，１００＿２，…，１００＿ｎそれ
ぞれに備えられたクロスフェード信号生成手段１０３に
相当するが、構成は簡単であり、このように、図１に示
す実施例では、簡単な構成の鋸状波生成回路１３を複数
のチャンネル１０＿１，１０＿２，…，１０＿ｎに共通
的に備えるだけで済み、また、従来例（図７参照）では
各チャンネル１００＿１，１００＿２，…，１００＿ｎ
それぞれに必要とされた複雑な制御手段１０２も不要で
あり、従来と比べ回路構成の極めて簡単な、複数チャン
ネルの、クロスフェード処理を行なう信号切換装置が実
現する。

【００３１】図４は、本発明の信号切換回路の他の実施
例を内蔵する、複数のチャンネルを有するフィルタ装置
を表わしたブロック図、図５は、図４に示すフィルタ装
置の動作を示したフローチャートである。このフィルタ
装置２０は、互いに同一構成の複数のチャンネル２０＿
１，２０＿２，…，２０＿ｎを備えており、さらに、そ
れら複数のチャンネル２０＿１，２０＿２，…，２０＿
ｎに共通的に、三角波発生回路２８を備えている。

【００３２】三角波発生回路２８は、最小値０、最大値
１の三角波ａを発生する三角波発生器２８＿１、三角波
発生器２８＿１から出力された三角波ａに−１を乗算す
る乗算器２８＿２、およびその乗算器２８＿２の出力に
１を加算する加算器２８＿３から構成されており、この
三角波発生回路２８からは、図示のような、互いに１８
０°位相のずれた二相の三角波ａ₁ ，ａ₂ が生成され
る。この生成された二相の三角波ａ₁ ，ａ₂ は、各チャ
ンネル２０＿１，２０＿２，…，２０＿ｎに入力され
る。各チャンネル２０＿１，２０＿２，…，２０＿ｎ
（ここではチャンネル２０＿１で代表させる）には、オ
ーディオ入力が入力されて二系統に二分され、それぞ
れ、互いに同一構成のＦＩＲフィルタ２１，２２を経由
し、増幅率可変の各増幅器２３，２４を経由し、加算器
２５で互いに加算されて出力される。

【００３３】また、各チャンネル２０＿１，２０＿２，
…，２０＿ｎには、ＦＩＲフィルタ２１，２２のフィル
タ係数が入力され、その入力されたフィルタ係数を格納
するレジスタ２６が備えられており、このレジスタ２６
に格納されたフィルタ係数はフィルタ係数設定回路２７
により、各ＦＩＲフィルタ２１，２２にセットされる。
各ＦＩＲフィルタ２１，２２は、フィルタ係数がセット
されると、そのセットされたフィルタ係数に対応した特
性を有するフィルタとして動作し、その特性に従ってオ
ーディオ入力をフィルタリングする。各増幅器２３，２
４は、三角波発生回路２８で生成された二相の三角波ａ
₁ ，ａ₂ それぞれで増幅率が制御される。これら二相の
三角波ａ₁ ，ａ₂ は位相が互いに１８０°ずれているた
め、２つの増幅器２３，２４は常に互いに相補的な増幅
率を有し、加算器２５の出力は常に一定の信号レベルと
なる。したがって２つのＦＩＲフィルタ２１，２２に同
じフィルタ係数がセットされている状態では、出力１
は、それら２つのＦＩＲフィルタ２１，２２の一方を通
った直後の信号と同一の信号となる。

【００３４】図５は、図４にブロックで示すフィルタ係
数設定回路２７の動作を示すフローチャートである。フ
ィルタ係数設定手段２７には、二相の三角波ａ₁ ，ａ₂
双方が入力されており、フィルタ係数設定手段２７で
は、それら二相の三角波ａ₁ ，ａ₂ のうちのいずれか一
方が０になるタイミングがモニタされ（ステップＳ５
１）、二相の三角波ａ₁ ，ａ₂ のうちの三角波ａ₁ が０
になったタイミングで、レジスタ２６に格納されている
フィルタ係数がＦＩＲフィルタ２１にセットされ、三角
波ａ₂ が０になったタイミングで、レジスタ２６に格納
されているフィルタ係数がＦＩＲフィルタ２２にセット
される。

【００３５】これにより、それまでと異なるフィルタ係
数がチャンネル２０＿１に入力されレジスタ２６に格納
されると、チャンネル２０＿１の出力は、その格納のタ
イミングに続く、二相の三角波ａ₁ ，ａ₂ のうちのいず
れか一方が０になったタイミングから、その次に他方が
０になるタイミングにかけて、フィルタ係数切換前のフ
ィルタ係数に基づくフィルタリングによる出力から、フ
ィルタ係数切換後のフィルタ係数に基づくフィルタリン
グによる出力へと切り換えられる。

【００３６】図４に示す実施例の場合も、図１に示す実
施例と同様、複数のチャンネル２０＿１，２０＿２，
…，２０＿ｎに共通的に三角波発生回路２８を備えるだ
けで済み、各チャンネル２０＿１，２０＿２，…，２０
＿ｎ毎に個別の、複雑な構成の制御手段、クロスフェー
ド信号生成手段を備える必要はなく、回路構成が簡単と
なる。

【００３７】図６は、繰り返し波形の各例を示した図で
ある。以上の２つの実施例では、２つの信号入力ポート
から入力される各信号の信号レベルを周期的に変化させ
るための制御信号として、鋸状波と三角波を用いた例を
示したが、例えばＦＩＲフィルタにフィルタ係数をセッ
トするにあたり、ＦＩＲフィルタを構成する複数のタッ
プの係数を順次更新していく場合等、切り換えに時間が
必要な場合、図６（Ａ），（Ｂ）に示すように、二相の
波形のうちの少なくとも一方の波形が切り換えに必要な
時間Ｔ_m の間、値が０に留まる繰り返し波形を採用する
ことが好ましい。この場合、クロスフェード時間Ｔ_c を
かけてクロスフェードが行なわれた後、切り換え時間Ｔ
_m の間はクロスフェードの開始が防止される。

【００３８】以上説明では回路と表現して説明を容易に
しているが、本発明はＤＳＰ（ディジタル・シグナル・
プロセッサ）によるソフトウェアによっても実現可能で
ある。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
複数チャンネルを備えた場合に、全体として小規模な回
路の信号切換装置が実現する。

【図面の簡単な説明】

【図１】本発明の信号切換装置の一実施例を内蔵する、
複数のチャンネルを有する遅延装置を表わしたブロック
図である。

【図２】図１に示す鋸状波生成回路で生成される鋸状波
の波形図である。

【図３】図１に示す実施例における、出力信号の生成方
法の説明図である。

【図４】本発明の信号切換回路の他の実施例を内蔵す
る、複数のチャンネルを有するフィルタ装置を表わした
ブロック図である。

【図５】図４に示すフィルタ係数設定回路の動作を示し
たフローチャートである。

【図６】繰り返し波形の各例を示した図である。

【図７】上記のようなクロスフェード処理を行なう信号
切換装置を内蔵した、入力信号を遅延時間変更自在に遅
延させて出力する従来の遅延装置のブロック図である。

【図８】図７にブロックで示す制御手段における処理を
示すフローチャートである。

【図９】図７に１つのブロックで示すクロスフェード信
号発生手段の詳細ブロック図である。

【図１０】クロスフェード信号発生手段に入力されるフ
ラグＦｌｇとクロスフェード信号発生手段から出力され
るクロスフェード信号ＣＦの変化を示した図である。

【符号の説明】

１０遅延装置１０＿１，１０＿２，…，１０＿ｎチャンネル１１，１２アドレス保持回路１３鋸状波生成回路１０６，１０７データ・アドレス変換回路１０８クロスフェード回路２０フィルタ装置２０＿１，２０＿２，…，２０＿ｎチャンネル２１，２２ＦＩＲフィルタ２３，２４増幅器２７フィルタ係数設定手段２８三角波生成回路

Claims

【特許請求の範囲】

【請求項１】切換前の信号を時間経過に従って減少さ
せるとともに切換後の信号を時間経過に従って増加させ
ることにより所定の時間をかけて切換前の信号から切換
後の信号へと信号を切り換える信号切換装置において、２つの信号入力ポートと、前記２つの信号入力ポートから入力された各信号の信号
レベルを互いに補完された信号レベルに保ちながら、こ
られ各信号の信号レベルを周期的に変化させる信号レベ
ル制御手段と、前記２つの信号入力ポートのうちの一方の第１の信号入
力ポートに入力される第１の信号の信号レベルが前記信
号レベル制御手段により最小に制御される第１のタイミ
ングで、該第１の信号を切換前の信号から切換後の信号
に切り換えるとともに、該第１のタイミングに引き続
く、前記２つの信号入力ポートのうちの他方の第２の信
号入力ポートに入力される第２の信号の信号レベルが前
記信号レベル制御手段により最小に制御される第２のタ
イミングで、該第２の信号を切換前の信号から切換後の
信号に切り換える信号切換手段とを備えたことを特徴と
する信号切換装置。