JP2940384B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子楽器に関し、特に波
形メモリから発音すべき楽音の波形を読み出す波形メモ
リ読み出し型電子楽器に関する。

【０００２】

【従来の技術】電子楽器における楽音波形発生回路は、
時間と共に変化する位相データに従い、楽音波形の各位
相角点における波形振幅値のデータを順次発生する回路
である。波形メモリ読出方式の楽音波形発生回路は、楽
音波形の各位相角点における波形振幅値を波形メモリに
記憶しておき、位相データに従い波形メモリから波形振
幅値を順次読み出す。

【０００３】楽音波形は、一般に楽音が開始し、変化し
つつ一定の状態に達する立上り部（以下、アタック部と
呼ぶ）とその後の一定の状態を表す繰返し部（以下、ル
ープ部と呼ぶ）を有する。アタック部は、楽音発生時に
楽音波形の波形振幅値が０から立上り、オーバシュート
した後所定の振幅値まで減衰する波形部等を含む。

【０００４】楽音波形発生回路の中には、アタック部の
全波形とループ部の少なくとも１周期の波形を波形メモ
リに記憶させているものがある。楽音波形発生回路は、
波形メモリからノートオン信号に応じてアタック部を１
回通り読み出し、続いてループ部を繰返し読み出す。ア
ドレスのインクリメントはアドレスカウンタによって行
う。

【０００５】波形メモリにおいて、アタック部が記憶さ
れている開始アドレスをアタックスタートアドレス、ル
ープ部が記憶されている開始アドレスをループスタート
アドレス、ループ部が記憶されている最終アドレスをル
ープエンドアドレスとしたとき、楽音波形発生回路は波
形メモリから楽音波形を読み出すために、少なくともア
タックスタートアドレス、ループスタートアドレス、ル
ープエンドアドレスの３つのアドレスを指定する必要が
ある。

【０００６】アタックスタートアドレスから波形振幅値
の読み出しを開始し、アドレスカウンタでアドレスを増
大させながらアタック部の読み出しを行う。そして、ア
タック部の読み出しが終了した時は、そのまま続けてル
ープ部の読み出しを行う。ループ部の最後を示すループ
エンドアドレスから波形振幅値が読み出された時は、ル
ープスタートアドレスに戻って、再びループ部の読み出
しを行う。ループエンドアドレスに達した時はループス
タートアドレスに戻すことにより、ループ部を繰返し読
み出すことができる。

【０００７】ループスタートアドレスを相対アドレスの
０とし、アタックスタートアドレスを−ＬＡ、ループエ
ンドアドレスを＋ＬＬとすれば、アドレスカウンタはま
ず−ＬＡから＋ＬＬまでカウントし、＋ＬＬに達した時
は０に戻ればよい。この方式では、楽音の読み出しのた
めに再生ピッチに応じた速さでアドレスを増加させるア
ドレスカウンタは、−ＬＡから＋ＬＬまでの範囲をカウ
ントできれば良いことになり、波形メモリ全アドレス空
間をカウントできるアドレスカウンタに比べ、アドレス
カウンタのビット数を少なく、すなわち構成を小さくで
きる。また、ループのスタートポイントを相対アドレス
０とすることでアドレスカウンタのカウント値をループ
エンドからループスタートに戻すための回路が簡単にな
る。ループ部に合わせて相対アドレスのビット数を小さ
くすると長いアタック部は読み出せない。長いアタック
部を読み出すのに十分なビット数の相対アドレスを用い
ると過剰なループアドレス領域を使用することになる。
ビット数も増加する。

【０００８】

【発明が解決しようとする課題】アドレス発生器が生成
するアドレスの範囲は、波形メモリに記憶される楽音波
形が長くなるほど広い範囲が必要となる。アドレスの範
囲が広くなると、アドレス発生器が生成するアドレス信
号のビット数が増える。アドレス発生器は、ディジタル
信号線やディジタル演算器のビット数の増加に伴い、大
型化または高価になる。

【０００９】本発明の目的は、楽音波形を生成する楽音
波形生成回路が小型である電子楽器を提供することであ
る。

【００１０】

【課題を解決するための手段】本発明の電子楽器は、そ
れぞれが楽音波形を生成可能な複数の発音チャンネル
と、アドレスの関数として楽音波形の波形振幅値を記憶
する波形メモリと、切換信号に応じて前記複数の発音チ
ャンネルを切り換えて該複数の発音チャンネルの内の１
つの発音チャンネルを指定するカスケード手段と、前記
カスケード手段により指定される発音チャンネルに対し
て、前記波形メモリから波形振幅値を読み出すためのア
ドレスを生成するアドレス発生手段と、所定の周期毎に
前記切換信号を前記カスケード手段に供給する切換制御
手段と、前記アドレス発生手段により生成されるアドレ
スに応じて前記波形メモリから波形振幅値を読み出し、
前記カスケード手段により指定される発音チャンネルに
おいて楽音波形を生成する楽音波形生成手段と、前記カ
スケード手段により切り換えられて指定されていない発
音チャンネルにおいて前記楽音波形生成手段が生成する
楽音波形がミュートされるように制御するミュート手段
と、前記カスケード手段により切り換えられる複数の発
音チャンネルの楽音波形であってミュート制御された複
数の発音チャンネルの楽音波形を累算する累算手段とを
有する。

【００１１】

【作用】各発音チャンネル毎に波形メモリの限られた領
域（アドレス範囲）しか連続して読み出せないアドレス
発生手段を用いた電子楽器であっても、波形メモリを読
み出すチャンネルを第１の発音チャンネルと第２の発音
チャンネルとの間で交互に交代させることにより、１発
音として該限られた領域よりも広い領域にわたり記憶さ
れている波形を読み出し、再生することができる。逆の
見方をすれば、該アドレス発生手段として、各発音チャ
ンネルで一度に連続して読み出す領域を小さく設計する
ことができる。小さなアドレス領域内のアドレスを順次
指定することは、少ないビット数の相対アドレスを用い
ることによって行え、小さなアドレスカウンタ、小さな
相対アドレスレジスタ等の構成を可能にする。また、こ
の相対アドレスの伝達は少ないビット線数で行える。つ
まり、アドレス発生手段は、演算器の桁数やディジタル
信号線の数を増やすことなく、長い楽音波形のアドレス
を生成することができる。

【００１２】

【実施例】図１は、本発明の実施例による電子楽器の全
体構成例を示すブロック図である。

【００１３】鍵盤３は、演奏を行うための複数の鍵を有
し、鍵が押鍵や離鍵等されると、キーオン信号、キーオ
フ信号、音高情報、押鍵速度または押鍵圧力等の鍵操作
情報の信号を出力する。

【００１４】パネルスイッチ１は、演奏者のスイッチ操
作により、音量調整、音色選択又は種々の効果付与、変
調等を行う指示信号を出力する。マイコン４は、パネル
スイッチ１等により選択された音色等を表示器２に表示
する。表示器２は、例えば液晶表示器等である。

【００１５】マイコン４は、パネルスイッチ１から音色
情報等を検出し、鍵盤３から発音指示を示すノートオン
信号、音高情報、押鍵速度、押鍵圧力等を検出し、検出
したノートオン信号等の１組の発音指示信号に、時分割
１６チャンネルの発音チャンネルの内から２つの発音チ
ャンネルＡｃｈ，Ｂｃｈを割り当て、Ｉ／Ｏレジスタ５
内のレジスタに格納する。また、波形メモリの読み出し
アドレスも供給する。

【００１６】Ｉ／Ｏレジスタ５は、ノートオン信号の状
態を格納するためのレジスタ、アドレス発生器７がカウ
ントを開始するスタートアドレスを格納するレジスタ等
を有する。各レジスタは、発音チャンネルの数だけ備え
られている。Ｉ／Ｏレジスタ５は、マイコン４により読
込みまたは書込みが行われる。

【００１７】アドレス発生器７は、時分割回路であり、
Ｉ／Ｏレジスタ５内のレジスタに格納されているスター
トアドレスを基にしてアドレスのカウントを行い、アド
レスの整数部ＡＤＮと小数部ＡＤＦを生成する。波形メ
モリ８は、整数部アドレスＡＤＮを受けて、波形の振幅
値ＤＡＴＡを補間回路９に出力する。補間回路９は、小
数部アドレスＡＤＦに応じて波形振幅値ＤＡＴＡの補間
を行い、波形振幅値の補間値ＩＤＡＴＡを生成する。

【００１８】図２は、アドレス発生器において生成され
るアドレスを示す。アドレス発生器は、各チャンネルに
対してＩ／Ｏレジスタ内のレジスタに格納されているス
タートアドレスを基にしてアドレスの生成を開始する。

【００１９】ここで、マイコンにより指定された２つの
発音チャンネルＡｃｈとＢｃｈのアドレスの生成を図２
（Ａ）と図２（Ｂ）に示す。まず、スタートアドレスＡ
Ｓ０から始まるアタック部ＡＡ１のアドレスを時分割Ａ
ｃｈにおいて生成する。アタック部ＡＡ１では、アドレ
スＡＳ０からアドレスＡＳ０＋Ｌまで増加するアドレス
が生成され、アドレス発生器は所定値Ｌのアドレス幅だ
けカウントを行う。

【００２０】図１において、アドレス発生器７は、Ｌだ
けカウントを行った後に信号ＡＥＮＤを生成し、カスケ
ード回路６に出力する。カスケード回路６は、後述する
Ｉ／Ｏレジスタ内のカスケードレジスタ２１がオン、す
なわち１に設定されている場合、信号ＡＥＮＤを受けて
信号ＰＣ１，ＰＣ２を生成し、アドレス発生器７に出力
する。

【００２１】アドレス発生器７は、信号ＰＣ１，ＰＣ２
を受けるとアドレスを生成するチャンネルを切換え、ス
タートアドレスＡＳ０＋Ｌから始まるアタック部ＡＢ１
のアドレスをＢｃｈにおいて生成する。アタック部ＡＢ
１では、所定値Ｌのアドレス幅のカウントが行われ、ア
ドレスＡＳ０＋ＬからアドレスＡＳ０＋２Ｌまで増加す
るアドレスが生成される。アドレス発生器７は、図２
（Ｄ）に示すようにＬのアドレス幅のカウントを行った
後に信号ＡＥＮＤを生成し、カスケード回路に出力す
る。カスケード回路は、信号ＰＣ１，ＰＣ２をアドレス
発生器に出力する。

【００２２】その後、アドレス発生器は、Ａｃｈにおい
てＬだけカウントを行い、アドレスＡＳ０＋２Ｌからア
ドレスＡＳ０＋３Ｌまでのアタック部ＡＡ２のアドレス
を生成し、ＢｃｈにおいてアドレスＡＳ０＋３Ｌからア
ドレスＡＳ０＋４Ｌまでのアタック部ＡＢ２のアドレス
を生成する。

【００２３】図２（Ｃ）に示すカスケード信号は、鍵盤
から検出されるノートオン信号の発生と同時にオンとな
る。カスケード信号がオンの間、カスケード回路は信号
ＡＥＮＤをアドレス発生器から受けると信号ＰＣ１，Ｐ
Ｃ２を生成する。アドレス発生器は、信号ＰＣ１，ＰＣ
２を受けてアドレスを生成する発音チャンネルの切換え
を行う。

【００２４】アドレス発生器が、アタック部ＡＢ２のア
ドレスを生成し終わると、ＡｃｈにおいてＬのアドレス
幅のアドレスＡＳ０＋４ＬからアドレスＡＳ０＋５Ｌま
でのアタック部ＡＡ３のアドレスを生成する。最後のア
タック部の読み出し開始と同時に、カスケードレジスタ
２１のカスケード信号はマイコンによりオフとなる。

【００２５】アドレス発生器は、アタック部ＡＡ３のア
ドレスを生成し終わると、信号ＡＥＮＤを生成するが、
カスケード信号がオフになっているので、発音チャンネ
ルの切換えは行わずに、Ａｃｈにおいて引き続きループ
部ＡＬ０のアドレスを生成する。ＡｃｈとＢｃｈの波形
を合成すると図２（Ｅ）に示す累算波形となる。

【００２６】以上のように、アドレス発生器において生
成されるアドレスは、アタック部とループ部からなり、
アタック部についてはＡＡ１、ＡＢ１、ＡＡ２、ＡＢ
２、ＡＡ３の５つに分けてアドレスの生成を行う。５つ
に分けられたそれぞれのアタック部は、スタートアドレ
スからの相対アドレスで表されるので、所定値Ｌのアド
レス幅のカウントを行うだけで済む。アタック部を分割
してＡｃｈとＢｃｈで交互にアドレスを生成することに
より、アドレスカウントのビット数と較べてアタック部
がどんなに長くてもアドレスの生成を行うことができ
る。

【００２７】図１において、カスケード回路６は、再生
チャンネルＰＣＨと待機チャンネルＷＣＨをエンベロー
プ発生器１０に供給する。再生チャンネルＰＣＨは、ア
ドレス発生器７においてアドレスの生成が行われる発音
チャンネルであり、待機チャンネルＷＣＨは、Ａｃｈま
たはＢｃｈの内再生チャンネルＰＣＨでない方の待機中
チャンネルである。

【００２８】エンベロープ発生器１０は、Ｉ／Ｏレジス
タ５から読み出される音量情報や音色情報等に応じて同
一の楽音の立上がりや減衰の特性を示すエンベロープＥ
ＮＶをＡｃｈとＢｃｈにおいて生成する。

【００２９】図３は、図１のエンベロープ発生器１０に
て生成されるエンベロープを表す波形である。図３
（Ｅ）に示すように再生チャンネルＰＣＨは最初Ａｃｈ
であり、待機チャンネルＷＣＨはＢｃｈである。図３
（Ｆ）のノートオン信号の発生と同時に図３（Ｇ）のカ
スケード信号がオンになり、エンベロープの生成が開始
する。

【００３０】まず、Ａｃｈにおいて図３（Ａ）に示すエ
ンベロープ部ＥＡ１が生成される。エンベロープ部ＥＡ
１が生成されている間は、Ａｃｈのミュート信号がオフ
に（図３（Ｂ））、Ｂｃｈのミュート信号がオンになる
（図３（Ｄ））。エンベロープ部ＥＡ１はＡｃｈにおい
てのみ生成され、Ｂｃｈにおいてはミュート信号のオン
によってエンベロープが抑制される。

【００３１】アタック部の１回分の読み出しが終了する
と、カスケード回路にて再生チャンネルＰＣＨはＡｃｈ
からＢｃｈに切換わり、Ａｃｈのミュート信号がオン
に、Ｂｃｈのミュート信号がオフになる。図３（Ｃ）の
エンベロープ部ＥＢ１はミュート信号がオフになったＢ
ｃｈにおいてのみ生成され、Ａｃｈにおいてはミュート
信号オンによってエンベロープが抑制される。

【００３２】その後、再生チャンネルＰＣＨが切換わ
り、エンベロープ部ＥＡ２はＡｃｈにおいてのみ生成さ
れ、続くエンベロープ部ＥＢ２はＢｃｈにおいてのみ生
成される。

【００３３】エンベロープ部ＥＢ２の生成が終了した
後、再生チャンネルＰＣＨが切換わりＡｃｈにおいてエ
ンベロープ部ＥＡ３の生成が行われると同時に、カスケ
ード信号はマイコンによりオフとなる。カスケード信号
がオフになると、再生チャンネルは切換わらず、Ａｃｈ
において引き続きループ部のエンベロープが生成され
る。ノートオン信号がオフになると、その後リリース部
のエンベロープが生成される。

【００３４】以上のように、再生チャンネルＰＣＨの発
音チャンネルではミュート信号をオフにして、待機チャ
ンネルＷＣＨではミュート信号をオンにすることによ
り、エンベロープはＡｃｈとＢｃｈとの間で交互に生成
される。

【００３５】図１において、乗算器１１は、補間された
波形振幅値ＩＤＡＴＡとエンベロープＥＮＶとの乗算を
行い、エンベロープが付与された楽音信号ＥＤＴが生成
される。波形振幅値ＩＤＡＴＡが生成される発音チャン
ネルとエンベロープが生成される発音チャンネルとは一
致しており、波形振幅値ＩＤＡＴＡとエンベロープＥＮ
Ｖの乗算が行われると、エンベロープが抑制されている
ときの波形振幅値は消去される。

【００３６】累算器１２は、乗算器１１から供給される
エンベロープ付与済みの楽音信号ＥＤＴに対して時分割
タイミングを解除して、ＡｃｈとＢｃｈから１つの楽音
信号を発生させる。なお、１６の発音チャンネルの他の
チャンネルの楽音信号もこの時に合成される。

【００３７】波形振幅値は、図２（Ｅ）に示すようにＡ
ｃｈの波形とＢｃｈの波形が累算器により、１つの累算
波形に合成され、分割されていたアタック部が連続した
１つの波形になる。エンベロープは、図３（Ｈ）に示す
ようにＡｃｈのエンベロープとＢｃｈのエンベロープが
累算器により、１つの累算エンベロープに合成される。

【００３８】合成された楽音信号は、Ｄ／Ａ変換器１３
において、ディジタル信号からアナログ信号に変換され
る。変換されたアナログ楽音信号は、サウンドシステム
１４において発音される。

【００３９】図４は、図１に示すカスケード回路６の構
成を示すブロック図である。Ｉ／Ｏレジスタ２０は、図
１のＩ／Ｏレジスタ５の一部であり、カスケード信号を
格納するカスケードレジスタ２１、ノートオン信号を格
納するノートオンレジスタ２２、読出しレジスタ２３、
２つの発音チャンネルＡｃｈとＢｃｈのチャンネル番号
を格納するＡｃｈ指定レジスタ２４およびＢｃｈ指定レ
ジスタ２５を有する。

【００４０】マイコンは、ノートオン信号等の発音指示
信号の発生に応じて、Ａｃｈ指定レジスタ２４に１６チ
ャンネル中から１つの発音チャンネル（Ａｃｈ）を格納
し、Ｂｃｈ指定レジスタ２５にＡｃｈとは異なる１つの
発音チャンネル（Ｂｃｈ）を格納する。

【００４１】タイミング発生回路２６は、チャンネル番
号０から１５までの１６のクロックに対して、Ａｃｈ指
定レジスタ２４に格納されているＡｃｈのクロックにお
いてのみ信号“１”を生成し、その他のチャンネルのク
ロックにおいては信号“０”を生成する。タイミング発
生回路２７は、Ｂｃｈ指定レジスタ２５に格納されてい
るＢｃｈのクロックにおいてのみ信号“１”を生成し、
その他のチャンネルのクロックにおいては信号“０”を
生成する。

【００４２】セレクタ２８は、ステート発生回路２９か
ら供給されるステート信号ＳＴ１が１のとき、タイミン
グ発生回路２６から供給されるＡｃｈを出力端子Ｏ１か
ら出力し、タイミング発生回路２７から供給されるＢｃ
ｈを出力端子Ｏ２から出力する。ステート信号ＳＴ１が
０のときは、Ａｃｈを出力端子Ｏ２から出力し、Ｂｃｈ
を出力端子Ｏ１から出力する。

【００４３】セレクタ２８の出力端子Ｏ１から出力され
る発音チャンネル番号が再生チャンネルＰＣＨであり、
出力端子Ｏ２から出力される発音チャンネル番号が待機
チャンネルＷＣＨである。

【００４４】カスケードオンレジスタ２１には、鍵盤か
ら検出されるノートオン信号に応じて、カスケードオン
信号が格納される。カスケード信号は、ステート発生回
路２９に供給される。ステート発生回路２９は、カスケ
ードオン信号を受けているときのみ動作する。ノートオ
ンレジスタ２２に格納されているノートオン信号がオン
になると、ステート発生回路２９はセットされ、ステー
ト信号“１”をセレクタ２８に供給する。セレクタ２８
は、ステート信号“１”を受けて、再生チャンネルＰＣ
ＨをＡｃｈとし、待機チャンネルＷＣＨをＢｃｈとす
る。読出しレジスタ２３は、ステート発生回路２９が生
成するステート信号ＳＴ１を記憶する。

【００４５】図１に示すアドレス発生器７は、所定値ま
でアドレスをカウントした後に信号ＡＥＮＤを生成し、
カスケード回路のラッチ３２に出力する。信号ＡＥＮＤ
は、時分割信号である。

【００４６】ラッチ３２は、再生チャンネル信号ＣＬ１
が示すチャンネル番号のタイミングで、時分割信号ＡＥ
ＮＤをラッチする。ラッチ３２にてラッチされた信号Ａ
ＥＮＤは、ステート発生回路２９の反転端子に入力され
る。反転端子に信号が入力されると、ステート発生回路
２９はステート信号ＳＴ１を反転させる。ステート信号
ＳＴ１が反転して１から０になると、セレクタ２８はＡ
ｃｈを待機チャンネルＷＣＨとし、Ｂｃｈを再生チャン
ネルＰＣＨとする。

【００４７】パルス発生回路３１は、供給されるカスケ
ード信号がオンのときのみ動作する。パルス発生回路３
１は、ラッチ３２にてラッチされる信号ＡＥＮＤに応じ
て、再生チャンネルＰＣＨに対応する信号ＰＣ１と待機
チャンネルＷＣＨに対応する信号ＰＣ２を生成する。信
号ＰＣ１は、信号ＡＥＮＤが１になったときの時分割タ
イミングの再生チャンネル番号（ＰＣＨ）のクロックで
１を生成する。信号ＰＣ２は、信号ＰＣ１の次の時分割
タイミングにおける待機チャンネル番号（ＷＣＨ）のク
ロックで１を生成する。生成された信号ＰＣ１と信号Ｐ
Ｃ２は、ノートオンレジスタ２２に記憶されるノートオ
ン信号を制御する。

【００４８】図５は、カスケード回路において生成され
る信号ＰＣ１とＰＣ２のタインミングを示す。図１にお
いてエンベロープが付与された楽音信号は、累算器１２
において時分割が解除され、Ｄ／Ａ変換器（ＤＡＣ）１
３において、ディジタル信号からアナログ信号に変換さ
れる。ＤＡＣの処理サイクルｉは１６の発音チャンネル
の時分割信号を含む。ＤＡＣサイクルは、サイクルｉ、
サイクルｉ＋１、サイクルｉ＋２の順番で移行する。

【００４９】発音チャンネル番号ｃｈは０から１５まで
あり、ＡｃｈはＡｃｈ指定レジスタにて例えば１１ｃｈ
に指定され、ＢｃｈはＢｃｈ指定レジスタにて例えば３
ｃｈに指定される。ＤＡＣサイクルｉでは、Ａｃｈが再
生チャンネルＰＣＨであり、Ｂｃｈが待機チャンネルＷ
ＣＨであるとする。再生チャンネルＰＣＨがＡｃｈであ
るときには、図４のカスケード回路中のステート発生回
路２９から出力されるステート信号は“１”であり、Ｄ
ＡＣサイクルｉの期間中は信号“１”を保持しつづけ
る。

【００５０】ステート信号は時分割信号ではなく、信号
ＡＥＮＤと信号ＰＣ１と信号ＰＣ２は発音チャンネル毎
の時分割信号である。信号ＡＥＮＤは、図１のアドレス
発生器７においてアドレスを所定値までカウントした後
に、ＤＡＣサイクルｉにおいて生成される。ＤＡＣサイ
クルｉにおける再生チャンネルＰＣＨはＡｃｈであるの
で、信号ＡＥＮＤはＤＡＣサイクルｉにおけるＡｃｈ
（１１ｃｈ）において“１”の信号が発生する。

【００５１】信号ＡＥＮＤは、図４のカスケード回路中
のラッチ３２において、再生チャンネルＰＣＨのタイミ
ングでラッチされる。再生チャンネルＰＣＨはＡｃｈで
あるので、ＤＡＣサイクルｉのＡｃｈのタイミングで信
号ＡＥＮＤをラッチすると、信号“１”が得られ、図４
のパルス発生器３１において信号ＰＣ１と信号ＰＣ２が
生成される。

【００５２】信号ＰＣ１は、信号ＡＥＮＤと同じく、Ｄ
ＡＣサイクルｉにおけるＡｃｈにおいて発生する。つま
り、信号ＰＣ１は、ＤＡＣサイクルｉにおける再生チャ
ンネルのクロックで発生する。

【００５３】信号ＰＣ２は、信号ＡＥＮＤが発生したＤ
ＡＣサイクルｉの次のサイクルｉ＋１における待機チャ
ンネルＷＣＨのクロックで信号“１”が発生する。待機
チャンネルＷＣＨは、Ｂｃｈであるので、信号ＰＣ２
は、ＤＡＣサイクルｉ＋１におけるＢｃｈにおいて発生
する。

【００５４】ステート信号は、ＤＡＣサイクルｉにおい
て信号“１”である。再生チャンネル（Ａｃｈ）におい
て信号ＡＥＮＤが発生すると、図４のステート発生回路
２９はステート信号ＳＴ１を反転する。ステート信号
は、ＤＡＣサイクルｉ＋１において信号“１”から
“０”に反転する。ステート信号が“０”になることに
より、図４のセレクタ２８はＤＡＣサイクルｉ＋１にお
いてＢｃｈを再生チャンネルＰＣＨとし、Ａｃｈを待機
チャンネルＷＣＨとする。

【００５５】ＤＡＣサイクルｉ＋２において、信号ＡＥ
ＮＤが発生しなければ、信号ＰＣ１と信号ＰＣ２は発生
せず、ステート信号も反転しない。図４において、割込
み信号発生回路３０は、カスケードオンレジスタ２１に
格納されているカスケードオン信号がオンになっている
ときのみ動作し、ラッチ３２にてラッチされる信号ＡＥ
ＮＤが１になると、図１に示すマイコン４に割込み信号
を供給する。マイコン４は、割込み信号を受けると、発
音チャンネルのレジスタの書き換え等の準備設定を行
う。

【００５６】図６は、図１に示すアドレス発生器７の構
成を示す回路図である。アドレス発生器は、波形メモリ
中の波形振幅値を指定するアドレスを生成する。生成す
るアドレスは、基本的にはアタックスタートアドレスか
ら開始し、順次アドレスを加算して一旦ループスタート
アドレスを通過して、ループエンドアドレスまで達した
らループスタートアドレスに戻り、アドレスの加算を再
開しループ部のアドレスを繰返し生成する。カスケード
動作の時は、アタックスタートアドレスからループスタ
ートアドレス直前までのアタック部のアドレスをＡｃｈ
とＢｃｈとの間で交互に生成する。以下に説明する信号
は、全て発音チャンネル毎の時分割信号である。

【００５７】Ｉ／Ｏレジスタ４０は、図１のＩ／Ｏレジ
スタ５の一部であり、ループスタートレジスタ（ＬＳ
Ａ）４１、ノートオンレジスタ（ＮＯＮ）４２、アタッ
クスタートレジスタ（ＡＳＲ）４３、ループエンドレジ
スタ（ＬＥＲ）４４およびＦナンバレジスタ（ＦＮ）４
５を有する。

【００５８】ループスタートレジスタ（ＬＳＡ）４１
は、発音チャンネル毎に備えられ、アドレスのカウント
を始める基準になる開始アドレスＬＳが格納されてい
る。開始アドレスＬＳは、２２ビットで表される整数部
のみからなる絶対アドレスであり、初期化時には、再生
チャンネル（Ａｃｈ）のレジスタにはＡＳ０＋Ｌの値が
格納され、待機チャンネル（Ｂｃｈ）のレジスタにはＡ
Ｓ０＋２Ｌの値が格納され、その後書き換えが行われ
る。

【００５９】アドレスＡＳ０は、波形メモリに記憶され
ている楽音波形のアタックスタートアドレスである。所
定値Ｌは、カウントが行われる相対アドレスの幅を示
す。アタックスタートレジスタ（ＡＳＲ）４３は、発音
チャンネル毎に備えられ、１６ビットで表される相対ア
ドレスＡＳを格納している。なお、カスケード動作を行
う発音チャンネルでは、相対アドレスＡＳとして所定値
−Ｌを格納する。ループエンドレジスタ（ＬＥＲ）４４
は、発音チャンネル毎に備えられ、楽音波形のループエ
ンドアドレスを示す相対アドレスＬＥを格納している。
ループエンド相対アドレスＬＥは、１６ビットの整数部
と８ビットの小数部からなる相対アドレスであり、波形
メモリの絶対アドレスではなくループスタートアドレス
を０としたときの相対アドレスである。

【００６０】ノートオンレジスタ（ＮＯＮ）４２は、発
音チャンネル毎に備えられ、ノートオン信号の状態を格
納するレジスタである。Ｆナンバレジスタ（ＦＮ）４５
は、鍵盤から検出される音高情報に応じて決まるＦナン
バを格納する。Ｆナンバは、４ビットの整数部と１６ビ
ットの小数部からなる。

【００６１】パルス発生回路４６は、ＮＯＮ４２のノー
トオン信号に応じて発音チャンネル毎にノートオンパル
スＮＯＮＰを生成する。ノートオンパルスＮＯＮＰは、
ノートオン信号の立上り時にのみ１となる信号である。
ノートオンパルスＮＯＮＰは、セレクタ４９の選択端子
Ｓ３に入力される。鍵が押鍵されると、ＡｃｈとＢｃｈ
においてノートオン信号が発生する。

【００６２】セレクタ４９は、３つの選択端子Ｓ１，Ｓ
２，Ｓ３と４つの入力端子０，１，２，３を有し、選択
端子Ｓ１が選択されると入力端子１に入力される信号が
出力され、選択端子Ｓ２が選択されると入力端子２に入
力される信号が出力され、選択端子Ｓ３が選択されると
入力端子３に入力される信号が出力され、選択端子Ｓ
１，Ｓ２，Ｓ３のいずれもが選択されないときは入力端
子０に入力される信号が出力される。

【００６３】ノートオン信号が発生すると、ノートオン
パルスＮＯＮＰに応じてセレクタ４９の選択端子Ｓ３が
選択され、セレクタ４９はモード３の動作モードとな
り、アタックスタートの相対アドレスＡＳをカウント値
ＣＮＴ２の初期値として出力する。その後、正の値にな
るまでアドレスのカウントを行うとインバータ５６は１
の値の信号ＡＥＮＤをカスケード回路に出力する。

【００６４】生成された信号ＡＥＮＤはカスケード回路
に供給され、カスケード動作時でＰＣＨのタイミングに
信号ＡＥＮＤが発生した場合、カスケード回路は信号Ｐ
Ｃ１およびＰＣ２を生成する。生成された信号ＰＣ１
は、ラッチ５３に供給され、同ＰＣＨにおけるアドレス
整数部ＣＦ３（この４ビットより上のビットはオール０
で不要）をラッチ５３にラッチする。生成された信号Ｐ
Ｃ２は、セレクタ４９の選択端子Ｓ２に入力され、セレ
クタ４９はモード２の動作モードとなり、相対アドレス
のカウント値ＣＮＴ１を出力する。

【００６５】カスケード信号がオフになると、アタック
部のアドレス生成を終了した時にチャンネル切換えを行
わず、そのままループ部のアドレス生成を開始する。ル
ープ部の最後のアドレスを生成すると、セレクタ４９の
選択端子Ｓ１には信号ＳＵＢ２が入力され、セレクタ４
９はモード１の動作モードとなり、相対アドレスのカウ
ント値ＣＮＴ１を所定値に戻して出力する。

【００６６】以下、セレクタ４９の各モードの動作を詳
細に述べる。図７は、アドレスの生成を開始するモード
３の動作を示すアドレス発生器である。

【００６７】パルス発生回路４６は、ＮＯＮ４２のノー
トオン信号に応じてノートオンパルスＮＯＮＰを生成
し、セレクタ４９の選択端子Ｓ３に出力する。ノートオ
ンパルスＮＯＮＰが、セレクタ４９の選択端子Ｓ３に入
力されると、セレクタ４９の入力端子３に入力される信
号がセレクタ４９から出力される。セレクタ４９の入力
端子３には、ＡｃｈのアタックスタートレジスタＡＳＲ
４３に格納されている整数−Ｌにオール０の小数部が合
成ポイント５７で付加されて入力される。したがって、
セレクタ４９は、所定値−Ｌを出力する。

【００６８】加算器５０は、セレクタ４９から出力され
た所定値−Ｌと、ＡｃｈのループスタートレジスタＬＳ
Ａ４１に格納されている絶対アドレスＡＳ０＋Ｌとの加
算を行い、絶対アドレス値ＡＳ０を出力アドレスＯＵＴ
ＡＤとして波形メモリに出力する。絶対アドレス値ＡＳ
０は、波形メモリ中のアタックスタートアドレスであ
る。

【００６９】セレクタ４９から出力されるカウント値Ｃ
ＮＴ１は、１６ビットの整数部と８ビットの小数部（た
だし、ＣＮＴ２の１６ビット小数部の上位８ビット）を
有し、ＬＳＡ４１に格納されているアドレス値ＬＳは、
２２ビットの整数部のみを有する。加算器５０は、カウ
ント値ＣＮＴ１の整数部１６ビットとアドレス値ＬＳの
整数部２２ビットの加算を行い、カウント値ＣＮＴ１の
小数部８ビットはそのまま出力し、出力アドレスＯＵＴ
ＡＤを形成する。

【００７０】出力アドレスＯＵＴＡＤの整数部２２ビッ
トは、図１の波形メモリ８に供給され、小数部８ビット
は図１の補間回路９に供給される。セレクタ４９から加
算器５１に入力されるカウント値ＣＮＴ２は、１６ビッ
トの整数部と１６ビットの小数部を有する。加算器５１
は、セレクタ４９から出力された所定値−ＬとＦナンバ
レジスタ（ＦＮ）４５の出力信号ＦＮ’の加算を行う。
図６に示すように信号ＦＮ’は、ＦＮ４５に格納されて
いるＦナンバとゲート５４の出力信号ＣＦＬが加算器５
５で加算された信号である。信号ＣＦＬは、ゲート５４
に信号ＰＣ２が供給されない限り０であるので、加算器
５５の出力信号ＦＮ’はＦＮ４５に格納されているＦナ
ンバの値である。信号ＰＣ２は、カスケード回路で生成
される信号である。

【００７１】加算器５１にて加算された信号ＣＦ１の内
の最上位ビットＣＦ４は、インバータ５６において反転
され、信号ＡＥＮＤが生成される。信号ＣＦ１は、最上
位ビットが１であれば負値を表し、最上位ビットが０で
あれば正値を表すので、信号ＡＥＮＤは、信号ＣＦ１が
負値であれば０となり、信号ＣＦ１が正値であれば１と
なる。

【００７２】現在、信号ＣＦ１は、所定値−ＬにＦナン
バを加えた値である。所定値ＬはＦナンバに比べて大き
い値であるので、信号ＣＦ１は負値となり、信号ＡＥＮ
Ｄは０となる。

【００７３】ディレイ回路（１６Ｄ）５２は、加算器５
１の出力信号ＣＦ１に対して１６発音チャンネル分の遅
延を行う。信号ＣＦ１は、１６発音チャンネル毎の時分
割信号となっているために、ディレイ回路５２は１６発
音チャンネル分の遅延を行う。ディレイ回路５２にて遅
延された信号ＣＦ２は、セレクタ４９の入力端子０に入
力される。

【００７４】セレクタ４９の選択端子Ｓ３に入力される
ノートオンパルスＮＯＮＰは、ノートオン信号が立上が
った時のみ１となり、すぐ０になる。ディレイ回路５２
が出力を発生する時は、ノートオンパルスＮＯＮＰはす
でに０となってしまっている。選択端子Ｓ２は、カスケ
ード回路にて生成される信号ＰＣ２が発生しない限り選
択されない。選択端子Ｓ１に入力される信号ＳＵＢ２
は、アドレス発生器の出力アドレスＯＵＴＡＤが楽音波
形のループエンドアドレスにまで達するまでの間は０で
ある。

【００７５】セレクタ４９の選択端子Ｓ１，Ｓ２，Ｓ３
はいずれも選択されないので、入力端子０に入力される
信号ＣＦ２が出力される。セレクタ４９から出力された
カウント値ＣＮＴ１は、−ＬにＦナンバが加算された値
である。加算器５０は、ＬＳＡ４１のＡｃｈのレジスタ
に格納されている所定値ＡＳ０＋Ｌとカウント値ＣＮＴ
１を加算し、出力アドレスＯＵＴＡＤとして、ＡＳ０に
Ｆナンバが加算された値を出力する。

【００７６】ＡＳ０にＦナンバが加算された信号ＣＮＴ
２は、再び加算器５１にてＦナンバと加算されてセレク
タ４９に入力される。セレクタ４９から出力されるカウ
ント値ＣＮＴ１は、加算器５０にてＡＳ０＋Ｌと加算さ
れ、出力アドレスＯＵＴＡＤが形成される。アドレス発
生器の出力アドレスＯＵＴＡＤは、アタックスタートア
ドレスＡＳ０から開始し、その後アタックスタートアド
レスＡＳ０にＦナンバが累算されていく。

【００７７】Ｆナンバの累算は、加算器５１の出力信号
ＣＦ１が初期時の−Ｌから０以上に増加するまで続けら
れ、出力アドレスＯＵＴＡＤは、ＡＳ０から開始しＡＳ
０＋Ｌ付近まで増加する。信号ＣＦ１が０以上になる
と、負数から正数となって信号ＡＥＮＤは１となるの
で、カスケードオンの場合はここでカスケード回路にお
いて再生チャンネルＰＣＨはＡｃｈからＢｃｈに反転す
る。以後は、カウントの基準値ＬＳが書き換えられ、Ｂ
ｃｈの出力アドレスＯＵＴＡＤが生成される。

【００７８】図８は、信号ＡＥＮＤが生成された後のセ
レクタモード２の動作を示すアドレス発生器である。生
成された信号ＡＥＮＤは、図４のカスケード回路のラッ
チ３２に入力され、カスケード動作を行なっている場
合、パルス発生器３１はまず信号ＰＣ１を、続いてＰＣ
２を生成する。

【００７９】カスケード回路にて生成された信号ＰＣ２
は、セレクタ４９の選択端子Ｓ２に入力される。セレク
タ４９は、入力端子２に入力される信号を出力する。セ
レクタ４９の入力端子２には、ＡＳＲ４３のＢｃｈのレ
ジスタに格納されている所定値−Ｌに信号ＣＦ２の小数
部が合成ポイント５８にて加算されて入力される。信号
ＣＦ２は、ディレイ回路（１６Ｄ）５２により遅延され
た信号であり、小数部は０にリセットされずに継続して
カウントされている。

【００８０】ＡｃｈとＢｃｈの２つの発音チャンネルに
は、押鍵操作により同一のタイミングでノートオン信号
が供給され、ＦＮ４５にも同一のＦナンバが供給される
ので、同一のタイミングで加算器５１にて加算が開始さ
れる。待機チャンネルＷＣＨにおける切換え前の信号Ｃ
Ｆ２の小数部は、切換え時に合成ポイント５８にて整数
部−Ｌと加算されるだけであるので、切換えの前後にお
いて小数部は継続している。加算された信号は、セレク
タ４９から出力され、加算器５０においてＢｃｈのＬＳ
Ａ４１に格納されているアドレス値ＡＳ０＋２Ｌと加算
される。以下に説明するように整数部に対しても実効的
な引き継ぎが行われ、アドレス発生器の出力アドレスＯ
ＵＴＡＤは、ＡｃｈからＢｃｈへ移行するときにも連続
的なアドレスが生成される。

【００８１】再生中チャンネルＰＣＨにおいて信号ＣＦ
１が０を越えると、信号ＡＥＮＤの発生により、カスケ
ード回路にて信号ＰＣ１と信号ＰＣ２が生成される。信
号ＣＦ３は、加算器５１の出力信号ＣＦ１の内の小数部
及び整数部の上位１２ビットを切り捨てて整数部４ビッ
トのみとした信号である。ＦＮ４５から出力されるＦナ
ンバの整数部が４ビットであるので、ラッチ５３がラッ
チする整数は４ビットで十分である。ラッチ５３は、信
号ＣＦ３を信号ＰＣ１のタイミングでラッチする。ゲー
ト５４は、ラッチ５３にてラッチされた信号を信号ＰＣ
２のタイミングで出力する。つまり、信号ＣＦ３は、再
生チャンネルが切換わる前のＡｃｈのタイミングでラッ
チされ、再生チャンネルが切換わった後のＢｃｈのタイ
ミングでゲート５４から出力される。ゲート５４の出力
信号ＣＦＬは、切換え前のＡｃｈのアドレスをラッチし
て、切換え後のＢｃｈにアドレスを連続して移行するた
めにゲート出力される信号である。

【００８２】加算器５５は、ゲート５４の出力信号ＣＦ
Ｌの整数４ビットとＦＮ４５に格納されているＦナンバ
の整数部４ビットの加算を行い、Ｆナンバの小数部１６
ビットはそのまま加えて出力し、信号ＦＮ’を出力す
る。加算器５１は、信号ＦＮ’とセレクタ４９の出力で
ある所定値−Ｌとその時の小数部を合成した値との加算
を行い、信号ＣＦ１を生成する。信号ＣＦ１は、ディレ
イ回路５２において遅延される。ディレイ回路５２にて
遅延された信号ＣＦ２は、セレクタ４９の入力端子０に
入力される。

【００８３】セレクタ４９の選択端子Ｓ２には、信号Ａ
ＥＮＤが発生してから１サイクル経過しているので、信
号ＰＣ２が供給されない。セレクタ４９は、入力端子０
に入力される信号ＣＦ２を出力し、カウント値ＣＮＴ１
を形成する。

【００８４】加算器５０は、カウント値ＣＮＴ１とＬＳ
Ａ４１のＢｃｈのレジスタに格納されているＡＳ０＋２
Ｌを加算し、Ｂｃｈの出力アドレスＯＵＴＡＤを形成す
る。Ｂｃｈのカウント値ＣＮＴ１は、Ａｃｈと同様にし
て−Ｌから０付近まで増加し、加算器５０の加算値ＯＵ
ＴＡＤは、ＡＳ０＋ＬからＡＳ０＋２Ｌまで変化する。

【００８５】次にＬＳＡ４１に格納される絶対アドレス
が、チャンネルの切換えに伴い、書き換えられる手順を
説明する。初期時、ＡｃｈのＬＳＡ４１にはＡＳ０＋Ｌ
が格納され、ＢｃｈのＬＳＡ４１にはＡＳ０＋２Ｌが格
納されている。

【００８６】最初に信号ＡＥＮＤが発生して再生チャン
ネルＰＣＨがＡｃｈからＢｃｈに切換わると、マイコン
はカスケード回路から割込み信号を受けて、ＬＳＡ４１
のＡｃｈのレジスタの値をＡＳ０＋ＬからＡＳ０＋３Ｌ
に書き換える。

【００８７】Ｂｃｈの出力アドレスＯＵＴＡＤがＡＳ０
＋２Ｌまで加算されると、信号ＡＥＮＤが発生し、再生
チャンネルＰＣＨはＢｃｈからＡｃｈに反転する。加算
器５０は、ＬＳＡ４１のＡｃｈのレジスタに格納されて
いるＡＳ０＋３Ｌと、セレクタ４９の出力であるカウン
ト値ＣＮＴ１の加算を行う。カウント値ＣＮＴ１は、−
Ｌから０付近までカウントされるので、加算器５０の出
力アドレスＯＵＴＡＤは、ＡＳ０＋２ＬからＡＳ０＋３
Ｌまで順次変化して出力される。

【００８８】このようにして、出力アドレスＯＵＴＡＤ
は、ＡｃｈにてＡＳ０からＡＳ０＋Ｌまで変化し、続い
てＢｃｈにてＡＳ０＋ＬからＡＳ０＋２Ｌまで変化し、
再びＡｃｈにてＡＳ０＋２ＬからＡＳ０＋３Ｌまで変化
する。

【００８９】図１０は、アドレス発生器のカウント値Ｃ
ＮＴ１が−Ｌから０以上まで変化する信号波形を示す。
なお、この図のカウント値ＣＮＴ１はＡｃｈとＢｃｈの
うちのＰＣＨに指定されている方のチャンネルのカウン
ト値を追ったものである。アドレス発生器は、ＬＳＡに
格納されているＬＳに対してカウント値ＣＮＴ１を加算
して出力アドレスを生成する。

【００９０】カウント値ＣＮＴ１は、Ａｃｈにおいて−
Ｌからカウントを開始する。カウント値ＣＮＴ１が０以
上にまで増加すると、信号ＡＥＮＤが発生する。信号Ａ
ＥＮＤが発生すると、ステート信号が反転し、再生チャ
ンネルはＡｃｈからＢｃｈに切換わる。

【００９１】カウント値ＣＮＴ１は、Ｂｃｈにおいてほ
ぼ−Ｌにリセットされ、−Ｌからカウントを開始する。
カウント値ＣＮＴ１が０以上にまで増加すると信号ＡＥ
ＮＤが発生し、再生チャンネルがＡｃｈに切換わる。

【００９２】以上のように、カウント値ＣＮＴ１は−Ｌ
から増加を開始し０以上になると、チャンネルを切換え
て−Ｌから０以上までの増加を繰り返す。なお、本実施
例では、ＡｃｈとＢｃｈのそれぞれにおいて、カウント
値ＣＮＴ１が０以上になると交互に−Ｌにリセットする
場合について説明したが、ＡｃｈとＢｃｈとでは異なる
所定値にリセットするようにしてもよい。また、同じチ
ャンネルにおいても毎回リセットする所定値を変えても
よい。

【００９３】また、上側の臨界値を０でなく他の値、例
えば＋Ｌにすることもできる。この場合、信号ＡＥＮＤ
を符号ビットの反転によって生じさせる代わりに、オー
バフローの発生や比較器の出力によって信号ＡＥＮＤを
発生させればよい。

【００９４】ＡｃｈとＢｃｈとで異なる所定値にリセッ
トするには、それぞれのチャンネルのアタックスタート
レジスタ（ＡＳＲ）４３に異なる所定値を格納すればよ
い。また、アドレスを生成するチャンネルが切換わる度
にＡＳＲ４３に格納されている所定値を書換えれば、同
じチャンネルにおいてリセットする所定値を毎回変える
こともできる。

【００９５】図８において、再生チャンネルＰＣＨが切
換わった後に楽音波形のアタック部の残りアドレスがＬ
以下であるときには、再生チャンネルＰＣＨの切換えを
終了させるために、再生チャンネルＰＣＨにループエン
ドＬＥを設定すると共に、カスケード回路はカスケード
信号をオフにする。カスケード信号がオフになると、図
４に示すパルス発生回路３１は信号ＡＥＮＤが発生して
も信号ＰＣ１と信号ＰＣ２を生成しないので、セレクタ
４９の選択端子Ｓ２は選択されず、セレクタ４９は入力
端子０に入力される信号ＣＦ２を出力し、カウント値Ｃ
ＮＴ２は０を越えてもカウントを続ける。カウント値Ｃ
ＮＴ２のカウントは、出力アドレスＯＵＴＡＤがループ
エンドアドレスＬＥに達するまで続けられる。

【００９６】例えば、ループスタートアドレスをＡＳ０
＋５Ｌとし、ループスタートアドレスを生成する再生チ
ャンネルがＡｃｈであるとすると、Ａｃｈの出力アドレ
スＯＵＴＡＤは、カスケード信号がオンの場合と同様に
ＡＳ０＋４ＬからＡＳ０＋５Ｌまで生成され、さらにＡ
Ｓ０＋５Ｌを越えてもカウントを続ける。

【００９７】図９は、ループエンドアドレスまでアドレ
スの生成を行った後のセレクタモード１の動作を示すア
ドレス発生器である。減算器４７は、ディレイ回路５２
の出力信号ＣＦ２から、ＬＥＲ４４の再生チャンネルで
あるＡｃｈのレジスタに格納されているループエンド相
対アドレスＬＥを減算して、整数部１６ビット、小数部
１６ビットからなる信号ＳＵＢ０を発生する。ループエ
ンド相対アドレスＬＥは、波形メモリのループスタート
アドレスを０としたときの相対アドレスであるので正値
である。信号ＳＵＢ０は、出力アドレスＯＵＴＡＤがル
ープエンドアドレスに達するまで負値である。

【００９８】信号ＳＵＢ１は、信号ＳＵＢ０の最上位ビ
ットである。信号ＳＵＢ１は、信号ＳＵＢ０が負値であ
れば１であり、信号ＳＵＢ０が正値であれば０である。
信号ＳＵＢ２は、信号ＳＵＢ１をインバータ４８により
反転した信号である。

【００９９】信号ＳＵＢ２は、出力アドレスＯＵＴＡＤ
がループエンドアドレスに達するまでは、減算器４７の
出力信号ＳＵＢ０が負値であるので０である。出力アド
レスＯＵＴＡＤがループエンドアドレスに達すると、信
号ＳＵＢ２は１となり、セレクタ４９の選択端子Ｓ１が
選択される。

【０１００】選択端子Ｓ１が選択される際、減算器４７
の出力信号ＳＵＢ０は、０または０をわずかに越えた値
であり、この値がセレクタ４９から出力される。セレク
タ４９から出力されたカウント値ＣＮＴ１はほぼ０であ
る。ＬＳＡ４１のＡｃｈのレジスタには、ＡＳ０＋５Ｌ
が格納されている。加算器５０は、カウント値ＣＮＴ１
とアドレス値ＬＳを加算し、ほぼループスタートアドレ
スＡＳ０＋５Ｌのアドレス値をＡｃｈの出力アドレスＯ
ＵＴＡＤとして出力する。

【０１０１】Ａｃｈの出力アドレスＯＵＴＡＤは、アド
レス値ＡＳ０＋４ＬからループスタートアドレスＡＳ０
＋５Ｌを通過して、ループエンドアドレスＡＳ０＋５Ｌ
＋ＬＥまで達した後に、再びループスタートアドレスＡ
Ｓ０＋５Ｌに戻ったことになる。

【０１０２】セレクタ４９から出力されたカウント値Ｃ
ＮＴ２はほぼ０であり、加算器５１において信号ＦＮ’
と加算される。加算された信号ＣＦ１は、ディレイ回路
５２において遅延される。遅延された信号ＣＦ２は、セ
レクタ４９の入力端子０に入力される。

【０１０３】減算器４７は、遅延信号ＣＦ２がループエ
ンド相対アドレスＬＥよりも小さいので、負値を出力す
る。減算器４９が負値を出力すると、セレクタ４９の選
択端子Ｓ１の選択が解除されるので、セレクタ４９は入
力端子０に入力される遅延信号ＣＦ２を出力する。以後
は、遅延信号ＣＦ２の値がループエンド相対アドレスＬ
Ｅよりも大きくなるまで、セレクタ４９は遅延信号ＣＦ
２を出力し続ける。

【０１０４】Ａｃｈの出力アドレスＯＵＴＡＤがループ
エンドアドレスＡＳ０＋５Ｌ＋ＬＥに達したら、セレク
タ４９は再び入力端子１に入力されるほぼ０の正値ＳＵ
Ｂ０に戻され、出力アドレスＯＵＴＡＤは更新したルー
プスタートアドレスＡＳ０＋５Ｌを出力する。

【０１０５】Ａｃｈの出力アドレスＯＵＴＡＤは、ルー
プスタートアドレスＡＳ０＋５Ｌからループエンドアド
レスＡＳ０＋５Ｌ＋ＬＥまでのループ部のアドレスを所
定の回数だけ繰返し走査する。

【０１０６】図１１は、アドレス発生器のカウント値Ｃ
ＮＴ１がアタック部のアドレスをカウントした後にルー
プスタートアドレスからループエンドアドレスまで変化
する信号波形を示す。アドレス発生器は、ＬＳＡに格納
されているＬＳに対してカウント値ＣＮＴ１を加算して
出力アドレスを生成する。

【０１０７】カウント値は、Ｂｃｈにおいて−Ｌから０
以上まで増加し、アタック部ＡＢ２のカウント値が生成
される。アタック部ＡＢ２の生成が終了すると、信号Ａ
ＥＮＤが生成され、ステート信号が反転し、再生チャン
ネルはＢｃｈからＡｃｈに切換わる。それと同時に、カ
スケード信号がオフになり、Ａｃｈにループエンドアド
レスＬＥが設定される。

【０１０８】再生チャンネルが切換わると、カウント値
はほぼ−Ｌにリセットされ、−Ｌから増加を開始し、ア
タック部ＡＡ３のカウント値が生成される。カスケード
信号はオフになっているので、カウント値が０以上にな
り信号ＡＥＮＤが発生しても、−Ｌにリセットはされず
にＡｃｈにおいてカウントを続行する。

【０１０９】カウント値は、０を越えてループエンドア
ドレスＬＥまで増加し、ループ部ＬＡ１のカウント値が
生成される。カウント値は、ループエンドアドレスＬＥ
まで達すると、ループスタートアドレスを示すほぼ０に
リセットされ、チャンネルを切換えずにほぼ０から増加
を開始し、ループ部ＬＡ２のカウント値が生成される。

【０１１０】ループ部ＬＡ２のカウント値が生成された
後に、カウント値は再びほぼ０にリセットされ、ループ
部ＬＡ３のカウント値が生成される。以上のように、ア
タック部ＡＡ３のカウント値の生成が終了して信号ＡＥ
ＮＤが生成されても、カスケード信号がオフになってい
れば、チャンネルが切換わらずにループ部ＬＡ１のカウ
ント値の生成を開始する。そして、カウント値がループ
エンドアドレスまで達したら、ループスタートアドレス
に戻り、ループ部のカウント値の生成を繰り返す。

【０１１１】本実施例のように、ＬＳＡに格納されるＬ
Ｓを絶対アドレスで表し、カウント値ＣＮＴ１を相対ア
ドレスで表して、出力アドレスを生成することにより、
アタックスタートアドレス、ループスタートアドレス、
ループエンドアドレスの３つを別々に絶対アドレスで表
さなくても済む。もちろん３つのアドレスのどれを絶対
アドレスで表してもよい。カウント値ＣＮＴ１は、アタ
ック部において−Ｌから０までの値をとり、ループ部に
おいては０から（ループエンドアドレス）−（ループス
タートアドレス）までの値をとるので、アタックスター
トアドレスからループエンドアドレスまでの絶対アドレ
スをカウントする場合に比べて、カウンタのビット数が
少なくて済む。

【０１１２】カウンタのビット数が少なければ、ディレ
イ回路および加算器のビット数を小さくでき、各回路を
結ぶディジタル信号線の幅を小さくすることができるの
で、アドレス発生器を含むチップのサイズが小さくな
る。

【０１１３】アドレス発生器は、複数のアタック部に分
割してアドレスを生成することにより、長いアタック部
を有する楽音波形の読み出しアドレスを生成することが
可能である。

【０１１４】ここまでの実施例ではアドレス発生器が一
度に連続して読み出せないような長いアタック部を有す
る波形の再生時の動作（カスケード動作）に注目して説
明を行ってきたが、アドレス発生器が一度に連続して読
み出せる最大の長さよりも短いアタック部しか有しない
短アタック波形の再生については、１つの発音チャンネ
ルでカスケード機能を使用せずにアタック〜ループの通
常の読み出しを行うようになっている。この場合、アタ
ック部の長さは、アタックスタートレジスタ（ＡＳＲ）
４３の収納するアタックスタートの相対アドレスによっ
て表すことのできる範囲の長さである。

【０１１５】既に説明したように、本実施例ではカスケ
ード動作により長いアタック部を有する波形を再生する
ため、１６ある時分割発音チャンネルの内の任意の２つ
の発音チャンネルをカスケード用に指定して使用する。
上述の短アタック波形の再生は、カスケード動作を行っ
ていない場合は該１６チャンネルをフルに使って行うこ
とができるし、一方、カスケードで発音チャンネルが使
われているときは、そのときに使われていない残りの発
音チャンネルを用いて行われる。また、カスケードオフ
の状態で新たにカスケード動作を始めようとする場合、
通常の新規発音の発音割り当てと同じような手法を用い
て全１６チャンネル中で２つの発音チャンネルを確保
し、確保したチャンネルの番号をＡｃｈ指定レジスタ２
４とＢｃｈ指定レジスタ２５にそれぞれ設定し、確保し
た２つのチャンネルをカスケード動作に使用する。

【０１１６】なお、本実施例において、カスケード回路
は１６の発音チャンネルに対して１つ設ける場合につい
て説明したが、複数のカスケード回路を設けてカスケー
ド回路をアサインすることにより楽音波形のアタック部
のアドレスを複数同時に生成させてもよい。

【０１１７】また、ＡｃｈとＢｃｈの２つの発音チャン
ネルを交互に再生チャンネルとして設定して、アドレス
を生成する場合を説明したが、１つの発音チャンネルに
ループスタートレジスタ（ＬＳＡ）とアタックスタート
レジスタ（ＡＳＲ）を２つずつを設けて、アドレスの読
み出しまたは書き換えを行うレジスタを切換えて、アタ
ック部の読み出しアドレスを１つのチャンネル内で２組
に分けて交互に生成してもよい。

【０１１８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組合わせ等が可能なことは当業者に自
明であろう。

【０１１９】

【発明の効果】アドレス発生手段は、波形メモリに供給
するアドレスを第１の発音チャンネルと第２の発音チャ
ンネルとの間で分割して生成することができので、アド
レスの生成に用いる演算器を小型化にすることができ、
信号線の数が少なくて済む。

【図面の簡単な説明】

【図１】 本発明を実現する電子楽器の全体構成例を示
すブロック図である。

【図２】 図１に示すアドレス発生器にて生成される楽
音波形のアドレスを示す。図２（Ａ）はＡｃｈの楽音波
形のアドレスを表す概念図、図２（Ｂ）はＢｃｈの楽音
波形のアドレスを表す概念図、図２（Ｃ）はカスケード
信号の波形図、図２（Ｄ）は信号ＡＥＮＤの波形図、図
２（Ｅ）はＡｃｈとＢｃｈの楽音波形を合成した概念図
である。

【図３】 図１に示すエンベロープ発生器にて生成され
るエンベロープを示す。図３（Ａ）はＡｃｈのエンベロ
ープの波形図、図３（Ｂ）はＡｃｈのミュート信号の波
形図、図３（Ｃ）はＢｃｈのエンベロープの波形図、図
３（Ｄ）はＢｃｈのミュート信号の波形図、図３（Ｅ）
は再生チャンネル（ＰＣＨ）を示す概略図、図３（Ｆ）
はノートオン信号の波形図、図３（Ｇ）はカスケード信
号の波形図、図３（Ｈ）はＡｃｈとＢｃｈのエンベロー
プを合成した波形図である。

【図４】 図１に示すカスケード回路の構成を示すブロ
ック図である。

【図５】 カスケード回路において生成される信号ＰＣ
１とＰＣ２のタインミングを示すタイミングチャートで
ある。

【図６】 図１に示すアドレス発生器の構成を示す回路
図である。

【図７】 セレクタモード３の動作を示すアドレス発生
器の回路図である。

【図８】 セレクタモード２の動作を示すアドレス発生
器の回路図である。

【図９】 セレクタモード１の動作を示すアドレス発生
器の回路図である。

【図１０】 アドレス発生器にて生成されるアタック部
のアドレスを示す波形図である。

【図１１】 アドレス発生器にて生成されるループ部の
アドレスを示す波形図である。

【符号の説明】

１ パネルスイッチ、 ２ 表示器、 ３ 鍵盤、
４ マイコン、５ Ｉ／Ｏレジスタ、 ６ カス
ケード回路、 ７ アドレス発生器、８ 波形メモ
リ、 ９ 補間回路、 １０ エンベロープ発生
器、 １１ 乗算器、 １２ 累算器、 １３
Ｄ／Ａ変換器、 １４ サウンドシステム、 ２１
カスケードオンレジスタ、 ２２ ノートオンレジ
スタ、 ２３ 読出しレジスタ、 ２４ Ａｃｈ指
定レジスタ、 ２５ Ｂｃｈ指定レジスタ、 ２
６，２７ タイミング発生回路、 ２８ セレクタ、
２９ ステート発生回路、 ３０ 割込み発生回路、
３１ パルス発生回路、 ３２ ラッチ、 ４
１ ループスタートレジスタ（ＬＳＡ）、４２ ノート
オンレジスタ（ＮＯＮ）、 ４３ アタックスタート
レジスタ（ＡＳＲ）、 ４４ ループエンドレジスタ
（ＬＥＲ）、 ４５ Ｆナンバレジスタ（ＦＮ）、
４６ パルス発生回路、 ４７ 減算器、 ４
８，５６ インバータ、 ４９ セレクタ、 ５
０，５１，５５，５７，５８加算器、 ５２ ディレ
イ回路（１６Ｄ）、 ５３ ラッチ、 ５４ ゲー
ト

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 それぞれが楽音波形を生成可能な複数の
   発音チャンネルと、 アドレスの関数として楽音波形の波形振幅値を記憶する
   波形メモリと、 切換信号に応じて前記複数の発音チャンネルを切り換え
   て該複数の発音チャンネルの内の１つの発音チャンネル
   を指定するカスケード手段と、 前記カスケード手段により指定される発音チャンネルに
   対して、前記波形メモリから波形振幅値を読み出すため
   のアドレスを生成するアドレス発生手段と、 所定の周期毎に前記切換信号を前記カスケード手段に供
   給する切換制御手段と、 前記アドレス発生手段により生成されるアドレスに応じ
   て前記波形メモリから波形振幅値を読み出し、前記カス
   ケード手段により指定される発音チャンネルにおいて楽
   音波形を生成する楽音波形生成手段と、 前記カスケード手段により切り換えられて指定されてい
   ない発音チャンネルにおいて前記楽音波形生成手段が生
   成する楽音波形がミュートされるように制御するミュー
   ト手段と、 前記カスケード手段により切り換えられる複数の発音チ
   ャンネルの楽音波形であってミュート制御された複数の
   発音チャンネルの楽音波形を累算する累算手段とを有す
   る電子楽器。
2. 【請求項２】 前記アドレス発生手段は、上位アドレス
   と下位アドレスからなるアドレスを生成し、前記カスケ
   ード手段による発音チャンネルの切り換えの際に、切り
   換え前の発音チャンネルのアドレスの下位アドレスを、
   切り換え後の発音チャンネルのアドレスに引き継がせ、 前記楽音波形生成手段は、前記アドレス発生手段により
   生成される前記上位アドレスに応じて前記波形メモリか
   ら波形振幅値を読み出し、前記下位アドレスに応じて前
   記波形メモリから読み出した波形振幅値を補間すること
   により楽音波形を生成する請求項１記載の電子楽器。
3. 【請求項３】 前記カスケード手段は、切り換えを行う
   発音チャンネルの組み合わせを変えることができる請求
   項１又は２記載の電子楽器。
4. 【請求項４】 前記切換制御手段は、前記アドレス発生
   手段が生成するアドレスが所定のアドレスに達した時に
   切換信号を前記カスケード手段に供給する請求項１〜３
   のいずれかに記載の電子楽器。