JP2968320B2 - ディストーション装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、例えばシンセサイザ、電子ピアノ、電子オ
ルガン、シングルキーボード等の電子楽器に用いられる
ディストーション装置に関し、特に入力された楽音に歪
みを加えることによって豊かな楽音に変換するディスト
ーション装置に関する。

（従来の技術） 従来、電子楽器等には、発生する楽音に種々の効果を
加えるために、ディストーション回路が組み込まれてい
る。

第８図は、このような従来のディストーション回路の
一例を示すものである。このディストーション回路は、
入力波形（楽音信号SIG）を所定のレベルでクリップす
ることにより楽音信号に歪みを加えて出力するものであ
る。

図において、レジスタ70は、例えば図示しないCPUか
ら送られてくるパラメータＫを保持するものである。こ
のパラメータＫは、入力波形のクリップレベルを指定す
るものである。このレジスタ70の出力は比較器71及びセ
レクタ72に供給されるようになっている。

比較器71は、楽音信号SIGとパラメータＫとを比較す
るものである。この比較器71の一方の入力端子Ａには楽
音信号SIGが供給され、他方の入力端子Ｂには上記レジ
スタ70の出力が供給されるようになっている。そして、
比較器71で比較された結果は、選択信号SELとしてセレ
クタ72のセレクト端子Ｓに供給されるようになってい
る。

セレクタ72は、選択信号SELに応じて楽音信号SIG又は
パラメータＫの何れかを選択して出力するものであり、
上述したように、一方の入力端子Ａには楽音信号SIG
が、他方の入力端子Ｂにはレジスタ70の出力信号、つま
りパラメータＫが供給されるようになっている。

この第８図に示すディストーション回路は次のように
動作する。

先ず、図示しないCPUからクリップレベルを指示する
パラメータＫがレジスタ70にセットされる。

次いで、例えば第９図に示すような正弦波形の楽音信
号SIGが供給されるものとする。

すると、比較器71において、楽音信号SIGの絶対値と
レジスタ70にセットされているパラメータＫとが比較さ
れ、その結果が選択信号SELとして出力される。即ち、
楽音信号SIGの絶対値がパラメータＫより小さい間は、
比較器71はセレクタ72のＡ側を選択するような選択信号
SELを出力する。したがって、この条件が成立している
間は、第10図の0aに示すように、入力された楽音信号SI
Gがそのまま出力される。

一方、楽音信号SIGの絶対値がパラメータＫより大き
くなると、その間は、比較器71はセレクタ72のＢ側を選
択するような選択信号SELを出力する。したがって、こ
の条件が成立している間は、第10図のabに示すように、
セレクタ72からはパラメータＫの値がそのまま出力され
る。

以下同様に、第10図のbc区間は楽音信号SIGが、区間c
dではパラメータＫの値が、区間deでは楽音信号SIGが、
それぞれ出力される。

このように、従来のディストーション回路では、一定
のクリップレベルを設け、入力された楽音信号を上記ク
リップレベルで単純にクリップして楽音に効果を加える
という処理を行っている。

第11図は、上述したディストーション回路で得られた
第10図に示す波形を、高速フーリエ変換（FFT）でスペ
クトル分析した結果を示すものである。

図示するように、奇数次の高調波のみが多く含まれる
ことがわかる。これは、クリップレベルＫが一定である
ことに起因するものである。したがって、このようにし
て得られる波形の楽音を発音すると音の豊かさに欠ける
感じが否めない。

第12図は、従来のディストーション回路の他の例を示
すものである。

図において、アドレスジェネレータ80は、楽音信号SI
Gの整数部の値に応じて非線形テーブル81を参照するア
ドレスを生成するものであり、このアドレスジェネレー
タ80の出力は非線形テーブル81に供給されるようになっ
ている。

非線形テーブル81は、順次入力されるアドレスに対応
して非線形波形となるデータを出力するテーブルであ
る。この非線形テーブル81の出力は補間回路82に供給さ
れるようになっている。

補間回路82は、楽音信号SIGが有意な小数部を有する
場合に、該楽音信号SIGの前後の整数アドレスに応じて
非線形テーブル81から出力される２つのデータに基づ
き、楽音信号SIGの小数部を変位として補間処理を行っ
て変換された楽音信号を出力するものである。

しかしながら、このように構成されるディストーショ
ン回路であっても、出力される楽音信号の大多数は奇数
次の高調波で構成されている。

このように、従来のディストーション回路では奇数次
の倍音を多数含み、偶数次の倍音が少ないので、発音さ
れる楽音が単純なものとなり豊かな楽音が得られないと
い欠点があった。また、プラス成分のクリップとマイナ
ス成分のクリップを異なる値によるものとして偶数次高
調波を得ることもできるが、この場合、楽音信号に直流
成分が生じるという問題があった。

（発明が解決しようとする課題） この発明は、上記事情に鑑みてなされたもので、直流
成分を生じさせずに奇数次及び偶数次の倍音を多数含ん
だ豊かな楽音を発生することのできるディストーション
装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明のディストーション装置は、上記目的を達成
するために、第１の発明にかかるディストーション装置
は、楽音信号のクリップレベルに関する値を保持するク
リップレベル・データ保持手段と、時間の経過に応じて
前記クリップレベル・データ保持手段に保持されたクリ
ップレベルに関する値を、前記楽音信号のサンプル毎
に、自己回帰的に更新するクリップレベル更新手段と、
入力された楽音信号と前記クリップレベル・データ保持
手段に保持されているクリップレベル・データに応じた
クリップレベルとを比較する比較手段と、前記比較手段
の比較結果に応じて入力された前記デジタル楽音信号を
サンプル毎に変化させて出力する出力手段とを具備した
ことを特徴とする。

第２の発明は、前記第１の発明において、前記クリッ
プレベル更新手段が、時間の経過に応じて変化すべき前
記クリップレベルの変化量に関する値を保持する変化量
保持手段と、前記クリップレベル・データ保持手段に記
憶された値と前記変化量保持手段に記憶された値とを演
算して、前記クリップレベル・データ保持手段に再記憶
させる演算手段とからなることを特徴とする。

第３の発明は、前記第１または第２の発明において、
前記出力手段が、前記楽音信号の絶対値が前記クリップ
レベル・データ保持手段に保持されているクリップレベ
ル以下であることが判断されている間は該楽音信号を出
力し、前記楽音信号の絶対値が前記クリップレベル・デ
ータ保持手段に保持されているクリップレベル・データ
に応じたクリップレベルより大きくなったことが判断さ
れている間は、前記クリップレベル更新手段により時間
の経過に応じて変化するクリップレベルを出力すること
を特徴とする。

（作用） 本発明は、入力された楽音信号が第１の保持手段に保
持されているクリップレベルに到達するまでは入力され
た楽音信号をそのまま出力し、上記クリップレベルに到
達した後は、上記第１の保持手段に保持されるクリップ
レベルを、第２の保持手段に保持される変化量に基づい
て時間の経過に応じて所定の割合で変化させるととも
に、この変化するクリップレベルと入力された楽音信号
とを比較し、楽音信号がクリップレベルより大きい間
は、上記変化するクリップレベルを出力するようにして
いる。これにより、例えば第６図に示すように、時間的
に変化するクリップレベルで入力された楽音信号をクリ
ップすることになるので、第７図に示すような奇数及び
偶数次の高調波を多数含む楽音信号が得られ、豊かな楽
音を発生することができるものとなっている。また、楽
音信号のクリップはプラス及びマイナスの両成分につき
行っているので、楽音信号に直流成分が生じることもな
い。

（実施例） 第１図は、本発明に係るディストーション装置の構成
を示す概略ブロック図である。

図において、10は中央処理装置（CPU）であり、読出
し専用記憶装置（ROM）11のプログラムメモリ部に記憶
されているプログラムに従って当該ディストーション装
置の各部を制御するものである。特に、後述するパネル
スイッチ13から与えられるパラメータＫ、ΔＫを歪回路
17に送出して歪回路17を制御することにより、入力され
た楽音信号に所定の効果を加えるものである。

上記ROM11は、上述したCPU10を動作させるプログラム
の他、各部の制御に必要な種々の固定データを含んでい
る。

12はRAMであり、CPU10の動作に必要なワークエリアの
他、本ディストーション装置を動作させるための種々の
状態情報が記憶されるようになっている。

13はパネルスイッチであり、電源スイッチ、モード指
定スイッチ等の他、本発明に直接関係する効果選択スイ
ッチ（図示しない）が含まれている。これら各スイッチ
の状態は、内蔵されるパネルスキャン回路によって検知
されるようになっている。また、パネルスイッチ13に
は、上記スイッチ類の他、装置の各種状態を表示するた
めの表示器が含まれている。

14は入出力インタフェースであり、上記パネルスイッ
チ13の状態に応じたパネルスイッチデータをCPU10に出
力するとともに、CPU10からのデータを受け取って表示
器に表示するものである。

16はA/D変換器であり、入力されたアナログ楽音信号
を、例えば16ビットのデジタル楽音信号に変換するもの
である。入力される楽音信号は、別の電子楽器、例えば
電気キター、キーボード、電子オルガン、或いはシンセ
サイザー等が出力するアナログ楽音信号である。このA/
D変換器16が出力する16ビットのデジタル楽音信号は歪
回路17に供給されるようになっている。

17は本発明のディストーション装置に係る歪回路であ
り、CPU10の制御の下に動作するようになっている。こ
の歪回路17の出力はD/A変換器18に供給されるようにな
っている。歪回路17の詳細については後述する。

18はD/A変換器であり、歪回路17が出力する16ビット
のデジタル楽音信号をアナログ楽音信号に変換して出力
するものである。このD/A変換器18の出力が、例えばス
ピーカ等の放音手段に供給され、放音が行われるように
なっている。

上記CPU10、ROM11、RAM12、入出力インタフェース14
及び歪回路17は、システムバス15を介して相互に接続さ
れるようになっている。

第２図は、上記歪回路17の第１の実施例を詳細に示す
ブロック図である。

CPU10から送られてくる制御信号としては、歪みの度
合いを指定するパラメータＫ、ΔＫ及び書込信号WRTが
ある。

パラメータＫは、歪を開始させる楽音信号のレベルを
指定するものである。パラメータΔＫは、歪を変化させ
る際の変化分を指定するものである。また、書込信号WR
Tは、CPU10が上記パラメータＫ、ΔＫを歪回路17に書き
込む際のストローブ信号である。

また、サンプリングクロックMCLKは、ディストーショ
ン装置に内蔵されるクロック発生回路（図示しない）で
発生されるもので、このクロックMCLKに同期してA/D変
換器16から楽音信号を受け取り、装置内回路が動作し、
さらにD/A変換器18に楽音信号を出力するようになって
いる。

第２図において、20はセレクタであり、制御信号C1、
つまり書込み信号WRTに応じて、CPU10が出力するパラメ
ータＫ又はラッチ28が出力するデータのいずれかを選択
するものである。このセレクタ20の選択出力はラッチ21
に供給されるようになっている。

21はラッチであり、制御信号C3をイネーブル信号とし
てセレクタ20の出力をラッチするものである。このラッ
チ21の出力は加算器23の入力端子Ｙ、加算器24の入力端
子Ｙ及び加算器27の入力端子Ｘに供給されるようになっ
ている。

22はラッチであり制御信号C2、つまり書込信号WRTに
応じて、CPU10が出力するパラメータΔＫをラッチする
ものである。このラッチ22の出力は加算器27の入力端子
Ｙに供給されるようになっている。

23は加算器であり、A/D変換器16が出力する16ビット
のデジタル楽音信号SIGIを入力端子Ｘに入力し、ラッチ
21の出力信号を入力端子Ｙに入力し、さらに制御信号C4
をキャリー入力端子CIに入力して演算を行うものであ
る。

この加算器23の出力Ｚは使用されず、キャリー出力端
子COから出力されるキャリーB2のみを用いて後述する比
較機能を実現している。

上記制御信号C4は、楽音信号SIGIの最上位ビット（MS
B）である符号B1をインバータ31で反転した信号であ
る。この加算器23が出力するキャリーB2は、排他的論理
和ゲート32の一方の入力端子に供給されるようになって
いる。

24は加算器であり、ゼロを入力端子Ｘに入力し、ラッ
チ21の出力を入力端子Ｙに入力し、さらに制御信号C5を
キャリー入力端子CIに入力して加算を行うものである。
制御信号C5は符号B1そのものである。したがって、この
加算器24は、楽音信号SIGIが正の場合はそのまま、負の
場合は２の補数をとって出力するものである。

即ち、加算器24は、楽音信号SIGIの正負に応じてラッ
チ21の内容をそのまま、又は正負反転して出力するもの
である。この加算器24の出力はセレクタ25の入力端子Ｈ
に供給されるようになっている。

25はセレクタであり、制御信号C7に応じて楽音信号SI
GIそのもの、又は加算器24の出力のいずれかを選択して
出力するものである。制御信号C7としては、符号B1とキ
ャリーB2とを排他的論理和ゲート32で排他的論理和をと
った信号が用いられる。このセレクタ25の出力はラッチ
26に供給されるようになっている。

26はラッチであり、制御信号C9、つまりサンプリング
クロックMCLKをインバータ29で反転した信号に応じて、
セレクタ25が出力するデータをラッチするものである。
したがって、ラッチはサンプリングクロックMCLKの後半
で行われることになる。このラッチ26の出力は歪が加え
られた楽音信号となり、D/A変換器18に供給されるよう
になっている。

27は加算器であり、ラッチ21の出力を入力端子Ｘに入
力し、ラッチ22の出力を入力端子Ｙに入力し、さらに制
御信号C6をキャリー入力端子CIに入力して演算を行うも
のである。制御信号C6としては符号B1を反転した信号を
用いている。

したがって、この加算器27は、楽音信号SIGIが正の場
合はラッチ21の内容からパラメータΔＫを減算し、負の
場合はラッチ21の内容にパラメータΔＫを加算して出力
するものである。この加算器27の出力はラッチ28に供給
されるようになっている。

28はラッチであり、制御信号C8、つまりサンプリング
クロックMCLKに応じて、加算器27が出力するデータをラ
ッチするものである。したがって、このラッチはサンプ
リングクロックの前半で行われることになる。このラッ
チ28の出力は、セレクタ20に供給され、次のデータの算
出に使用される。

第３図は、上記加算器23、24、27の構成を詳細に示す
ものである（何れも同一の構成である）。図において、
320〜323は加算素子であり、それぞれ、入力端子A0−A3
に供給されたデータと入力端子B0〜B3に供給されたデー
タとを、キャリー入力端子C0に供給されたキャリーを加
味して加算を行い、加算結果のデータ出力端子Z0−Z3に
出力し、キャリーをキャリー出力端子C4に出力するもの
である。

これら加算素子320〜323は、図示するように接続さ
れ、加算器23、24、27を構成している。

即ち、各加算器の一方の入力端子Ｘ（16ビット）は、
各加算素子320〜323のそれぞれの入力端子B0−B3に接続
されている。一方、各加算器の他方の入力端子（Ｙ（16
ビット）は、各排他的論理和ゲート300〜315の一方の入
力端子に接続され、この排他的論理和ゲート300〜315の
出力が各加算素子320〜323の入力端子A0−A3に接続され
ている。そして、各加算素子320〜323のデータ出力端子
Z0−Z3に出力が加算器の出力端子Ｚ（16ビット）として
外部に出力されるようになっている。

また、上記排他的論理和ゲート300〜315の他方の入力
端子には、加算器としてのキャリー入力端子CIからの信
号が共通に接続されている。これにより反転入力を可能
ならしめ、これにより減算を可能にしている。

また、各加算素子320〜323の出力端子C4はキャリー出
力端子であり、図示するように、順次上位の加算素子の
キャリー入力端子C0に接続され、リップルキャリーによ
る16ビットの加算器を構成している。

なお、最下位の加算素子320へのキャリー入力端子C0
には、加算器としてのキャリー入力端子CIからのキャリ
ーが入力されるようになっており、最上位の加算素子32
3のキャリー出力端子C4からは、加算器としてのキャリ
ーが出力端子COから出力されるようになっている。

上記構成により加減算可能な16ビットの加算器が構成
されている。

次に、上記第２図及び第３図の構成において第４図の
フローチャートを参照しながら動作を説明する。

先ず、電源が投入されると、初期化処理を行う（ステ
ップS1）。この初期化処理は、装置内部のハードウエ
ア、RAM12の内容等を初期状態に設定する処理である。

次いで、パネルイベントが有るか否かを調べる（ステ
ップS2）。即ち、パネルスイッチ13から入出力インタフ
ェースを介して送られてきたデータ中に、従前のデータ
から変化したものがあるか否かを調べる。そして、パネ
ルイベントがなければステップS2を繰り返し実行するこ
とにより待機状態に入る。この待機状態でパネルイベン
トが発生したことを検出すると、該イベントがパラメー
タＫを変更する旨のイベントであるか否かを調べる（ス
テップS3）。そして、パラメータＫを変更する旨のイベ
ントであることが判断されると、Ｋ処理を行う（ステッ
プS4）。

このＫ処理は、パラメータＫをラッチ21にセットする
処理であり、次のように行われる。

即ち、CPU10は、パネルスイッチ13で設定された所定
の効果を加える旨の指令を入出力インタフェース14を介
して受け取ると、該指令に対応したパラメータＫを生成
し、システムバス15を介して歪回路17に送出する。この
際、同時に書込信号WRTをも送出する。この書込信号WRT
は、制御信号C1としてセレクタ20に供給され、これによ
りパラメータＫが選択されてセレクタ20から出力され
る。

また、書込信号WRTはORゲート33を介し、制御信号C3
としてラッチ21のイネーブル端子Ｇに供給される。これ
により、セレクタ20から出力されたパラメータＫがラッ
チ21にラッチされることになる。以上のＫ処理が完了す
るとステップS2に戻り、次のイベントが発生するのを待
つ待機状態に入る。

一方、上記ステップS3でパラメータＫを変更する旨の
イベントでないことが判断されると、上記イベントがパ
ラメータΔＫを変更する旨のイベントであることを確認
し、ΔＫ処理を行う（ステップS5）。

このΔＫ処理は、パラメータΔＫをラッチ22にセット
する処理であり、次のように行われる。

即ち、CPU10は、パネルスイッチ13で設定された所定
の効果を加える旨の指令を入出力インタフェース14を介
して受け取ると、該指令に対応したパラメータΔＫを生
成し、システムバス15を介して歪回路17に送出する。こ
の際、同時に書込信号WRTをも送出する。この書込信号W
RTは、制御信号C2としてラッチ22のイネーブル端子Ｇに
供給される。これにより、パラメータΔＫがラッチ22に
ラッチされることになる。

以上のΔＫ処理が完了するとステップS2に戻り、次の
イベントが発生するのを待つ待機状態に入る。

このようにしてパラメータＫ及びΔＫのセットが完了
すると、図示しない発振器によりサンプリングクロック
MCLKの出力が開始されるとともに、該クロックMCLKに同
期して楽音信号SIGIがA/D変換器16から供給される。こ
こで、供給される楽音信号SIGIは、第９図に示すような
正弦波信号であるものとして以下説明する。

外部から供給される楽音信号SIGIは、最初は正の数値
である。したがって、そのMSB、つまり、符号B1は
「０」であり、制御信号C5は「０」、制御信号C4及びC6
は「１」となる。

この状態で楽音信号SIGIが供給されると、加算器23で
は制御信号C4が「１」であることから、減算（「Ｘ−
Ｙ」）が行われる。ここで、「Ｘ≧Ｙ」であれば、つま
り「｜楽音信号SIGI|≧パラメータＫ」であればキャリ
ーが出力されてB2が「１」となるが、「｜楽音信号SIGI
|＜パラメータＫ」であればキャリーが出力されずB2が
「０」となる。

通常、パラメータＫは所定の値を有するように設定さ
れるので、正弦波の場合、最初は「｜楽音信号SIGI|＜
パラメータＫ」であり、キャリーB2は「０」となる。し
たがって、制御信号C7は「０」となり、セレクタ25はＬ
側が選択され、楽音信号SIGIがそのまま出力される。こ
の出力は、サンプリングクロックMCLKをインバータ29で
反転させた制御信号C9によりラッチ26にラッチされる。
そして、このラッチ26の出力が楽音信号SIGOとしてD/A
変換器18に供給される。

この際、加算器24は所定の動作を行うが、その出力は
使用されないので特別の機能は発揮しない。

一方、加算器27は制御信号C6が「１」であることから
減算（「Ｘ−Ｙ」）が行われ、その結果はサンプリング
クロックMCLK（制御信号C8）によりラッチ28にラッチさ
れるが、上記したように排他的論理和ゲート32の出力が
「０」であることからANDゲート30の出力も「０」とな
り、制御信号C3も「０」のままである。したがって、ラ
ッチ21に供給されるクロックは変化せず、その内容は更
新されない。

このような状態は「｜楽音信号SIGI|≧パラメータ
Ｋ」になるまで継続する。つまり、第６図に示す0aの区
間が上記状態の区間である。

次いで、「｜楽音信号SIGI|≧パラメータＫ」になる
と、加算器23が出力するキャリーB2は「１」になる。し
たがって、排他的論理和ゲート32の出力、つまり制御信
号C7は「１」になり、セレクタ25はＨ側が選択される。
これにより、加算器24の出力がセレクタ25から出力さ
れ、ラッチ26にラッチされることになる。

ここで、加算器24は、制御信号C5が「０」であること
からゼロとラッチ21の出力とを加算して出力する。換言
すれば、ラッチ21にセットされているパラメータＫがセ
レクタ25を介してそのままラッチ26にセットされる。

一方、加算器27では制御信号C6が「１」であることか
ら、減算（「Ｘ−Ｙ」）、つまり「パラメータＫ−パラ
メータΔＫ」が行われ、その結果はサンプリングクロッ
クMCLK（制御信号C8）によりラッチ28にラッチされる。
この際、排他的論理和ゲート32の出力が「１」であるこ
とからインバータ29により反転されたサンプリングクロ
ックMCLKはANDゲート30を通過し、さらにORゲート33を
通って制御信号C3としてラッチ21のイネーブル端子Ｇに
供給される。これによりラッチ28にラッチされているデ
ータはラッチ21にラッチされ、ラッチ21の内容は「Ｋ−
ΔＫ」の値に更新される。

このような状態は変化する楽音信号SIGIと減少される
ラッチ21の内容との関係が、「｜楽音信号SIGI|＜ラッ
チ21の内容」になるまで継続する。つまり、第６図に示
すabの区間が上記状態の区間である。

次に、「｜楽音信号SIGI|＜ラッチ21の内容」になる
と、上述した0a区間と同様の動作でbP区間は入力された
楽音信号がそのまま出力される。

以上により、正弦波の前半の処理が完了する。

次いで、後半の処理に移る。即ち、供給される楽音信
号SIGIは、負の数値となり、そのMSB、つまり符号B1は
「１」となる。したがって、制御信号C5は「１」、制御
信号C4及びC6は「０」となる。

この状態では、加算器23では制御信号C4が「０」であ
ることから加算（「Ｘ＋Ｙ」）が行われる。ここで、楽
音信号SIGIは負の数値となるが、ラッチ21の内容は正の
数を維持する。これは、符号B1が負になることにより制
御信号C6が「０」になって加算器27では加算が行われる
からである。以降はラッチ21の内容は増加することにな
る。したがって、加算器23では実質的には減算（「−Ｘ
＋Ｙ」）が行われることになる。

したがって、（「|X|＞Ｙ」であれば、つまり「｜楽
音信号SIGI|＞ラッチ21の内容」であればキャリーが出
力されずB2が「０」となり、「｜楽音信号SIGI|≦ラッ
チ21の内容」であればキャリーが出力されB2が「１」と
なる。

楽音信号が負の数になった直後は、「｜楽音信号SIGI
|≦ラッチ21の内容」となるので、B2は「１」となる。
したがって、制御信号C7は「０」となり、セレクタ25は
Ｌ側が選択され、楽音信号SIGIがそのまま出力される。
この出力は、サンプリングクロックMCLKの反転信号C9に
よりラッチ26にラッチされ、さらに楽音信号SIGOとして
D/A変換器18に供給される。

この際、加算器24は所定の動作を行うが、その出力は
使用されないので特別の機能は発揮しない。

一方、加算器27は制御信号C6が「０」であることから
加算（「Ｘ＋Ｙ」）が行われ、その結果はサンプリング
クロックMCLK（制御信号C8）によりラッチ28にラッチさ
れる。

しかしながら、排他的論理話ゲート32の出力が「０」
であるころからANDゲート30の出力も「０」となり、制
御信号C3も「０」のままである。したがって、ラッチ21
に供給されるクロックは変化せず、その内容は更新され
ない。

このような状態は「｜楽音信号SIGI|＞ラッチ21の内
容」になるまで継続される。つまり、第６図に示すPcの
区間が上記状態の区間である。

次に、「｜楽音信号SIGI|＞ラッチ21の内容」になる
と、加算器23が出力するキャリーB2は「１」になる。し
たがって、排他的論理話ゲート32の出力、つまり制御信
号C7は「１」になり、セレクタ25はＨ側が選択される。
これにより、加算器24の出力がセレクタ25から出力さ
れ、ラッチ26にラッチされることになる。

ここで、加算器24は、制御信号C5が「１」であること
から減算を行って出力する。換言すれば、ラッチ21にセ
ットされている内容が２の補数を取られ、その後セレク
タ25を介してラッチ26にセットされる。

一方、加算器27では制御信号C6が「０」であることか
ら加算（「Ｘ＋Ｙ」）、つまり「ラッチ21の内容＋パラ
メータΔＫ」が行われ、その結果はサンプリングクロッ
クMCLK（制御信号C8）によりラッチ28にラッチされる。
この際、排他的論理話ゲート32の出力が「１」であるこ
とからインバータ29により反転されたサンプリングクロ
ックMCLKはANDゲート30を通過し、さらにORゲート33を
通って制御信号C3としてラッチ21のイネーブル端子に供
給される。

これによりラッチ28にラッチされているデータはラッ
チ21にラッチされ、ラッチ21の内容は「Ｋ＋ΔＫ」を値
に更新される。

このような状態は「｜楽音信号SIGI|≦ラッチ21の内
容」になるまで継続する。つまり、第６図に示すcdの区
間が上記状態の区間である。

次に、「｜楽音信号SIGI|≦ラッチ21の内容」になる
と、上述したPc区間と同様の動作でde区間は入力された
楽音信号がそのまま出力される。

以上により、正弦波の１周期分の処理が完了する。

つまり、第９図に示す正弦波の楽音信号が歪回路に入
力されると、第６図に示すように変換された波形の楽音
信号が出力されることになる。

この第６図に示した波形を、高速フーリエ変換（FF
T）でスペクトル分析した結果を第７図に示す。図示す
るように、奇数次の高調波の他、偶数次の高調波も多数
含まれることがわかる。これは、クリップレベルＫが一
定ではなく、時間の経過とともに次第に増減するように
したことによるものである。

次に、第２の実施例を第５図を参照しながら説明す
る。

先に示した実施例では加算器を３個使用して回路を構
成しているため使用するハードウエアの量が多くなる。
そこで、４タイムスロット（スロット０〜３）の時分割
で加算器を共用することによりハードウエア量を減少さ
せたものが本実施例である。

本実施例は、上述した第１の実施例と対比しながら説
明する。

図において、ラッチ509及びセレクタ512は第１の実施
例（第２図参照）におけるセレクタ20及びラッチ21の機
能を実現するものである。

ラッチ506は第１の実施例のラッチ22に相当し、セレ
クタ513及びラッチ510は、第１の実施例のセレクタ25及
びラッチ26に相当するものである。これらについては、
上記第１の実施例と同等の構成であり、また、同等の作
用をするので説明は省略する。

ラッチ505は、パラメータＫを保持するものであり、
時分割制御を行うために特別に設けられたものである。

501〜503は４つの入力から１つを選択して出力するセ
レクタである。これらセレクタ501〜503の選択信号（２
ビット）は、２ビットのカウンタ60によって生成され
る。

即ち、CPU10から送出されるリセット信号RSTにより初
期化されたカウンタ60は、該リセット信号RSTが解除さ
れてサンプリングクロックMCLKの供給が開始されること
によりアウントアップを開始する。この第２の実施例で
用いるサンプリングクロックMCLKとしては、第１の実施
例と同一の性能を発揮させるために、第１のサンプリン
グクロックの４倍の周波数のクロックを用いる。

そして、このカウンタ60で生成された２ビットの信号
CS₀、CS₁が、セレクタ501〜503の選択信号となる。

セレクタ501は加算器504のキャリー入力端子CIに与え
る信号を選択するものであり、スロット０では楽音信号
SIGIのMSB、つまり符号が選択され、スロット１では常
時「１」が選択され、スロット２では上記と同様に符号
が選択され、スロット３では符号をインバータ500で反
転した信号が選択されるようになっている。

セレクタ502は加算器504の入力端子Ｘに与えるデータ
を選択するものであり、スロット０ではゼロが選択さ
れ、スロット１ではラッチ507の出力が選択され、スロ
ット２ではゼロが選択され、スロット３ではセレクタ51
2の出力が選択されるようになっている。

セレクタ503は加算器504の入力端子Ｙに与えるデータ
を選択するものであり、スロット０では楽音信号SIGIが
選択され、スロット１及び２ではセレクタ512の出力が
選択され、スロット３ではラッチ506の出力が選択され
るようになっている。

加算器504は第３図に示したものと同じものであり、
その出力端子Ｚからのデータは、スロットに対応してそ
れぞれラッチ507、ラッチ508、ラッチ509に供給され、
各スロットに対応して生成される制御信号C1,C2,C3によ
りラッチされるようになっている。また、加算器504の
キャリー出力端子COからのキャリー信号は、１ビットの
ラッチ511にラッチされるようになっている。

また、制御信号は次のように生成される。即ち、カウ
ンタ60の出力はデコーダ61でデコードされ、各スロット
を示す信号C1,C4,C2,C6として出力されるようになって
いる。

また、パラメータＫ、ΔＫの書き込みのための構成は
次のようになっている。即ち、CPU10からの書込信号WRT
は、インバータ65を介してフリップフロップ62のクロッ
ク入力端子CKに供給される。したがって、書込信号WRT
によりフリップフロップ62はセットされる。このフリッ
プフロップ62の出力は、フリップフロップ63に与えられ
る。フリップフロップ63のクロック入力端子CKには、カ
ウンタ60の「１」端子側の出力信号をインバータ66で反
転した信号が供給されるようになっている。したがっ
て、スロット３の終りのタイミングで該フリップフロッ
プ63はセットされる。このフリップフロップ63は、パラ
メータ書込の次の１サイクル（タイムスロット０〜３）
の間、「１」になる信号である。

このフリップフロップ63の出力が、セレクタ512の選
択信号C7として該セレクタ512に供給されるようになっ
ている。

また、フリップフロップ63の出力は、次のサンプリン
グクロックMCLKでフリップフロップ64にセットされる。
上記フリップフロップ63及び64の出力はNANDゲート67に
供給されることにより、所謂、デジタル微分回路を構成
し、このNANDゲート67が出力するパルスによりフリップ
フロップ62がリセットされるようになっている。

また、上記ラッチ509のイネーブル信号となる制御信
号C3は、上記フリップフロップ63の出力とANDゲート68
の出力とがORゲート69で論理和がとられたものであり、
上記ANDゲート68は、キャリーのラッチ511の出力とデコ
ーダ61の出力端子３の出力とが論理積をとられたもので
ある。

即ち、ラッチ509は、書込信号WRTが送出されたサイク
ルの次のサイクルという条件でイネーブルにされる他、
加算器504からキャリーが出力され（楽音信号ではなく
クリップレベルが送出されている状態）、かつタイムス
ロット３であるという条件でイネーブルにされるように
なっている。

次に、上記構成において動作を説明する。

パラメータＫは、書込信号WRTによりラッチ505にラッ
チされ、次のサイクルで加算器504を介してラッチ509に
ラッチされる。

パラメータΔＫは、第１の実施例の場合と同様の動作
でラッチ509にラッチされる。

以上のパラメータセットが完了すると、タイムスロッ
ト０から動作を開始する。このタイムスロット０では、
加算器504のキャリー入力端子CIには楽音信号SIGIのMS
B、つまり符号が供給され、入力端子Ｘにはゼロ、入力
端子Ｙには楽音信号が供給される。そして、演算結果は
ラッチ507にセットされる。これにより、ラッチ507には
楽音信号の絶対値がセットされる。

次に、タイムスロット１では、加算器504のキャリー
入力端子CIには「１」が供給され、入力端子Ｘには先に
ラッチ507にラッチした楽音信号の絶対値が、入力端子
Ｙにはセレクタ512を介してラッチ509の内容、つまりパ
ラメータＫが供給される。これにより、減算が行われ、
キャリーがラッチ511にセットされる。即ち、このタイ
ムスロット１では加算器504は第１の実施例の加算器23
の機能を果たし、比較機能を実現している。

次に、タイムスロット２では、加算器504のキャリー
入力端子CIには楽音信号SIGIの符号が供給され、入力端
子Ｘにはゼロが、入力端子Ｙにはセレクタ512の内容が
供給される。これにより、符号に応じて加算又は減算が
行われ、結果がラッチ508にセットされる。即ち、この
タイムスロット２では加算器504は第１の実施例の加算
器24の機能を果たしている。

次に、タイムスロット３では、加算器504のキャリー
入力端子CIには楽音信号SIGIの符号を反転した信号が供
給され、入力端子Ｘにはセレクタ512の出力が、入力端
子Ｙにはラッチ506の内容が供給される。これにより、
符号に応じてパラメータΔＫの加算又は減算が行われ、
結果がラッチ509にセットされる。

即ち、このタイムスロット３では加算器504は第１の
実施例の加算器27の機能を果たしている。また、このタ
イムスロット３ではセレクタ513により選択されたデー
タがラッチ510にセットされ、歪が加えられた楽音信号S
IGOとしてD/A変換器18（第１図参照）に出力される。

以上の構成及び動作により、上述した第１の実施例と
同等の機能を実現している。

この第２の実施例によれば、加算器の数を減らすこと
ができるので、ハードウエアの量を削減でき、ひいて
は、安価なディストーション装置を構成することができ
る。

なお、上記実施例では16ビットの楽音信号を扱う場合
の構成について説明したが、これに限定されるものでな
く、16ビット以下又は16ビット以上のディストーション
回路にも同様に適用できるものであり、上記と同様の作
用・効果を奏する。

［発明の効果］ 以上詳述したように、この発明によれば直流成分を生
じさせずに奇数次及び偶数次の倍音を多数含んだ豊かな
楽音を発生することのできるディストーション装置を提
供することができる。

【図面の簡単な説明】

第１図は本発明のディストーション装置の構成を示す概
略ブロック図、 第２図は本発明の歪回路の第１の実施例の構成を示すブ
ロック図、 第３図は本発明の実施例に用いる加算器の構成を示すブ
ロック図、 第４図は本発明の実施例の動作を示すフローチャート
図、 第５図は本発明の歪回路の第２の実施例の構成を示すブ
ロック図、 第６図は本発明の実施例により得られる歪を加えた楽音
波形の一例を示す図、 第７図は第６図の楽音波形をスペクトル分析した結果を
示す図、 第８図は従来のディストーション回路の一例の構成を示
すブロック図、 第９図は本発明及び従来のディストーション回路に供給
される楽音波形の一例を示す図、 第10図は従来のディストーション回路により得られる歪
を加えた楽音波形の一例を示す図、 第11図は第10図の楽音波形をスペクトル分析した結果を
示す図、 第12図は従来のディストーション回路の他の例の構成を
示す図である。 20……セレクタ（更新手段）、21……ラッチ（第１の保
持手段）、22……ラッチ（第２の保持手段）、23……加
算器（比較手段）、24……加算器（出力手段）、25……
セレクタ（出力手段）、26……ラッチ（出力手段）、27
……加算器（更新手段）、28……ラッチ（更新手段）。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−110199（ＪＰ，Ａ) 特開 昭57−104996（ＪＰ，Ａ) 特開 昭57−104997（ＪＰ，Ａ) 特開 平１−88498（ＪＰ，Ａ) 特開 昭63−249898（ＪＰ，Ａ) 特開 昭61−162092（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】任意の一定のサンプリング周期に応じて入
   力されたデジタル楽音信号をそれぞれのサンプル毎に変
   化させて出力するディストーション装置において、 楽音信号のクリップレベルに関する値を保持するクリッ
   プレベル・データ保持手段と、 時間の経過に応じて前記クリップレベル・データ保持手
   段に保持されたクリップレベルに関する値を、前記楽音
   信号のサンプル毎に、自己回帰的に更新するクリップレ
   ベル更新手段と、 入力された楽音信号と前記クリップレベル・データ保持
   手段に保持されているクリップレベル・データに応じた
   クリップレベルとを比較する比較手段と、 前記比較手段の比較結果に応じて入力された前記デジタ
   ル楽音信号をサンプル毎に変化させて出力する出力手段
   と、 を具備したことを特徴とするディストーション装置。
2. 【請求項２】前記クリップレベル更新手段が、時間の経
   過に応じて変化すべき前記クリップレベルの変化量に関
   する値を保持する変化量保持手段と、 前記クリップレベル・データ保持手段に記憶された値と
   前記変化量保持手段に記憶された値とを演算して、前記
   クリップレベル・データ保持手段に再記憶させる演算手
   段と、 からなることを特徴とする特許請求の範囲第１項に記載
   のディストーション装置。
3. 【請求項３】前記出力手段が、前記楽音信号の絶対値が
   前記クリップレベル・データ保持手段に保持されている
   クリップレベル以下であることが判断されている間は該
   楽音信号を出力し、 前記楽音信号の絶対値が前記クリップレベル・データ保
   持手段に保持されているクリップレベル・データに応じ
   たクリップレベルより大きくなったことが判断されてい
   る間は、前記クリップレベル更新手段により時間の経過
   に応じて変化するクリップレベルを出力する、 ことを特徴とする特許請求の範囲第１項または第２項の
   いずれかに記載のディストーション装置。