JPH07295572A - 電子楽器の音源装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は電子楽器の構成を簡単にすることの
できる音源装置に関し、構成を共通化することにより設
計の手間が省けると共に、時分割多重化に容易に対応で
きるようにしてハードウエアの量を削減することができ
る電子楽器の音源装置を提供することを目的とする。 【構成】 本発明の電子楽器の音源装置は、楽音特性を
決定するデータを入力する操作子１５と、該操作子から
入力されたデータを補間して出力する補間手段４３、４
６と、楽音特性を制御するためのエンベロープデータを
生成するエンベロープジェネレータ４４、４７とを備
え、前記補間手段で補間されたデータと前記エンベロー
プジェネレータで生成されたエンベロープデータとを演
算して生成された新たなエンベロープデータに応じて楽
音信号を変更することにより所定の楽音特性を有する楽
音信号を生成する電子楽器の音源装置であって、前記補
間手段４３、４６と前記エンベロープジェネレータ４
４、４７とは同一の構成であることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子楽器の音源装置に関
し、特に、その構成を簡単にする技術に関する。

【０００２】

【従来の技術】近年、電子ピアノ、電子オルガン、シン
グルキーボード等といった電子楽器が開発され、広く普
及されるに至っている。このような電子楽器では、例え
ば鍵盤や操作パネルを操作することにより生成される演
奏データを、電子楽器の内部に設けられた音源に与える
ことにより楽音が発生される。

【０００３】かかる電子楽器では、予め複数の音色に対
応した音色データ（波形データ、フィルタ係数、エンベ
ロープデータ等で構成される）をメモリに記憶してい
る。そして、例えば操作パネルに設けられた音色選択ス
イッチで所定の音色が選択されると、その音色に対応す
る音色データがメモリから読み出され音源に送られる。
これにより、音源は、音色データに応じた楽音信号を生
成する。

【０００４】

【発明が解決しようとする課題】音源は、大きく分ける
と、デジタル制御発振器（ＤＣＯ）、デジタル制御フィ
ルタ（ＤＣＦ）及びデジタル制御増幅器（ＤＣＡ）によ
り構成されている。

【０００５】デジタル制御発振器は、メモリから波形デ
ータを読み出して楽音信号を生成する。この楽音信号
は、デジタル制御フィルタに送られる。デジタル制御フ
ィルタでは、入力された楽音信号を外部から供給される
制御信号に応じてフィルタリングすることにより音色変
更された楽音信号を生成する。例えば、外部から制御信
号として送られてくるフィルタ係数に応じてカットオフ
周波数等をダイナミックに変更することにより、音色が
変更された楽音信号を生成する。この信号はデジタル制
御増幅器に送られる。

【０００６】デジタル制御増幅器は、デジタル制御フィ
ルタから送られてきた楽音信号を外部から供給される制
御信号に応じて増幅すると共にエンベロープを付加す
る。このデジタル制御増幅器で増幅されてエンベロープ
が付加された楽音信号が音源の出力として外部に送出さ
れ、発音に供されることになる。

【０００７】ところで、上記デジタル制御フィルタやデ
ジタル制御増幅器に与えるための制御信号は、補間回
路、エンベロープジェネレータ及び演算器等を用いて生
成される。例えば、デジタル制御フィルタに与えられる
制御信号は、外部からダイナミックに与えられるカット
オフ周波数値を補間回路で補間して得られた信号と、こ
れとは別にエンベロープジェネレータで作成されたエン
ベロープ信号とを演算して作成される。また、デジタル
制御増幅器に与えられる制御信号は、外部からダイナミ
ックに与えられる音量値を補間回路で補間して得られた
信号と、これとは別にエンベロープジェネレータで作成
されたエンベロープ信号とを演算して作成される。

【０００８】このように、従来の音源は、デジタル制御
フィルタに与える制御信号を作成するための補間回路及
びエンベロープジェネレータ、デジタル制御増幅器に与
える制御信号を作成するための補間回路及びエンベロー
プジェネレータをそれぞれ独立に備えていた。そして、
それぞれの補間回路及びエンベロープジェネレータは、
異なる性質の制御信号を生成するために異なる回路構成
となっていた。

【０００９】従って、音源を開発する場合に、補間回路
やエンベロープジェネレータの設計に時間がかかるとい
う欠点があった。また、上記補間回路やエンベロープジ
ェネレータをＬＳＩ化する際にチップの種類が増加し、
ＬＳＩの開発に時間がかかると共に管理が煩雑になると
いう欠点もあった。更に、近年は、回路素子自体の性能
向上に伴って、音源にも時分割多重化技術が採用され、
少ないハードウエア量で高性能・高機能の電子楽器が実
現されつつあるが、異なる回路構成が多種類存在する場
合には、時分割多重化に対応するのが困難であるという
問題があった。

【００１０】本発明は、かかる事情に鑑みてなされたも
ので、構成を共通化することにより設計の手間が省ける
と共に、時分割多重化に容易に対応できるようにしてハ
ードウエアの量を削減することができる電子楽器の音源
装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明の電子楽器の音源装置は、楽
音特性を決定するデータを入力する操作子と、該操作子
から入力されたデータを補間して出力する補間手段と、
楽音特性を制御するためのエンベロープデータを生成す
るエンベロープジェネレータとを備え、前記補間手段で
補間されたデータと前記エンベロープジェネレータで生
成されたエンベロープデータとを演算して生成された新
たなエンベロープデータに応じて楽音信号を変更するこ
とにより所定の楽音特性を有する楽音信号を生成する電
子楽器の音源装置であって、前記補間手段と前記エンベ
ロープジェネレータとは同一の構成であることを特徴と
する。

【００１２】同様の目的で、請求項２に記載の発明の電
子楽器の音源装置は、入力された楽音信号に所定のフィ
ルタ処理を施して出力するデジタル制御フィルタを備え
た電子楽器の音源装置において、カットオフ周波数デー
タを入力する操作子と、該操作子で入力されたカットオ
フ周波数データを補間して出力する補間手段と、押鍵に
応じて変化するカットオフ周波数のエンベロープデータ
を生成するエンベロープジェネレータとを備え、前記補
間手段で補間されたデータと前記エンベロープジェネレ
ータで生成されたエンベロープデータとを演算して生成
された新たなエンベロープデータを前記デジタル制御フ
ィルタに与えることにより、前記入力された楽音信号の
カットオフ周波数が変更された楽音信号を生成する電子
楽器の音源装置であって、前記補間手段と前記エンベロ
ープジェネレータとは同一の構成であることを特徴とす
る。

【００１３】同様の目的で、請求項３に記載の発明の電
子楽器の音源装置は、入力された楽音信号を所定の増幅
率で増幅して出力するデジタル制御増幅器を備えた電子
楽器の音源装置において、音量データを入力する操作子
と、該操作子で入力された音量データを補間して出力す
る補間手段と、押鍵に応じて変化する音量のエンベロー
プデータを生成するエンベロープジェネレータとを備
え、前記補間手段で補間されたデータと前記エンベロー
プジェネレータで生成されたエンベロープデータとを演
算して生成された新たなエンベロープデータを前記デジ
タル制御増幅器に与えることにより、前記入力された楽
音信号の振幅が変更された楽音信号を生成する電子楽器
の音源装置であって、前記補間手段と前記エンベロープ
ジェネレータとは同一の構成であることを特徴とする。

【００１４】

【作用】本発明は、補間データの生成とエンベロープデ
ータの生成とは、時間経過に伴って所定のレベルから他
のレベルへ変化するデータを順次出力することにより実
現可能であるという点に着目してなされたものである。

【００１５】請求項１に記載の発明においては、例え
ば、ボリューム操作子、エクスプレッションペダル或は
カットオフ周波数操作子等を操作することにより入力さ
れたデータを補間する補間手段と、例えば押鍵に応じて
変化するカットオフ周波数や音量等のエンベロープデー
タを同一の構成で実現したものである。

【００１６】このように補間手段とエンベロープジェネ
レータとを共通化することにより設計の手間が省ける。
また、同一構成の補間手段とエンベロープジェネレータ
とを時分割多重化で動作するように構成することが容易
にできる。更に、かかる時分割多重化構成とすることに
よりハードウエアの量を削減することができるという効
果がある。

【００１７】請求項２に記載の発明においては、例えば
カットオフ周波数操作子を操作することにより入力され
たカットオフ周波数データを補間して出力する補間手段
と、例えば押鍵に応じて変化するカットオフ周波数のエ
ンベロープデータを生成するエンベロープジェネレータ
を同一の構成で実現し、これら補間手段及びエンベロー
プジェネレータの各出力データを演算してデジタル制御
フィルタに与えることにより、生成すべき楽音信号のカ
ットオフ周波数の特性を制御するようにしている。

【００１８】このように、例えばカットオフ周波数操作
子の操作に応じて補間をとる補間手段と例えば押鍵に応
じて変化するカットオフ周波数のエンベロープデータを
生成するエンベロープジェネレータとを共通化すること
により補間手段又はエンベロープジェネレータの設計の
手間が省ける。また、同一構成の補間手段とエンベロー
プジェネレータとを時分割多重化で動作するように構成
することが容易にできる。更に、かかる時分割多重構成
とすることによりハードウエアの量を削減することがで
きるという効果がある。

【００１９】請求項３に記載の発明においては、例えば
ボリューム操作子又はエクスプレッションペダル等の音
量を制御する操作子を操作することにより入力された音
量データを補間して出力する補間手段と、例えば押鍵に
応じて変化する音量のエンベロープデータを生成するエ
ンベロープジェネレータを同一の構成で実現し、これら
補間手段及びエンベロープジェネレータの各出力データ
を演算してデジタル制御増幅器に与えることにより、生
成すべき楽音信号の音量特性を制御するようにしてい
る。

【００２０】このように、例えばカットオフ周波数操作
子の操作に応じて補間をとる補間手段と例えば押鍵に応
じて変化する音量のエンベロープデータを生成するエン
ベロープジェネレータとを共通化することにより補間手
段又はエンベロープジェネレータの設計の手間が省け
る。また、同一構成の補間手段とエンベロープジェネレ
ータとを時分割多重化で動作するように構成することが
容易にできる。更に、かかる時分割多重構成とすること
によりハードウエアの量を削減することができるという
効果がある。

【００２１】

【実施例】以下、本発明の電子楽器の実施例につき図面
を参照しながら詳細に説明する。なお、以下では、音源
を構成するハードウエアの中の共通化の対象となる補間
回路及びエンベロープジェネレータの構成及び動作を中
心に説明する。また、説明を簡単にするために、全て正
論理で構成された論理回路を例に挙げて説明するが、そ
の一部又は全部を適宜負論理で構成しても良いことは勿
論である。更に、波形データ、エンベロープデータ、補
間データはそれぞれ１６ビット幅のデータとして説明す
るが、要求される性能・機能に応じて任意のビット幅の
データを用いることができる。

【００２２】（１）全体構成の説明 図１は、本発明に係る電子楽器の構成を示すブロック図
である。図１において、本電子楽器の主要構成要素であ
る中央処理装置（ＣＰＵ）１０、ＲＯＭ１１、ＲＡＭ１
２、キーボード（ＫＢＤ）１３、操作パネル（ＰＮＬ）
１４、ボリューム装置（ＶＯＬ）１５、アドレスデコー
ダ（ＤＥＣ）１６及び音源（ＳＰＵ）１７は、アドレス
バス２１、データバス２２及びコントロールバス２３
（以下、これらを総称して「システムバス」と呼ぶこと
もある）を介して相互に接続されている。なお、アドレ
スデコーダ１６は、データバス２３へは接続されていな
い。

【００２３】アドレスバス２１は、２４本のアドレス信
号（アドレス０〜２３）で成るバスラインである。デー
タバス２２は、１６本のデータ信号（データ０〜１５）
で成るバスラインである。このアドレスバス２１及びデ
ータバス２２は、アクセス元となるＣＰＵ１０と音源１
７とにより時分割で交互に使用される。即ち、アクセス
元であるＣＰＵ１０又は音源１７は、アドレスバス２０
にアドレスを出力することによりアクセス先を特定し、
この特定されたアクセス先とアクセス元との間でデータ
バス２１を用いてデータの送受が行われる。

【００２４】コントロールバス２３は、制御信号を送受
するバスラインである。このコントロールバス２３で送
受される制御信号には、リード信号ＲＤ、ライト信号Ｗ
Ｒ、チップセレクト信号ＣＳ０〜７等が含まれる。

【００２５】ＣＰＵ１０は、ＲＯＭ１１に格納されてい
る制御プログラムに従って、本電子楽器の全体を制御す
るものである。このＣＰＵ１０には、一定間隔で割り込
みを発生するインタバルタイマ（図示しない）が内臓さ
れている。このインタバルタイマによる割り込みは、キ
ーボード１３及び操作パネル１４を走査するタイミング
として使用される。

【００２６】また、このＣＰＵ１０には、２つの割込端
子ＩＴ０及びＩＴ１が設けられている。割込端子ＩＴ０
には、音源１７からの割込信号ＩＮＴ０が供給される。
この割込信号ＩＮＴ０は、補間処理又はエンベロープ信
号生成処理の終了をＣＰＵ１０に知らせるために使用さ
れる。また、割込端子ＩＴ１には、ボリューム装置１５
からの割込信号ＩＮＴ１が供給される。この割込信号Ｉ
ＮＴ１は、ボリューム装置１５にイベントが発生したこ
とをＣＰＵ１０に知らせるために使用される（これらの
詳細については後述する）。

【００２７】ＲＯＭ１１には、上述したように、ＣＰＵ
１０を動作させるための制御プログラムが記憶されてい
る。また、ＲＯＭ１１には、ＣＰＵ１０が各種処理に用
いる種々の固定データも記憶されている。更に、このＲ
ＯＭ１１には、各種音色に対応した音色データ（波形デ
ータ、フィルタ係数、エンベロープデータ等で構成され
る）が記憶されている。波形データとしては、例えばパ
ルスコード変調（ＰＣＭ）されたデータが用いられ、各
音色毎に、スタートアドレス（ＳＴＡ）、ループトップ
アドレス（ＬＴＡ）及びループエンドアドレス（ＬＥ
Ａ）で規定される領域に記憶されている。なお、ＲＯＭ
１１内の音色データが記憶された部分を、特に波形メモ
リと呼ぶ。

【００２８】このＲＯＭ１１の記憶内容は、システムバ
スを介してＣＰＵ１０又は音源１７により読み出され
る。即ち、ＣＰＵ１０は、システムバスを用いてＲＯＭ
１１から制御プログラム（命令）を読み出して解釈・実
行すると共に、所定の固定データを読み出して各種演算
処理に使用する。また、音源１７は、システムバスを用
いてＲＯＭ１１から音色データを読み出してデジタル楽
音信号を生成する。

【００２９】ＲＡＭ１２は、制御プログラムの実行に必
要な種々のデータを一時的に記憶するものである。この
ＲＡＭ１２には、例えばデータバッファ、レジスタ、フ
ラグ等の各領域が定義されている。このＲＡＭ１２も、
システムバスを介してＣＰＵ１０又は音源１７によりア
クセスされる。

【００３０】キーボード１３は、演奏者が楽音の音高、
音長、強弱等を指示するための複数の鍵、及び各鍵の押
下又は離反に応じて開閉する２個のキースイッチ、これ
らのキースイッチの開閉状態を検出するキースキャン回
路等により構成される。このキーボード１３の各キース
イッチのオン／オフは、上記キースキャン回路で検出さ
れ、各鍵に対応したビット列でなるキーデータとしてＣ
ＰＵ１０に送られる。このキーデータは、ＣＰＵ１０の
制御の下にＲＡＭ１２に記憶され、キーイベントの有無
の判断に用いられる（詳細は後述する）。

【００３１】操作パネル１４は、詳細は図示しないが、
本電子楽器に種々の動作を指示するスイッチ類とこのス
イッチ類の設定状態を検出するパネルスキャン回路、所
定の情報を表示する表示器等から構成されている。

【００３２】上記スイッチ類には、例えば所望の音色を
選択するための音色選択スイッチが含まれている。操作
パネル１４上の各スイッチのオン／オフ状態は、パネル
スキャン回路で検出され、パネルデータとしてＣＰＵ１
０に送られる。このパネルデータは、ＣＰＵ１０の制御
の下にＲＡＭ１２に記憶され、パネルイベントの有無の
判断に用いられる（詳細は後述する）。

【００３３】上記表示器は、例えばＬＣＤで構成される
ものであり、各種メッセージや電子楽器の状態を表示す
るために使用される。この表示器の表示内容は、ＣＰＵ
１０から送られてくるデータに従う。

【００３４】ボリューム装置１５は、音量、エクスプレ
ッション、カットオフ周波数を指定するためのボリュー
ム操作子、エクスプレッションベダル、カットオフ周波
数操作子等を備えている。このボリューム装置１５で設
定された音量、エクスプレッション、カットオフ周波数
等はＣＰＵ１０に送られ、補間の対象となる。この際、
これらの操作子が操作された後の設定値が補間の目標値
として用いられる（詳細は後述する）。なお、本実施例
においては、ボリューム装置１５と操作パネル１４とを
別個独立に設けた構成としているが、ボリューム装置１
５の操作子の一部は物理的には操作パネル１４上に配置
することができる。このボリューム装置１５の詳細な構
成については後述する。

【００３５】アドレスデコーダ１６は、アドレスバス２
１から供給されるアドレスデータの上位３ビットをデコ
ードして８つのチップセレクト信号ＣＳ０〜７を生成す
るものである。このデコーダ回路１６で生成された８つ
のチップセレクト信号ＣＳ０〜７は、コントロールバス
２３を介してＲＯＭ１１、ＲＡＭ１２、キーボード１
３、操作パネル１４、ボリューム装置１５及び音源１７
に送られ、これらをアクティブにするために使用され
る。例えばＲＯＭ１１からデータを読み出す場合は、チ
ップセレクト信号がＲＯＭ１１に送られることにより、
ＲＯＭ１１がアクティブになり、データの読み出しが可
能となる。

【００３６】音源１７は、ＣＰＵ１０から送られてくる
音色データに従って、デジタル楽音信号を生成する。こ
の音源１７の詳細については後述する。この音源１７で
生成されたデジタル楽音信号は、Ｄ／Ａ変換器（ＤＡ
Ｃ）１８に送られる。

【００３７】Ｄ／Ａ変換器１８は、入力されたデジタル
楽音信号をアナログ楽音信号に変換する。Ｄ／Ａ変換器
１８から出力されたアナログ楽音信号は、増幅器１９に
送られる。増幅器１９は、入力されたアナログ楽音信号
を所定の増幅率で増幅して出力するものである。この増
幅器１９から出力されたアナログ楽音信号は、スピーカ
２０に送られる。スピーカ２０は、電気信号としてのア
ナログ楽音信号を音響信号に変換するものである。この
スピーカ２０により、キーボード１３の鍵操作に応じた
楽音が放音されることになる。

【００３８】クロックジェネレータ（ＣＫＧ）２４は、
本電子楽器で使用するクロック信号ＣＫ１，ＢＣ１，Ｃ
Ｋ２，ＢＣ２及びＣＫＳＬを生成するものである。これ
らのクロック信号は、以下のように使用される。 クロック信号ＣＫ１…ＣＰＵ１０及び音源１７に供給
され、ＣＰＵ１０及び音源１７を動作させるために使用
される。 クロック信号ＢＣ１…システムバスを制御するために
使用される。このクロック信号ＢＣ１がＨレベルの期間
にＣＰＵ１０がシステムバスを使用する。 クロック信号ＣＫ２…音源１７に供給され、音源１７
を動作させるために使用される。 クロック信号ＢＣ２…システムバスを制御するために
使用される。このクロック信号ＢＣ２がＨレベルの期間
に音源１７がシステムバスを使用する。 クロック信号ＣＫＳＬ…ボリューム装置１５に供給さ
れ、後述するＡ／Ｄ変換のタイミングを規定するために
使用される。

【００３９】 （２）クロックジェネレータ（ＣＫＧ）の説明 クロックジェネレータ２４で生成される各クロック信号
ＣＫ１，ＢＣ１，ＣＫ２，ＢＣ２の位相関係を図２に示
す。クロック信号ＣＫ１及びＢＣ１とクロック信号ＣＫ
２及びＢＣ２とは位相が１８０度ずれた信号として作成
される。これにより、１サイクルの前半で音源１７が、
後半でＣＰＵ１０がそれぞれシステムバスを使用すると
いう時分割制御が実現されている。

【００４０】このクロックジェネレータ２４の更に詳細
な構成は図１２に示されている。発振回路１２０は、所
定周波数の矩形波信号を生成するものである。この発振
回路１２０においては、水晶発振素子１２１の一端側は
コンデンサ１２４を介して接地されると共に抵抗１２２
を介してインバータ１２５の入力端子に接続されてい
る。また、水晶発振素子１２１の他端側はコンデンサ１
２３を介して接地されると共にインバータ１２５の出力
端子及びインバータ１２６の入力端子に共通に接続され
ている。

【００４１】そして、電源が投入されると、水晶発振素
子１２１の発振周波数に応じた周波数を有する矩形波信
号が、インバータ１２６から出力されてＤタイプフリッ
プフロップ１２７の入力端子に供給される。この発振回
路１２０自体は周知であるので、詳細な説明は省略す
る。なお、上記発振回路１２０では、水晶発振素子１２
１の代わりにセラミック発振素子を用いることもでき
る。更に、発振回路１２０としては、図示した回路構成
に限らず、例えばＬＣ発振回路、ＲＣ発振回路等の種々
の形式の発振回路を用いることができる。

【００４２】Ｄタイプフリップフロップ１２７は、発振
回路１２０から送られてくる矩形波信号をクロック入力
として１／２分周するものである。このＤタイプフリッ
プフロップ１２７の出力は、カウンタ１２８の入力端子
ＣＫに供給される。なお、このＤタイプフリップフロッ
プ１２７は、発振回路１２０で生成される矩形波信号の
周波数と実際に使用するクロック信号ＣＫ１、ＢＣ１、
ＣＫ２、ＢＣ２の周波数との整合をとるために設けられ
ている。従って、発振回路１２０で生成される矩形波信
号の周波数を適宜選択すれば、このＤタイプフリップフ
ロップ１２７は不要とすることもできる。逆に、発振回
路１２０で生成されるクロック信号の周波数が高すぎる
場合は、必要に応じて複数段の分周回路（Ｄタイプフリ
ップフロップ）を設ければ良い。

【００４３】カウンタ１２８は、Ｄタイプフリップフロ
ップ１２７から供給される信号をクロックとして動作す
る６ビットのシンクロナスカウンタであり、ノーマル出
力端子Ｘｉ（ｉ＝１〜６、以下も同じ）と反転出力端子
Ｙｉとを備えている。反転出力端子Ｙｉからは、ノーマ
ル出力端子Ｘｉから出力される信号に対し位相が１８０
度ずれた信号が出力される。

【００４４】クロック信号ＢＣ１として、カウンタ１２
８の出力端子Ｘ２から出力される信号がそのまま用いら
れ、クロック信号ＢＣ２として、カウンタ１２８の出力
端子Ｙ２から出力される信号がそのまま用いられる。ま
た、クロック信号ＣＫ１は、カウンタ１２８の出力端子
Ｘ１から出力される信号と出力端子Ｘ２から出力される
信号とをＡＮＤゲート１２９で論理積をとって作成され
る。同様に、クロック信号ＣＫ２は、カウンタ１２８の
出力端子Ｘ１から出力される信号と出力端子Ｙ２から出
力される信号とをＡＮＤゲート１３０で論理積をとって
作成される。このようにして作成されたクロック信号Ｃ
Ｋ１、ＣＫ２、ＢＣ１、ＢＣ２は、図２に示したような
位相関係を有する。

【００４５】なお、カウンタ１２８の出力端子Ｘ３，Ｘ
４，Ｘ５及びＸ６から出力される信号ＩＲＡ０、ＩＲＡ
１、ＩＲＡ２及びＩＲＡ３は、この音源１７を１６音同
時発音可能な音源として構成する場合に使用する信号で
あり、１６個のタイムスロットを形成するために使用さ
れる。音源１７を１６音同時発音可能な音源として構成
する場合の構成及び動作については後述する。

【００４６】また、図１２においては、クロックジェネ
レータ２４からボリューム装置１５に供給されるクロッ
ク信号ＣＫＳＬについては示されていない。クロック信
号ＣＫＳＬの周波数は、ボリューム装置１５に搭載され
るＡ／Ｄ変換器３１（図３参照）の特性に依存して決定
される。従って、Ａ／Ｄ変換器３１で要求される周波数
の信号がカウンタ１２８の出力端子Ｘｉ又はＹｉから得
られる場合は、カウンタ１２８の出力端子Ｘｉ又はＹｉ
の出力をそのままクロック信号ＣＫＳＬとして用いるこ
とができる。Ａ／Ｄ変換器３１で要求される周波数の信
号がカウンタ１２８の出力端子Ｘｉ又はＹｉから得られ
ない場合は、更にカウンタを追加して所望の周波数の信
号を生成してクロック信号ＣＫＳＬとすることができ
る。更に、別途独立の発振回路を設けてクロック信号Ｃ
ＫＳＬを生成することもできる。

【００４７】（３）ボリューム装置（ＶＯＬ）の説明 ボリューム装置１５には、ボリューム操作子、エクスプ
レッションペダル、カットオフ周波数操作子等といっ
た、バリューを入力するための複数の操作子が設けられ
ている。図３には、これらの操作子の中の１つの操作子
に対応する回路が示されている。

【００４８】ボリューム装置１５の１つの操作子に対応
する回路は、例えば図３に示されるように、ボリューム
３０、Ａ／Ｄ変換器３１、ラッチ３２、比較回路３３及
びバッファ３４で構成されている。ボリューム３０は、
スライド式又は回転式の操作子に連動する摺動子を備え
た可変抵抗器で構成することができる。即ち、ボリュー
ム３０は、一端側が接地され他端側が電源に接続された
抵抗器の摺動子から電圧を取り出し、これをＡ／Ｄ変換
器３１に供給する。

【００４９】Ａ／Ｄ変換器（ＡＤＣ）３１は、入力され
たアナログ電圧をデジタル信号（例えば１６ビットの２
進数）に変換し、クロック信号ＣＫＳＬの立ち下がりの
エッジに同期して外部に出力する。このＡ／Ｄ変換器３
１の出力は、ラッチ３２及びバッファ３４に供給され
る。

【００５０】ラッチ３２は、Ａ／Ｄ変換器３１の出力
を、クロック信号ＣＫＳＬの立ち下がりのエッジでラッ
チする１６ビットのラッチ回路である。Ａ／Ｄ変換器３
１及びラッチ３２には、同一のクロック信号ＣＫＳＬが
供給されている。従って、ラッチ３２には、常に１サイ
クル（クロック信号ＣＫＳＬのサイクル）前のＡ／Ｄ変
換器３１の出力がラッチされる。このラッチ３２の出力
は比較回路３３に供給される。

【００５１】比較回路３３は、Ａ／Ｄ変換器３１の出力
とラッチ３２の出力とを比較し、一致しなかった場合に
アクティブ信号（割込信号ＩＮＴ１）を出力する。この
割込信号ＩＮＴ１がアクティブになるということは、１
サイクル前のボリューム３０の設定値と現サイクルにお
けるボリューム３０の設定値とが相違することを意味す
る。即ち、ボリューム３０のイベントがあったことを意
味する。この比較回路３３から出力される割込信号ＩＮ
Ｔ１は、上述したようにＣＰＵ１０の割込端子ＩＴ１に
供給される。

【００５２】バッファ３４は、入力端子Ｇ１及びＧ２が
共にアクティブにされたときに入力側に供給されている
信号を外部に伝え、そうでないときは出力側がハイイン
ピーダンス状態になるゲート付きの１６ビットのトライ
ステートバッファである。このバッファ３４の出力側は
データバス２２に接続されている。

【００５３】ＣＰＵ１０は、このバッファ３４の入力端
子Ｇ１及びＧ２をアクティブにすることにより、ボリュ
ーム装置１５で設定されたデータを演奏データとして読
み取ることができる。即ち、ＣＰＵ１０が、ボリューム
装置１５の操作子で設定されたデータを読み取る場合
は、アドレスバス２１に上位３ビットが「１０１Ｂ」
（末桁の「Ｂ］は２進数であることを表わす。以下同
じ）となるアドレスデータを出力する。これにより、ア
ドレスデコーダ１６はチップセレクト信号ＣＳ５をアク
ティブにしてコントロールバス２３に出力する。また、
ＣＰＵ１０は、リード信号ＲＤをアクティブにしてコン
トロールバス２３に出力する。これにより、ボリューム
装置１５のバッファ３４がイネーブルになり、Ａ／Ｄ変
換器３１の出力がデータバス２２に出力される。ＣＰＵ
１０は、データバス２２に出力されているデータを取り
込むことにより、ボリューム装置１５の操作子で設定さ
れたデータを読み取る。

【００５４】なお、上記の実施例では、複数の操作子に
対応して同一構成の回路を複数備えてボリューム装置１
５を構成したが、共通部分を時分割共有して使用するよ
うに構成しても良い。かかる構成によればハードウエア
の量を少なくすることができるという利点がある。

【００５５】（４）音源（ＳＰＵ）の説明 音源１７は、図４に示すように、大きく分けるとデジタ
ル制御発振器（ＤＣＯ）４０、デジタル制御フィルタ
（ＤＣＦ）４１及びデジタル制御増幅器（ＤＣＡ）４２
で構成され、更に、デジタル制御フィルタ４１に与える
エンベロープ信号Ｅ０を生成するための補間回路（ＩＰ
０）４３、エンベロープジェネレータ（ＥＧ０）４４及
び加算器４５、並びに、デジタル制御増幅器４２に与え
るエンベロープ信号Ｅ１を生成するための補間回路（Ｉ
Ｐ１）４６、エンベロープジェネレータ（ＥＧ１）４７
及び乗算器４８で構成されている。

【００５６】デジタル制御発振器４０は、ＲＯＭ１１に
形成された波形メモリから波形データを読み出すもので
ある。即ち、音源１７は、アドレスバス２１に波形デー
タのアドレスを送出し、次いでリード信号ＲＤを送出す
る。これにより、ＲＯＭ１１から波形データが読み出さ
れてデータバス２２に流されるので、音源１７は、デー
タバス２２から波形データを取り込む。なお、波形デー
タを予めＲＡＭ１２に記憶しておき、このＲＡＭ１２か
ら波形データを読み出すように動作させることも可能で
ある。

【００５７】このデジタル制御発振器４０で読み出され
た波形データはデジタル楽音信号ＳＩＧ１として、デジ
タル制御フィルタ４１に供給される。このデジタル制御
発振器４０の詳細な説明は省略するが、本実施例では、
周知の種々の構成のデジタル制御発振器を使用すること
ができる。

【００５８】デジタル制御フィルタ４１は、エンベロー
プ信号Ｅ０に応じて、入力されたデジタル楽音信号ＳＩ
Ｇ１のカットオフ周波数を変更（周波数帯域変調）す
る。このデジタル制御フィルタ４１でカットオフ周波数
が変更された信号は、デジタル楽音信号ＳＩＧ２として
デジタル制御増幅器４２に供給される。このデジタル制
御フィルタ４１の詳細については後述する。

【００５９】デジタル制御増幅器４２は、エンベロープ
信号Ｅ１に応じて、入力されたデジタル楽音信号ＳＩＧ
２の増幅率を変更（振幅変調）するものである。このデ
ジタル制御増幅器４２で増幅率が変更された信号は、デ
ジタル楽音信号ＳＩＧ３としてＤ／Ａ変換器１８（図１
参照）に供給される。このデジタル制御増幅器４２の詳
細についても後述する。

【００６０】上記補間回路４３、４６、エンベロープジ
ェネレータ４４、４７は、詳細は後述するが、全て同じ
回路構成となっている。以下、それぞれの概略の機能を
説明する。

【００６１】補間回路（ＩＰ０）４３は補間手段に対応
するものであり、ＣＰＵ１０から与えられたカットオフ
周波数値ＣＯＦの補間をとって出力するものである。Ｃ
ＰＵ１０は、ボリューム装置１５に搭載されたカットオ
フ周波数操作子のイベントがある毎にカットオフ周波数
値を取り込む。しかし、このカットオフ周波数値は、ク
ロック信号ＣＫＳＬに同期したタイミングでしかＣＰＵ
１０に取り込まれないので、操作子を素早く操作した場
合等は、急激に変化するカットオフ周波数値が得られ
る。このような急激に変化するカットオフ周波数値をデ
ジタル制御フィルタ４１に送出してそのカットオフ周波
数を制御しようとすると雑音が発生する。そこで、この
補間回路４３で補間をとって滑らかに変化するカットオ
フ周波数値を得るようになっている。この補間回路４３
の出力は加算器４５に供給される。

【００６２】エンベロープジェネレータ（ＥＧ０）４４
は、ＣＰＵ１０から与えられたパラメータセットＰＲＳ
０に基づいてカットオフ周波数のエンベロープを生成す
るものである。パラメータセットＰＲＳ０は、１つのフ
ェーズにおける到達目標レベルを指示するレベルデータ
ＬＥＶと到達目標レベルに至るまでの速度を指示する速
度データＳＰＤとで構成される。このエンベロープジェ
ネレータ４４は、押鍵又は離鍵に伴って変化するカット
オフ周波数を制御するために使用される。例えば、自然
楽器においては、押鍵直後は、多くの倍音を含んだ楽音
が発生されるが時間の経過と共に倍音の数は高音側から
徐々に減少する。また、鍵タッチによっても楽音に含ま
れる倍音の数が異なってくる。例えば強い鍵タッチで押
鍵すると多くの倍音が含まれる楽音が、弱い鍵タッチで
押鍵すると倍音の数が少ない楽音が、それぞれ発生され
る。

【００６３】かかる自然楽器の特性を模擬してリアルな
楽音を発生するために、デジタル制御フィルタ４１のカ
ットオフ周波数を徐々に変化させる制御が行われる。エ
ンベロープジェネレータ４４は、かかるカットオフ周波
数の変化を実現するためのエンベロープ信号を生成す
る。即ち、ＣＰＵ１０は、押鍵又は離鍵の強さに応じた
パラメータセットＰＲＳ０をエンベロープジェネレータ
４４に供給する。エンベロープジェネレータ４４は、こ
のパラメータセットＰＲＳ０に基づいてエンベロープ信
号を生成する。このエンベロープジェネレータ４４の出
力は加算器４５に供給される。

【００６４】加算器４５は、上記補間回路４３から供給
されるデータと上記エンベロープジェネレータ４４から
供給されるデータとを加算する１６ビットのデジタル加
算器である。この加算器４５は、加算結果が負の値にな
った場合はゼロを出力し、加算結果が正の最大値を越え
た場合は正の最大値を出力する機能（以下、「正ゼロリ
ミッタ機能」という）を有する。ここで、補間回路４３
から供給されるデータとエンベロープジェネレータ４４
から供給されるデータとを混合するに際し加算器を用い
ているのは、本実施例では、カットオフ周波数を対数周
波数で得られるものとしているからである。従って、カ
ットオフ周波数が通常の周波数で得られる場合は、上記
加算器４５の代わりに乗算器を用いて構成すれば良い。
この加算器４５の出力がエンベロープ信号Ｅ０としてデ
ジタル制御フィルタ４１に送られる。

【００６５】補間回路（ＩＰ１）４６は補間手段に対応
するものであり、ＣＰＵ１０から与えられたラウドネス
値ＬＯＵの補間をとって出力するものである。ここでラ
ウドネス値ＬＯＵは、ボリューム操作子から得られたデ
ータとエクスプレッションペダルから得られたデータと
を乗算して得られる値である。なお、この乗算はＣＰＵ
１０の機能を用いて行われる。ＣＰＵ１０は、ボリュー
ム装置１５に搭載されたボリューム操作子又はエクスプ
レッションペダルのイベントがある毎にボリューム値又
はエクスプレッション値を取り込むが、上記カットオフ
周波数を取り込む場合と同様に、ボリューム値又はエク
スプレッション値が急激に変化すると雑音が発生する。
そこで、この補間回路４６で補間をとって滑らかに変化
するボリューム値又はエクスプレッション値を反映した
ラウドネス値ＬＯＵを得るようになっている。この補間
回路４６の出力は乗算器４８に供給される。

【００６６】エンベロープジェネレータ（ＥＧ１）４７
は、ＣＰＵ１０から与えられたパラメータセットＰＲＳ
１によって動作する増幅率のエンベロープを生成するも
のである。このエンベロープジェネレータ４７は、押鍵
又は離鍵に伴って変化する音量を制御するために使用さ
れる。例えば、自然楽器においては、押鍵直後は、大き
い音量の楽音が発生されるが時間の経過と共に音量は小
さくなる。また、鍵タッチによっても楽音の音量は異な
ってくる。例えば強い鍵タッチで押鍵すると大きい音量
の楽音が、弱い鍵タッチで押鍵すると小さい音量の楽音
が、それぞれ発生される。

【００６７】かかる自然楽器の特性を模擬してリアルな
楽音を発生するために、デジタル制御増幅器４２の音量
を徐々に変化させる制御が行われる。エンベロープジェ
ネレータ４７は、かかる音量の変化を実現するためのエ
ンベロープ信号を生成する。即ち、ＣＰＵ１０は、押鍵
又は離鍵の強さに応じたパラメータセットＰＲＳ１をエ
ンベロープジェネレータ４７に供給する。エンベロープ
ジェネレータ４７は、このパラメータセットＰＲＳ１に
基づいてエンベロープ信号を生成する。このエンベロー
プジェネレータ４７の出力は乗算器４８に供給される。

【００６８】乗算器４８は、上記補間回路４６から供給
されるデータと上記エンベロープジェネレータ４７から
供給されるデータとを乗算する１６ビットのデジタル乗
算器である。この乗算器４８は、乗算結果の下位１６ビ
ットを切り捨て、上位１６ビットのみを出力する（以
下、この機能を「下位切捨て機能」という）。この乗算
器４８の出力がエンベロープ信号Ｅ１としてデジタル制
御増幅器４２に送られる。なお、音量データが対数音量
で得られる場合は、この乗算器４８の代わりに加算器を
用いることができる。

【００６９】（４−１）補間回路及びエンベロープジェ
ネレータの説明 上述したように、補間回路４３，４６及びエンベロープ
ジェネレータ４４，４７は、全て同一の回路構成を有す
る。従って、以下においては、これらを総称する場合は
「汎用制御回路」と呼ぶ。

【００７０】図５は、汎用制御回路の概略構成を示すブ
ロック図である。図において、この汎用制御回路は、ア
キュムレータ（ＡＣＣ）５０、オフセッタ（ＯＦＳ）５
１、関数生成回路（ＦＣＧ）５２、乗算器５３及び加算
器５４から構成されている。

【００７１】アキュムレータ（ＡＣＣ）５０は、ＣＰＵ
１０から与えられる１６ビットの速度データＳＰＤをク
ロック信号ＣＫ２の１サイクル毎に累算するものであ
る。ここで、速度データＳＰＤは、当該汎用制御回路が
補間回路として動作する場合は補間速度を指示するデー
タであり、エンベロープジェネレータとして動作する場
合はエンベロープの進行速度を指示するデータである。

【００７２】アキュムレータ５０の入力端子ＣＫには、
クロックジェネレータ２５から１ビットのクロック信号
ＣＫ２が供給される。同様に、アキュムレータ５０の入
力端子ＷにはＣＰＵ１０からの１ビットのライト信号Ｗ
Ｒが、入力端子Ｓにはオフセッタ５１からの１ビットの
下降識別信号ＳＳが、入力端子ＮにはＣＰＵ１０からの
１６ビットの上昇係数ＳＮが、入力端子ＮＸにはＣＰＵ
１０からの１６ビットの下降係数ＳＮＸが、それぞれ入
力される。

【００７３】そして、アキュムレータ５０の出力端子Ｄ
からは、累算された１６ビットのデータＤＡＴが出力さ
れ、関数生成回路５２に供給される。また、出力端子Ｃ
からは累算結果により発生したキャリ信号ＣＲＹがオフ
セッタ５１に供給されると共に、割込信号ＩＮＴ０とし
てＣＰＵ１０に供給される。このアキュムレータ５０の
更に詳細な構成は後述する。

【００７４】オフセッタ（ＯＦＳ）５１は、ＣＰＵ１０
から１６ビットのレベルデータＬＥＶが与えられた場合
に、新しい目標値のレベルデータと今まで出力されてい
た補間値又はエンベロープ値（中間値）ＯＵＴとから上
昇方向に向かうのか下降方向に向かうのかを示す下降識
別信号ＳＳを生成して出力し、今まで出力されていた補
間値又はエンベロープ値（中間値）ＯＵＴをオフセット
値として出力し、また、新しい目標値のレベルデータと
今まで出力されていた補間値又はエンベロープ（中間
値）ＯＵＴとの差分をとった係数ＳＫを出力するもので
ある。

【００７５】オフセッタ５１の入力端子ＬＶには、ＣＰ
Ｕ１０から与えられる１６ビットの補間目標値を示すレ
ベルデータ又はエンベロープ目標値を示すレベルデータ
が供給される。入力端子Ｃには、アキュムレータ５０か
らの１ビットのキャリ信号ＣＲＹが、入力端子Ｉには、
加算器５４が出力する１６ビットの補間値又はエンベロ
ープ値（中間値）ＯＵＴが、入力端子ＷにはＣＰＵ１０
が出力する１ビットのライト信号ＷＲが、それぞれ入力
される。

【００７６】そして、オフセッタ５１の出力端子Ｓから
は、１ビットの下降識別信号ＳＳが出力されてアキュム
レータ５０及び関数生成回路５２に供給される。同様
に、出力端子Ｋからは、１６ビットの乗算係数ＳＫが出
力されて乗算器５３に供給される。同様に、出力端子Ｏ
からは、１６ビットのオフセット値ＳＯが出力されて加
算器５４に供給される。このオフセッタ５１の更に詳細
な構成は後述する。

【００７７】関数生成回路（ＦＣＧ）５２は、アキュム
レータ５０から供給されるデータを変数として入力し、
所定の関数を実現するべく変換を施して出力するもので
ある。この関数生成回路５２の出力は乗算器５３に供給
される。

【００７８】関数生成回路５２の入力端子Ａには、アキ
ュムレータ５０から１６ビットの被変換値が供給され
る。入力端子Ｓには、オフセッタ５１からの１ビットの
下降識別信号ＳＳが、入力端子Ｃ１及びＣ２にはクロッ
クジェネレータ２４からのクロック信号ＣＫ１及びＣＫ
２が、それぞれ入力される。そして、出力端子Ｙから
は、１６ビットの変換値ＤＴ１が出力され、乗算器５３
に供給される。この変換値ＤＴ１は、０≦ＤＴ１＜６５
５３６の範囲の値である。この関数生成回路５２の更に
詳細な構成は後述する。

【００７９】乗算器５３は、上記関数生成回路５２から
供給されるデータと上記オフセッタ５１から供給される
データとを乗算する１６ビットの下位切捨て機能付きデ
ジタル乗算器である。この乗算器５３の出力は加算器５
４に送られる。

【００８０】加算器５４は、上記乗算器５３から供給さ
れるデータと上記オフセッタ５１から供給されるデータ
とを加算する１６ビットの正ゼロリミッタ機能付きデジ
タル加算器である。この加算器５４の出力が、汎用制御
回路が出力する補間値ＯＵＴとして外部に出力される。

【００８１】（４−１−１）アキュムレータの説明 アキュムレータ５０の詳細な構成は、図６に示されてい
る。図６において、ラッチ６０は、ライト信号ＷＲの立
ち下がりのエッジで、ＣＰＵ１０から送られてくる上昇
係数ＳＮを記憶するものである。このラッチ６０の出力
は、セレクタ６２の「０」側の入力端子に供給される。

【００８２】ラッチ６１は、ライト信号ＷＲの立ち下が
りのエッジで、ＣＰＵ１０から送られてくる下降係数Ｓ
ＮＸを記憶するものである。このラッチ６１の出力は、
セレクタ６２の「１」側の入力端子に供給される。

【００８３】セレクタ６２は、オフセッタ５１から供給
される下降識別信号ＳＳがアクティブ（「１」）である
ときにラッチ６１の出力を選択し、そうでないときはラ
ッチ６０の出力を選択して出力するものである。ここ
で、下降識別信号ＳＳは、下降傾向の補間又はエンベロ
ープデータ生成を行っているときにアクティブ
（「１」）となる信号である。このセレクタ６２の出力
は乗算器６５に供給される。

【００８４】セレクタ６３は、ＣＰＵ１０からのライト
信号ＷＲがアクティブ（「１」）のときに、ＣＰＵ１０
から供給される速度データＳＰＤ、即ち、当該汎用制御
回路が補間回路として動作している場合は補間速度を示
すデータ、エンベロープジェネレータとして動作してい
る場合はエンベロープの進行速度を示すデータを選択
し、そうでないときは、後述する乗算器６５の出力が選
択される。このセレクタ６３の出力はラッチ６４に送ら
れる。

【００８５】ラッチ６４は、ＯＲゲート６６が出力する
信号の立ち下がりのエッジでセレクタ６３の出力をラッ
チするものである。ここで、ＯＲゲート６６の入力に
は、ＣＰＵ１０からのライト信号ＷＲ及びクロックジェ
ネレータ２４からのクロック信号ＣＫ２が供給される。
従って、このラッチ６４には、ＣＰＵ１０からライト信
号ＷＲが供給された場合に、ＣＰＵ１０からセレクタ６
３を介して供給される速度データＳＰＤが記憶される。
それ以外の場合は、クロックジェネレータ２４から供給
されるクロック信号ＣＫ２の立ち下がりエッジに同期し
て乗算器６５からセレクタ６３を介して供給されるデー
タが記憶される。このラッチ６４の出力は、乗算器６５
に供給される。

【００８６】乗算器６５は、上記セレクタ６２から供給
されるデータ（上昇係数ＳＮ又は下降係数ＳＮＸ）と上
記ラッチ６４から供給されるデータとを乗算する１６ビ
ットの下位切捨て機能付きデジタル乗算器である。この
乗算器６５の出力はセレクタ６３の「０」側の入力端子
に供給されると共に、後述する加算器６９に送られる。

【００８７】以上の構成により、乗算器６５からは下式
で示されるデータが出力される。 乗算器６５の出力＝ＳＰＤ×（ＳＮ又はＳＮＸ）^T ここで「Ｔ」は、クロック信号ＣＫ２で規定される時間
である。即ち、例えば図１３（Ａ）に示したように、上
昇係数ＳＮ又は下降係数ＳＮＸが「１」の場合は、乗算
器６５からは速度データＳＰＤがそのまま出力され続け
る。上昇係数が「１」より大きい場合は、乗算器６５か
らは速度データＳＰＤから指数関数的に増加するデータ
が出力される。上昇係数が「１」より小さい場合は、乗
算器６５からは速度データＳＰＤから指数関数的に減少
するデータが出力される。

【００８８】ラッチ６８は、加算器６９の出力をクロッ
ク信号ＣＫ２の立ち下がりエッジでラッチするものであ
る。このラッチ６８の出力は加算器６９に供給される。
また、このラッチ６８は、ＯＲゲート６７の出力信号で
クリアされる。ここで、ＯＲゲート６８の入力には、Ｃ
ＰＵ１０からのライト信号ＷＲ及び加算器６９のキャリ
信号ＣＲＹが供給されている。従って、このラッチ６８
は、ＣＰＵ１０からライト信号ＷＲが供給された場合、
又は加算器６９からキャリ信号ＣＲＹが出力された場合
にクリアされる。

【００８９】加算器６９は、上記乗算器６５から供給さ
れるデータと上記ラッチ６８から供給されるデータとを
加算する１６ビットのデジタル加算器である。この加算
器６９は、加算の結果１６ビットで表現できる範囲を越
えた場合にキャリ信号ＣＲＹを出力する。このキャリ信
号ＣＲＹは、上述したようにラッチ６８をクリアするた
めに使用される他、ＣＰＵ１０に対して割込信号ＩＮＴ
０として供給される。このキャリ信号ＣＲＹは、汎用制
御回路が補間回路として使用される場合は補間が終了し
たことを示し、エンベロープジェネレータとして使用さ
れる場合はエンベロープの目標値に到達したことを示
す。なお、補間回路として動作する汎用制御回路の場合
は、このキャリ信号ＣＲＹをＣＰＵ１０に送る必要はな
いので、補間回路４３又は４６の出力端子ＣからＣＰＵ
１０に接続する必要はない。

【００９０】以上の構成により、加算器６９から出力さ
れるデータＤＡＴは、例えば図１３（Ｂ）に示したよう
な特性を有することになる。即ち、上昇係数ＳＮが
「１」の場合は、時間経過に連れてリニアに増加するデ
ータが得られる。上昇係数が「１」より大きい場合は、
時間経過に連れて増加率が大きくなるデータが得られ
る。上昇係数が「１」より小さい場合は、時間経過と共
に増加率が小さくなるデータが得られる。

【００９１】上記のように構成されるアキュムレータ５
０を用いれば、上昇係数ＳＮ又は下降係数ＳＮＸを適宜
選択することにより、時間の経過に連れて速度データＳ
ＰＤの値から種々の増加率で増加するデータを得ること
ができる。

【００９２】（４−１−２）オフセッタの説明 オフセッタ５１の詳細な構成は、図７に示されている。
図７において、セレクタ７０は、キャリ信号ＣＲＹがア
クティブであるときにラッチ７３の出力を選択し、そう
でないときは加算器５４（図５参照）から供給される現
在の補間値（中間値）ＯＵＴを選択して出力する。この
セレクタ７１の出力は、ラッチ７１に供給される。

【００９３】ラッチ７１は、ＯＲゲート７２が出力する
信号の立ち下がりのエッジでセレクタ７０の出力をラッ
チするものである。ここで、ＯＲゲート７２の入力に
は、ＣＰＵ１０からのライト信号ＷＲ及びアキュムレー
タ５０からのキャリ信号ＣＲＹが供給されている。従っ
て、このラッチ７１には、ＣＰＵ１０からライト信号Ｗ
Ｒが供給された場合に、加算器５４からセレクタ７０を
介して供給される中間値ＯＵＴが記憶される。一方、ア
キュムレータ５０からキャリ信号ＣＲＹが供給された場
合は、後述するラッチ７３からセレクタ７０を介して供
給される目標値データが記憶される。このラッチ７１の
出力は、加算器７４に供給されると共に、外部に出力さ
れて加算器５４に供給される。

【００９４】ラッチ７３は、ライト信号ＷＲの立ち下が
りのエッジで、ＣＰＵ１０から送られてくる目標値を指
示するレベルデータＬＥＶを記憶するものである。この
ラッチ７３の出力は、セレクタ７０の「１」側の入力端
子に供給されると共に、加算器７４に供給される。

【００９５】加算器７４は、上記ラッチ７１から供給さ
れるデータと上記ラッチ７３から供給されるデータとを
２の補数加算、つまり減算する１６ビットのデジタル加
算器である。この加算器７４では、ラッチ７３の出力か
らラッチ７１の出力を減算する機能が実現されている。
この加算器７４は、減算結果が負の最大値を越えた場合
は負の最大値を出力し、正の最大値を越えた場合は正の
最大値を出力する機能（以下、「正負リミッタ機能」と
いう）を有する。また、この加算器４５は、減算の都
度、ＭＳＢ（サインビット）を出力する。

【００９６】上記のように構成されるオフセッタ５１で
は、ＣＰＵ１０からレベルデータＬＥＶの書込みがある
と、このレベルデータＬＥＶはラッチ７３にラッチされ
る。この際、現在の補間値（中間値）ＯＵＴがラッチ７
１にラッチされる。これにより、新たな目標値を示すレ
ベルデータＬＥＶから現在の補間値（中間値）ＯＵＴを
減算した結果の１６ビットのデータが加算器７４から出
力される。このデータは、乗算係数ＳＫとして乗算器５
３（図５参照）に与えられる。また、上記減算の結果、
ＭＳＢ（サインビット）が加算器７４から出力される。
従って、中間値ＯＵＴより小さいレベルデータＬＥＶを
与えた場合はＭＳＢが「１」となり、下降識別信号ＳＳ
は下降傾向を指示することになる。一方、中間値ＯＵＴ
より大きいレベルデータＬＥＶを与えた場合はＭＳＢが
「０」となり、下降識別信号ＳＳは上昇傾向を指示する
ことになる。なお、アキュムレータ５０からのキャリ信
号ＣＲＹがアクティブになった場合は、目標レベルに到
達したことを意味するので、ラッチ７３に設定されてい
る値がセレクタ７０を介してラッチ７１にラッチされ、
新しいオフセット値となる。

【００９７】（４−１−３）関数生成回路の説明 関数生成回路５２の詳細な構成は、図８に示されてい
る。図８において、インクリメンタ８０は、入力端子Ａ
に供給されるアキュムレータ５０からの１６ビットのデ
ータＤＡＴのうち、上位８ビットを入力してインクリメ
ントするものである。このインクリメンタ８０の出力は
バッファ８２に供給される。

【００９８】バッファ８１は、入力端子Ｇがアクティブ
にされているときに入力側に供給されている信号を外部
に伝え、そうでないときは出力側がハイインピーダンス
状態になるゲート付きの８ビットのトライステートバッ
ファである。このバッファ８１の入力側には、データＤ
ＡＴのうちの上位８ビットが供給され、その出力は関数
回路（ＦＡ）８３及び関数回路（ＦＢ）８４に供給され
る。バッファ８２も、上記バッファ８１と同じ構成のト
ライステートバッファである。このバッファ８２の入力
側には、上記インクリメンタ８０の出力が供給され、そ
の出力は関数回路（ＦＡ）８３及び関数回路（ＦＢ）８
４に供給される。

【００９９】関数回路８３及び８４は、例えば８ビット
×２５６ワードのＲＯＭで構成されるものである。関数
回路８３には、上昇時の関数を実現するべく所定のデー
タが記憶されている。関数回路８４には、下降時の関数
を実現するべく所定のデータが記憶されている。

【０１００】セレクタ８５は、オフセッタ５１から供給
される下降識別信号ＳＳがアクティブ（「１」）である
ときに関数回路８４の出力を選択し、そうでないときは
関数回路８３の出力を選択して出力するものである。こ
のセレクタ８５の出力は、ラッチ８６及び８７に供給さ
れるようになっている。

【０１０１】ラッチ８６は、セレクタ８５の出力を、ク
ロック信号ＣＫ１の立ち下がりのエッジでラッチする８
ビットのラッチ回路である。このラッチ８６の出力は、
加算器７５及び加算器７７に供給される。同様に、ラッ
チ８７は、セレクタ８５の出力を、クロック信号ＣＫ２
の立ち下がりのエッジでラッチする８ビットのラッチ回
路である。このラッチ８７の出力は、加算器７５に供給
される。

【０１０２】加算器７５は、上記ラッチ８６から供給さ
れるデータと上記ラッチ８７から供給されるデータとを
２の補数加算、つまり減算する８ビットの正負リミッタ
機能付きデジタル加算器である。この加算器７５では、
ラッチ８７の出力からラッチ８６の出力を減算する機能
が実現されている。この加算器７５の出力は、乗算器７
６に供給される。

【０１０３】乗算器７６は、上記加算器７５から供給さ
れるデータと、入力端子Ａに供給されるアキュムレータ
５０からの１６ビットのデータＤＡＴのうち、下位８ビ
ットとを乗算するデジタル乗算器である。この乗算器７
６は、乗算結果の下位８ビットを切り捨て、上位８ビッ
トのみを出力する。この乗算器７６の出力は、加算器７
７に供給される。

【０１０４】加算器７７は、上記ラッチ８６の出力を８
ビットだけ左にシフトして作成した１６ビットのデータ
と上記乗算器７６の出力の符号を拡張して作成した１６
ビットのデータとを加算する１６ビットの正ゼロリミッ
タ機能付きデジタル加算器である。この加算器７７の出
力は、ラッチ８８に送られる。

【０１０５】ラッチ８８は、加算器７７の出力を、クロ
ック信号ＣＫ２の立ち下がりのエッジでラッチする１６
ビットのラッチ回路である。このラッチ８８の出力ＤＴ
１は、乗算器５３（図５参照）に供給される。

【０１０６】上記のように構成される関数生成回路５２
の動作について説明する。今、下降識別信号ＳＳが
「０」であり、関数回路８３に記憶されたデータを用い
て関数が生成されるものとする。

【０１０７】アキュムレータ５０から供給されたデータ
ＤＡＴの中の上位８ビットのデータ（整数部：ＩＮＴ）
は、クロック信号ＣＫ１がＨレベルの間にバッファ８１
を通過して関数回路８３に与えられる。これにより、関
数回路８３からは所定のデータＸが出力される。このデ
ータＸはセレクタ８５を介してクロック信号ＣＫ１の立
ち下がりのエッジでラッチ８６にラッチされる。

【０１０８】次に、データＤＡＴの中の上位８ビットの
データは、クロック信号ＣＫ２がＨレベルの間にインク
リメンタ８１でインクリメントされ、バッファ８１を通
過して関数回路８３に与えられる。これにより、関数回
路８３からは所定のデータＹが出力される。このデータ
Ｙはセレクタ８５を介してクロック信号ＣＫ２の立ち下
がりのエッジでラッチ８７にラッチされる。

【０１０９】ここに、データＸは関数回路８３の所定番
地のデータであり、データＹは、上記所定番地の次の番
地のデータである。この２つのデータＸ，Ｙに対して加
算器７５、７７及び乗算器７６を用いて、データＤＡＴ
の中の下位８ビットのデータ（小数部：ＦＲＣ）に応じ
た補間がとられる。

【０１１０】即ち、加算器７５においてデータＹからデ
ータＸを減算して差分を算出し、この差分にデータＤＡ
Ｔの中の下位８ビットのデータを乗算する。この乗算に
より、データＸからの変位量が算出される。この変位量
とデータＸとを加算器７７で加算すれば、データＤＡＴ
に応じた変換値が得られることになる。なお、加算器７
７では、整数部（データＸ）を上位８ビットに対応させ
るために左８ビットのシフトを行ったデータと、小数部
（変位量）を下位８ビットに対応させるために上位８ビ
ットに符号ビットを拡張したデータとの加算が行われ
る。この加算結果は、クロック信号ＣＫ２の立ち下がり
のエッジでラッチ８８にラッチされ、関数生成回路５２
の出力ＤＴ１として外部に出力される。

【０１１１】なお、以上は上昇傾向にある場合の関数生
成について説明したが、下降傾向にある場合の関数生成
は、下降識別信号が「１」であり、セレクタ８５で関数
回路８４が選択されて動作することを除けば同一の動作
で実現されるので、説明は省略する。また、上記実施例
では、整数部と小数部がそれぞれ８ビットである場合に
ついて説明したが、これに限定されるものではなく、整
数部及び小数部は任意のビット幅のデータで構成するこ
とができる。

【０１１２】このように、所定の関数を実現するため
に、上位８ビット分だけのデータを備え、下位８ビット
分のデータは補間により算出するようにしたので、関数
を実現するためのデータが少なくて済み、比較的小さい
容量のＲＯＭを用いて関数生成回路を実現できる。ま
た、上昇傾向にある場合に使用する関数回路８３と下降
傾向にある場合に使用する関数回路８４とを別途設けた
ので、上昇傾向にある場合の補間特性と下降傾向にある
補間特性とを異ならしめることができ、それぞれ最適な
補間特性で演奏データを補間することができる。

【０１１３】なお、上記の実施例では、ＲＯＭの容量を
小さくするために補間を行って関数値を算出する構成と
したが、大容量のＲＯＭを用いて同様の機能を実現する
こともできる。例えば１６ビットのアドレス空間を有す
るＲＯＭを用いれば、アキュムレータ５０から供給され
た１６ビットのデータを直接ＲＯＭのアドレス入力と
し、その出力を直接変換値とすることができる。

【０１１４】また、上記実施例では、関数回路８３、８
４としてＲＯＭを用いたが、ＲＡＭを用いて構成するこ
ともできる。この場合、ＲＡＭにデータを書き込むため
の若干の回路を付加し、予め関数値をロードしておけ
ば、上記と同様の動作で関数生成が可能となる。この場
合、必要に応じてＲＡＭの内容を変更することができる
ので、関数を変更することが可能となる。従って、より
汎用性のある音源を実現できるという利点がある。

【０１１５】また、この関数生成回路５２は、関数回路
８３、８４を除き、共通の回路を用いて時分割で使用す
るように構成することができる。かかる構成によれば、
少ないハードウエアで関数生成回路５２を構成できると
いう利点がある。

【０１１６】（４−２）デジタル制御フィルタの説明 次に、デジタル制御フィルタ４１につき詳細に説明す
る。本実施例では、デジタル制御フィルタ４１として、
ＩＩＲ形フィルタを用いている。このデジタル制御フィ
ルタ４１は、与えられるフィルタ係数により、種々のフ
ィルタ特性を有するべく構成されている。

【０１１７】図９及び図１０は、デジタル制御フィルタ
（ＤＣＯ）４１の構成を示すブロック図である。このデ
ジタル制御フィルタ４１は、１６ビットのデジタル楽音
信号ＳＩＧ１を入力し、カットオフ周波数を制御するエ
ンベロープ信号Ｅ０に応じたフィルタ処理を行って、１
６ビットのデジタル楽音信号ＳＩＧ２を出力するもので
ある。このデジタル制御フィルタ４１は、図９に示され
るフィルタ部と図１０に示される係数発生部とに分けら
れている。

【０１１８】係数発生部は、フィルタ部に与えるフィル
タ係数Ａ１、Ａ２、Ｂ１、Ｂ２、Ｂ３を生成するもので
ある。この係数発生部は、各係数Ａ１、Ａ２、Ｂ１、Ｂ
２、Ｂ３に対応してそれぞれ別個に設けられているが、
各係数発生部の構成は同一であるので、図１０では１つ
の係数発生部のみを示している。

【０１１９】なお、この係数発生部は、関数回路１０３
を除き、共通の回路を用いて時分割で使用するように構
成することができる。かかる構成によれば、少ないハー
ドウエアでデジタル制御フィルタを構成できるという利
点がある。

【０１２０】（４−２−１）デジタル制御フィルタのフ
ィルタ部の説明 デジタル制御フィルタ４１のフィルタ部（図９参照）
は、ラッチ９０〜９３、乗算器７８、７９、９４〜９６
及び加算器９７〜９９で構成されている。

【０１２１】ラッチ９０〜９３は、入力された信号をク
ロック信号ＣＫ２の立ち下がりのエッジでラッチするも
のである。このラッチ９０〜９３は、それぞれ入力され
た信号を１サイクル分だけ遅延させる遅延回路として作
用するものである。乗算器７８、７９、９４〜９６は、
１６ビットの下位切捨て機能を有するデジタル乗算器で
ある。加算器９７〜９９は、正負リミッタ機能を有する
１６ビットのデジタル加算器である。

【０１２２】このデジタル制御フィルタ４１のフィルタ
部は、上記各要素が以下のように接続されてＩＩＲ形の
デジタルフィルタ機能が実現されている。

【０１２３】即ち、デジタル制御発振器４０から送られ
てきたデジタル楽音信号（波形データ）ＳＩＧ１は、乗
算器９４及びラッチ９０に供給される。乗算器９４は、
上記デジタル楽音信号（波形データ）ＳＩＧ１と、係数
発生部から供給されるフィルタ係数Ｂ０とを乗算し、加
算器９７に送出する。一方、ラッチ９０は、上記デジタ
ル楽音信号（波形データ）ＳＩＧ１を１サイクル分だけ
遅延させて乗算器９５及びラッチ９１に送る。

【０１２４】乗算器９５は、ラッチ９０から供給される
データと、係数発生部から供給されるフィルタ係数Ｂ１
とを乗算し、加算器９８に送出する。一方、ラッチ９１
は、ラッチ９０からのデータを１サイクル分だけ遅延さ
せて乗算器９６に送る。乗算器９６は、ラッチ９１から
供給されるデータと、係数発生部から供給されるフィル
タ係数Ｂ２とを乗算し、加算器９９に送る。

【０１２５】また、上記加算器９７の出力は、フィルタ
リングされたデジタル楽音信号（波形データ）ＳＩＧ２
として、外部（デジタル制御増幅器４２）及びラッチ９
２に送出される。ラッチ９２は、上記デジタル楽音信号
（波形データ）ＳＩＧ２を１サイクル分だけ遅延させて
乗算器７８及びラッチ９３に送る。乗算器７８は、ラッ
チ９２から供給されるデータと、係数発生部から供給さ
れるフィルタ係数Ａ１とを乗算し、加算器９８に送出す
る。一方、ラッチ９３は、ラッチ９２からのデータを１
サイクル分だけ遅延させて乗算器７９に送出する。

【０１２６】乗算器７９は、ラッチ９３から供給される
データと、係数発生部から供給されるフィルタ係数Ａ２
とを乗算し、加算器９９に送出する。加算器９９は、上
述した乗算器９６から供給されるデータと、上記乗算器
７９から供給されるデータとを加算し、加算器９８に送
出する。

【０１２７】加算器９８は、上述した乗算器９５から供
給されるデータと、上記加算器７８から供給されるデー
タとを加算し、更に加算器９９から供給されるデータを
加算して加算器９７に送出する。加算器９７は、上述し
た乗算器９４から供給されるデータと、上記加算器９８
から供給されるデータとを加算する。この加算器９７の
出力は、上述したように、このデジタル制御フィルタ３
１が出力するフィルタリングされたデジタル楽音信号
（波形データ）ＳＩＧ２として、外部（デジタル制御増
幅器４２）に送出される。

【０１２８】上記のように構成されるデジタルフィルタ
の動作は周知であるので、詳細な説明は省略するが、こ
の実施例の特徴は、フィルタ係数を係数発生部の関数回
路（ＲＯＭ）１０３に記憶しておき、加算器４５（図４
参照）から供給されるエンベロープ信号Ｅ０に応じて所
定の変換を施してフィルタ係数とする点である。かかる
構成により、所望の特性を有するデジタル制御フィルタ
の構成が容易になっている。

【０１２９】（４−２−２）デジタル制御フィルタの係
数発生部の説明 デジタル制御フィルタ４１の係数発生部の詳細な構成
は、図１０に示されている。図１０において、インクリ
メンタ１００は、入力端子Ａに供給されるカットオフ周
波数を示す１６ビットのエンベロープ信号Ｅ０のうち、
上位８ビットを入力してインクリメントして出力する。
この際、入力されたエンベロープ信号Ｅ０が「ＦＦＨ」
（末桁の「Ｈ」は１６進数であることを表わす。以下、
同じ）であればインクリメントは行わず、「ＦＦＨ」を
そのまま出力する。このインクリメンタ１００の出力は
バッファ１０２に供給される。

【０１３０】バッファ１０１は、入力端子Ｇがアクティ
ブにされているときに入力側に供給されている信号を外
部に伝え、そうでないときは出力側がハイインピーダン
ス状態になるゲート付きの８ビットのトライステートバ
ッファである。このバッファ１０１の入力側には、エン
ベロープ信号Ｅ０のうちの上位８ビットが供給され、そ
の出力は関数回路（ＦＸ）１０３に供給される。同様
に、バッファ１０２も、上記バッファ１０１と同じ構成
のトライステートバッファである。このバッファ１０２
の入力側には、インクリメンタ１００の出力が供給さ
れ、その出力は関数回路（ＦＸ）１０３に供給される。

【０１３１】関数回路１０３は、例えば８ビット×２５
６ワードのＲＯＭで構成されるものである。関数回路１
０３は、係数Ａ１、Ａ２、Ｂ１、Ｂ２、Ｂ３毎に異なる
内容の係数を出力する。この関数回路には、対数周波数
となるデータが記憶されている。この関数回路１０３の
出力は、ラッチ１０４及び１０５に供給されるようにな
っている。

【０１３２】ラッチ１０４は、関数回路１０３の出力
を、クロック信号ＣＫ１の立ち下がりのエッジでラッチ
する８ビットのラッチ回路である。このラッチ１０４の
出力は、加算器１０６及び加算器１０８に供給される。
同様に、ラッチ１０５は、関数回路１０３の出力を、ク
ロック信号ＣＫ２の立ち下がりのエッジでラッチする８
ビットのラッチ回路である。このラッチ１０５の出力
は、加算器１０６に供給される。

【０１３３】加算器１０６は、上記ラッチ１０４から供
給されるデータと上記ラッチ１０５から供給されるデー
タとを２の補数加算、つまり減算する８ビットの正負リ
ミッタ機能付きのデジタル加算器である。この加算器１
０６では、ラッチ１０５の出力からラッチ１０４の出力
を減算する機能が実現されている。この加算器１０６の
出力は、乗算器１０７に供給される。

【０１３４】乗算器１０７は、上記加算器１０６から供
給されるデータと、入力端子Ａに供給される１６ビット
のエンベロープ信号Ｅ０のうち、下位８ビットとを乗算
する下位切捨て機能付きデジタル乗算器である。この乗
算器１０７の出力は、加算器１０８に供給される。

【０１３５】加算器１０８は、上記ラッチ１０４の出力
を８ビットだけ左にシフトして作成した１６ビットのデ
ータと上記乗算器１０７の出力の符号を拡張して作成し
た１６ビットのデータとを加算する１６ビットの正負リ
ミッタ機能付きデジタル加算器である。この加算器１０
８の出力は、ラッチ１０９に送られる。

【０１３６】ラッチ１０９は、加算器１０８の出力を、
クロック信号ＣＫ２の立ち下がりのエッジでラッチする
１６ビットのラッチ回路である。このラッチ１０９の出
力が、係数Ａ１、Ａ２、Ｂ１、Ｂ２、Ｂ３としてフィル
タ部に供給される。

【０１３７】上記のように構成されるデジタル制御フィ
ルタ４１の係数発生部の動作は、図８を参照して説明し
た関数回路と略同じであるので、以下、簡単に説明す
る。

【０１３８】加算器４５（図４参照）エンベロープ信号
Ｅ０の上位８ビットのデータ（整数部：ＩＮＴ）は、ク
ロック信号ＣＫ１がＨレベルの間にバッファ１０１を通
過して関数回路１０３に与えられる。これにより、関数
回路１０３からは所定のデータＸが出力される。このデ
ータＸはクロック信号ＣＫ１の立ち下がりのエッジでラ
ッチ１０４にラッチされる。

【０１３９】次に、エンベロープ信号Ｅ０の上位８ビッ
トのデータは、クロック信号ＣＫ２がＨレベルの間にイ
ンクリメンタ１００でインクリメントされ、バッファ１
０２を通過して関数回路１０３に与えられる。これによ
り、関数回路１０３からは所定のデータＹが出力され
る。このデータＹはクロック信号ＣＫ２の立ち下がりの
エッジでラッチ１０５にラッチされる。

【０１４０】ここに、データＸは関数回路１０３の所定
番地のデータであり、データＹは、上記所定番地の次の
番地のデータである。この２つのデータＸ，Ｙに対して
加算器１０６、１０７及び乗算器１０８を用いて、エン
ベロープ信号Ｅ０の下位８ビットのデータ（小数部：Ｆ
ＲＣ）に応じた補間がとられる。

【０１４１】即ち、加算器１０６においてデータＹから
データＸを減算して差分を算出し、この差分にエンベロ
ープ信号Ｅ０の下位８ビットのデータを乗算する。この
乗算により、データＸからの変位量が算出される。この
変位量とデータＸとを加算器１０８で加算すれば、エン
ベロープ信号Ｅ０に応じた変換値が得られることにな
る。なお、加算器１０８の加算では、整数部（データ
Ｘ）を上位８ビットに対応させるために左８ビットのシ
フトを行ったデータと、小数部（変位量）を下位８ビッ
トに対応させるために上位８ビットに符号ビットを拡張
したデータとの加算が行われる。この加算結果は、クロ
ック信号ＣＫ２の立ち下がりのエッジでラッチ８８にラ
ッチされ、フィルタ係数Ａ１、Ａ２、Ｂ０、Ｂ１、Ｂ２
としてフィルタ部に送られる。

【０１４２】このように、所定の関数を実現するため
に、上位８ビット分だけのデータを備え、下位８ビット
分のデータは補間により算出するようにしたので、関数
を実現するためのデータが少なくて済み、比較的小さい
容量のＲＯＭを用いて関数生成回路を実現できるものと
なっている。

【０１４３】なお、上記実施例では、整数部と小数部が
それぞれ８ビットである場合について説明したが、これ
に限定されるものではなく、整数部及び小数部は任意の
ビット幅のデータで構成することができる。

【０１４４】また、上記の実施例では、ＲＯＭの容量を
小さくするために補間を行って関数値を算出する構成と
したが、大容量のＲＯＭを用いて同様の機能を実現する
こともできる。例えば１６ビットのアドレス空間を有す
るＲＯＭを用いれば、１６ビットのエンベロープ信号Ｅ
０を直接ＲＯＭのアドレス入力とし、その出力を直接変
換値とすることができる。

【０１４５】また、上記実施例では、関数回路１０３と
してＲＯＭを用いたが、ＲＡＭを用いて構成することも
できる。この場合、ＲＡＭにデータを書き込むための若
干の回路を付加し、予め関数値をロードしておけば、上
記と同様の動作で関数生成が可能となる。この場合、必
要に応じてＲＡＭの内容を変更することができるので、
関数を変更することが可能となる。従って、より汎用性
のある音源を実現できるという利点がある。 （４−３）デジタル制御増幅器の説明 デジタル制御増幅器４２は、デジタル制御発振器４０か
らデジタル制御フィルタ４１を介して送られてくるデジ
タル楽音信号に、乗算器４８（図４参照）から送られて
くるエンベロープ信号Ｅ１を付加するものである。

【０１４６】図１１は、デジタル制御増幅器４２の回路
構成の一例を示す図である。乗算器１１５は、デジタル
制御フィルタ４１から送られてくるデジタル楽音信号Ｓ
ＩＧ２と乗算器４８から送られてくるエンベロープ信号
Ｅ１とを乗算する１６ビットの下位切捨て機能付きデジ
タル乗算器である。この乗算器４８の出力が、エンベロ
ープが付加されたデジタル楽音信号ＳＩＧ３としてＤ／
Ａ変換器１８（図１参照）に送られる。

【０１４７】次に、上記のように構成された音源１７が
適用された電子楽器の動作につき、図１４〜図１８に示
したフローチャートを参照しながら詳細に説明する。各
図に示されたフローチャートは、ＲＯＭ１１に格納され
た制御プログラムに従って動作するＣＰＵ１０によって
実現されるものである。なお、以下においては、本発明
に関係する部分のみをフローチャートに示して説明す
る。

【０１４８】図１４は、本発明のメインルーチンを示す
フローチャートである。このメインルーチンは、電源の
投入又はリセットスイッチ（図示しない）の押下によっ
て図示しないリセット信号がアクティブにされることに
より起動される。

【０１４９】即ち、電源投入等によりメインルーチンが
起動されると、先ず、ＣＰＵ１０の初期化処理が行われ
る（ステップＳ１０）。この処理では、ＣＰＵ１０内の
レジスタ、フラグ等に初期値を設定する処理が行われ
る。

【０１５０】次いで、音源（ＳＰＵ）１７の初期化処理
が行われる（ステップＳ１１）。この処理では、目標値
を指示するレベルデータＬＥＶとして「０」、進行速度
を指示する速度データＳＰＤとして「０ＦＦＦＦＨ」を
有するパラメータセットＰＲＳ０及びＰＲＳ１をエンベ
ロープジェネレータ４４及び４７に設定し、また、補間
速度を指示する速度データＳＰＤとして適当な値を補間
回路４３及び補間回路４６の補間速度に設定する。

【０１５１】次いで、ワークエリアの初期化処理が行わ
れる（ステップＳ１２）。即ち、この処理では、ＲＡＭ
１２にワークエリアとして定義されている各種レジス
タ、カウンタ、フラグ等に初期値を設定する処理が行わ
れる。例えば、イベントキューのクリア、イベントポイ
ンタとイベントカウンタのゼロクリア、イベント読出バ
ッファのクリア、イベント書込バッファのクリア等が行
われる。

【０１５２】ここで、イベントキューは、例えばＦＩＦ
Ｏ（ファーストイン・ファーストアウト）メモリとして
ＲＡＭ１２中に形成され、４バイトのイベントデータを
キューイングするものである。このイベントキューは、
最後にイベントデータが書き込まれた位置を示すイベン
トカウンタと最後にイベントデータを読み出した位置を
示すイベントポインタにより制御される。

【０１５３】即ち、イベントセット（イベントキューへ
の書き込み）要求が発生すると、イベント書込バッファ
の内容をイベントカウンタで示される位置に書き込んだ
後にイベントカウンタをインクリメント（＋４）する。
また、イベントキューからの読み出し要求が発生する
と、イベントポインタで示される位置から４バイトのイ
ベントデータをイベント読出バッファに読み出した後
に、イベントポインタをインクリメント（＋４）する。
なお、イベントカウンタ及びイベントポインタは、イベ
ントキューの大きさに対応して巡回するように制御され
る。

【０１５４】このイベントキューに格納されるイベント
データは、例えば図１９（Ａ）に示されるように４バイ
ト（バイト０〜３）で構成されている。「バイト０」に
はイベントの種類を示すコードが格納される。「バイト
１」にはバリューの上位バイトが、「バイト２」にはバ
リューの下位バイトがそれぞれ格納される。このバリュ
ーは、イベントの種類を示すコードによってそれぞれ異
なった意味で用いられる。「バイト３」にはチャンネル
番号が格納される。なお、このチャンネル番号は、当該
音源１７をポリフォニックで動作させる場合に使用され
る。

【０１５５】イベントの種類としては、本実施例では、
例えば図１９（Ｂ）に示されるように、１０種類が定義
されている。なお、イベントの種類としては、同図に示
したものに限定されず、上記以外の種々のイベントを定
義することができる。

【０１５６】上記ステップＳ１２のワークエリアの初期
化が終了すると、次いで、イベントがあるかどうかが調
べられる（ステップＳ１３）。これは、イベントカウン
タの内容とイベントポインタの内容とが一致するかどう
かを調べることにより行われる。ここでイベントがない
ことが判断されると、ステップＳ１３を繰り返し実行し
ながらイベントキューにイベントデータが書き込まれる
のを待つ。なお、イベントキューへのイベントデータの
書き込みは、後述するインタバルタイマ割込処理、ＩＮ
Ｔ０割込処理又はＩＮＴ１割込処理によって行われる。

【０１５７】上記ステップＳ１３の繰り返し実行の過程
でイベントがあることが判断されると、イベントキュー
から１つ（４バイト）のイベントデータをイベント読出
バッファに読み出し、イベントポインタを＋４する。次
いで、イベント読出バッファに読み出されたイベントデ
ータに対応したイベント処理が行われる（ステップＳ１
４）。このイベント処理の詳細については後述する。イ
ベント処理が完了するとステップＳ１３に戻り、上述し
たと同様の処理が繰り返される。このようにして、キー
ボード１３、操作パネル１４、ボリューム装置１５等の
操作に伴って発生するイベント、又は音源１７における
補間処理又はエンベロープデータ生成処理が終了するこ
とにより発生するイベントに応じてイベント処理がリア
ルタイムに行われることにより、電子楽器としての諸機
能が発揮される。

【０１５８】次に、インタバルタイマ割込処理につい
て、図１５に示したフローチャートを参照しながら詳細
に説明する。このインタバルタイマ割込処理ルーチン
は、ＣＰＵ１０に内蔵される図示しないインタバルタイ
マにより一定周期で起動されるものである。このインタ
バルタイマ割込処理により、キーボード１３又は操作パ
ネル１４のイベントを検出し、イベントキューにイベン
トデータが書き込まれる。

【０１５９】インタバルタイマ割込処理では、先ず、ス
キャン処理が行われる（ステップＳ２０）。このスキャ
ン処理には、キーボード１３に対するスキャン処理及び
操作パネル１４に対するスキャン処理が含まれる。

【０１６０】キーボード１３に対するスキャン処理は、
キーボード１３に対してスキャンデータを送出し、この
スキャンデータに応答してキーボード１３から送られて
くる、各鍵のオン又はオフを示すビット列でなるデータ
（以下、「新キーデータ」という）を取り込んでＲＡＭ
１２に設けられた新キーデータ領域に格納する処理であ
る。

【０１６１】操作パネル１４に対するスキャン処理は、
操作パネル１４に対してスキャンデータを送出し、この
スキャンデータに応答して操作パネル１４から送られて
くる、各スイッチのオン又はオフを示すビット列でなる
データ（以下、「新パネルデータ」という）を取り込ん
でＲＡＭ１２の所定領域に格納する処理である。

【０１６２】次いで、イベントの有無が調べられる（ス
テップＳ２１）。即ち、キーボード１３のイベントの有
無は、上記ステップＳ２０でＲＡＭ１２の所定領域に格
納された新キーデータと、前回のインタバルタイマ割込
処理でキーボード１３から取り込んでＲＡＭ１２の所定
領域に格納されているデータ（以下、「旧キーデータ」
という）とを比較し、相違するビットが存在するかどう
かを調べることにより行われる。即ち、相違するビット
が存在すればキーイベントがあったと判断され、相違す
るビットが存在しなければキーイベントはなかったと判
断される。

【０１６３】同様に、操作パネル１４のイベントの有無
は、上記ステップＳ２０でＲＡＭ１２の所定領域に格納
された新パネルデータと、前回のインタバルタイマ割込
処理で操作パネル１４から取り込んでＲＡＭ１２の所定
領域に格納されているデータ（以下、「旧パネルデー
タ」という）とを比較し、相違するビットが存在するか
どうかを調べることにより行われる。即ち、相違するビ
ットが存在すればキーイベントがあったと判断され、相
違するビットが存在しなければキーイベントはなかった
と判断される。

【０１６４】そして、イベント（キーイベント又はパネ
ルイベント）があったことが判断されると、イベントセ
ット処理が行われる（ステップＳ２２）。一方、イベン
トがなかったことが判断されると、このインタバルタイ
マ割込処理ルーチンからリターンして、元のルーチン
（インタバルタイマ割込処理に入る直前に実行していた
ルーチン）に戻る。

【０１６５】上記イベントセット処理（ステップＳ２
２）におけるキーイベントに対する処理は、以下のよう
にして行われる。先ず、発生したキーイベントがキーオ
ンイベントであるかどうかが調べられる。これは、上記
新キーデータと旧キーデータとが相違するビットに対応
する、新キーデータ中のビットが「１」（キーオンを示
す）になっているか否かにより判断される。ここで、キ
ーオンイベントが発生したことが判断されると、キーオ
ンを示すイベントデータをイベント書込バッファに作成
する。

【０１６６】キーオンを示すイベントデータは、例え
ば、コード「０８Ｈ」（バイト０）、鍵番号（バイト
１）、鍵タッチ（バイト２）及びチャンネル番号（バイ
ト３）で構成される。鍵番号は押下されたキーの位置を
示すものであり、上記新キーデータ中の変化のあったビ
ット位置を調べることにより作成される。鍵タッチは、
押鍵の速度（強さ）を示すものであり、１つの鍵に設け
られた第１のキースイッチがオンになってから第２のキ
ースイッチがオンになるまでの時間情報から作成され
る。チャンネル番号は、発音に使用するチャンネルをア
サイナで決定することにより作成される。

【０１６７】このようにしてイベント書込バッファにイ
ベントデータが作成されると、次いで、イベント書込バ
ッファの内容がイベントキューに書き込まれる。即ち、
イベントカウンタで示される位置にイベント書込バッフ
ァの内容が記憶され、その後、イベントカウンタがイン
クリメント（＋４）される。

【０１６８】一方、発生したイベントがキーオンイベン
トでないことが判断されると、キーオフイベントである
かどうかが調べられる。これは、上記新キーデータと旧
キーデータとが相違するビットに対応する、新キーデー
タ中のビットが「０」（キーオフを示す）になっている
か否かにより判断される。ここで、キーオフイベントが
発生したことが判断されると、キーオフを示すイベント
データをイベント書込バッファ上に作成する。

【０１６９】キーオフを示すイベントデータは、例え
ば、コード「０９Ｈ」（バイト０）、鍵番号（バイト
１）及びチャンネル（バイト３）の各情報で構成され
る。バイト２は使用されない。鍵番号は離鍵位置を示す
ものであり、上記新キーデータ中の変化のあったビット
位置を調べることにより作成される。チャンネル情報
は、消音すべきチャンネルをオフアサイナで検索するこ
とにより作成される。

【０１７０】このようにしてイベント書込バッファにイ
ベントデータが作成されると、次いで、イベント書込バ
ッファの内容がイベントキューに書き込まれる。即ち、
イベントカウンタで示される位置にイベント書込バッフ
ァの内容が記憶され、その後、イベントカウンタがイン
クリメント（＋４）される。

【０１７１】上記イベントセット処理（ステップＳ２
２）におけるパネルイベントに対する処理は、以下のよ
うにして行われる。先ず、発生したパネルイベントが音
色選択スイッチのイベントであるかどうかが調べられ
る。これは、上記新パネルデータと旧パネルデータとが
相違するビットが音色選択スイッチに割り当てられたビ
ットであるかどうかを調べることにより行われる。ここ
で、音色選択スイッチのイベントが発生したことが判断
されると、音色変更を示すイベントデータをイベント書
込バッファに作成する。

【０１７２】音色変更を示すイベントデータは、例え
ば、コード「０ＡＨ」（バイト０）、音色番号（バイト
１）及びチャンネル情報（バイト３）で構成される。バ
イト２は使用されない。音色番号は、音色毎に用意され
た音色データに付された番号を示すものである。チャン
ネル番号は、当該音色が適用されるチャンネルを指示す
る情報である。

【０１７３】このようにしてイベント書込バッファにイ
ベントデータが作成されると、次いで、イベント書込バ
ッファの内容がイベントキューに書き込まれる。即ち、
イベントカウンタで示される位置にイベント書込バッフ
ァの内容が記憶され、その後、イベントカウンタがイン
クリメント（＋４）される。以上のイベントセット処理
が終了するとこのインタバルタイマ割込処理ルーチンか
らリターンして、元のルーチンに戻る。

【０１７４】なお、上記ではパネルイベントの一例とし
て、音色選択スイッチのイベントを例に挙げて説明した
が、操作パネル１４に搭載される音色選択スイッチ以外
のスイッチのイベントに対しても、音色選択スイッチの
イベントと同様にしてイベントデータがイベントキュー
に書き込まれる。

【０１７５】次に、ＩＮＴ１割込処理について、図１６
に示したフローチャートを参照しながら詳細に説明す
る。このＩＮＴ１割込処理ルーチンは、ボリューム装置
１５に搭載されているボリューム操作子、エクスプレッ
ションペダル又はカットオフ周波数操作子が操作される
ことにより発生される割込によって起動されるものであ
る。このＩＮＴ１割込処理により、ボリューム操作子、
エクスプレッションペダル又はカットオフ周波数操作子
のイベントを検出し、イベントキューにイベントデータ
を書き込む。

【０１７６】ＩＮＴ１割込処理では、先ず、ボリューム
操作子のイベントであるかどうかが調べられる（ステッ
プＳ３０）。これは、ボリューム装置１５から送られて
きた割込信号ＩＮＴ１のうち、ボリューム操作子に対応
する信号（図示しない）がアクティブになっているかど
うかを調べることにより行われる。ここで、ボリューム
操作子のイベントであることが判断されると、ボリュー
ムデータ作成処理が行われる（ステップＳ３１）。

【０１７７】ボリュームデータ作成処理では、ボリュー
ム操作子が操作されたことを示すイベントデータをイベ
ント書込バッファに作成する。このイベントデータは、
例えば、コード「０５Ｈ」（バイト０）、ボリュームデ
ータ（バイト１、２）及びチャンネル番号（バイト３）
で構成される。ボリュームデータは、発音すべき楽音の
音量を示すものであり、ボリューム装置１５のボリュー
ム操作子から入力された値が用いられる。チャンネル番
号は、音量変更すべきチャンネルを指示する情報であ
る。このボリュームデータ作成処理が終了すると、ステ
ップＳ３６へ分岐し、イベントセット処理が行われる。
このイベントセット処理の詳細については後述する。

【０１７８】上記ステップＳ３０でボリューム操作子の
イベントでないことが判断されると、次いで、エクスプ
レッションペダルのイベントであるかどうかが調べられ
る（ステップＳ３２）。これは、ボリューム装置１５か
ら送られてきた割込信号ＩＮＴ１のうち、エクスプレッ
ションペダルに対応する信号（図示しない）がアクティ
ブになっているかどうかを調べることにより行われる。
ここで、エクスプレッションペダルのイベントであるこ
とが判断されると、エクスプレッションデータ作成処理
が行われる（ステップＳ３３）。

【０１７９】エクスプレッションデータ作成処理では、
エクスプレッションペダルが操作されたことを示すイベ
ントデータをイベント書込バッファに作成する。このイ
ベントデータは、例えば、コード「０６Ｈ」（バイト
０）、ペダル位置データ（バイト１）及びチャンネル番
号（バイト３）で構成される。バイト２は使用されな
い。ペダル位置データは、エクスプレッションペダルの
踏み込み量を示すデータであり、ボリューム装置１５の
エクスプレッションペダルで検出された値が用いられ
る。チャンネル番号は、当該エクスプレッションデータ
が適用されるチャンネルを指示する情報である。このエ
クスプレッションデータ作成処理が終了すると、ステッ
プＳ３６へ分岐し、イベントセット処理が行われる。こ
のイベントセット処理の詳細については後述する。

【０１８０】上記ステップＳ３２でエクスプレッション
ペダルのイベントでないことが判断されると、次いで、
カットオフ周波数操作子のイベントであるかどうかが調
べられる（ステップＳ３４）。これは、ボリューム装置
１５から送られてきた割込信号ＩＮＴ１のうち、カット
オフ周波数操作子に対応する信号（図示しない）がアク
ティブになっているかどうかを調べることにより行われ
る。ここで、カットオフ周波数操作子に対応する信号が
アクティブになっていることが判断されると、カットオ
フ周波数データ作成処理が行われる（ステップＳ３
５）。

【０１８１】カットオフ周波数データ作成処理では、カ
ットオフ周波数操作子が操作されたことを示すイベント
データをイベント書込バッファに作成する。このイベン
トデータは、例えば、コード「０７Ｈ」（バイト０）、
周波数データ（バイト１、２）及びチャンネル番号（バ
イト３）で構成される。周波数データは、変更すべきカ
ットオフ周波数を示すものであり、例えばボリューム装
置１５のカットオフ周波数操作子から入力された値が用
いられる。チャンネル番号は、カットオフ周波数を変更
すべきチャンネルを指示する情報である。

【０１８２】このカットオフ周波数データ作成処理が終
了すると、次いで、イベントセット処理が行われる（ス
テップＳ３６）。このイベントセット処理では、イベン
ト書込バッファの内容がイベントキューに書き込まれ
る。即ち、イベントカウンタで示される位置にイベント
書込バッファの内容が記憶され、その後、イベントカウ
ンタがインクリメント（＋４）される。その後、このＩ
ＮＴ１割込処理ルーチンからリターンして、元のルーチ
ン（ＩＮＴ１割込処理に入る直前に実行していたルーチ
ン）に戻る。上記ステップＳ３４でカットオフ周波数操
作子のイベントでないことが判断された場合も、同様
に、このＩＮＴ１割込処理ルーチンからリターンして、
元のルーチンに戻る。

【０１８３】以上のようにしてイベントキューに書き込
まれたイベントデータは、上述したメインルーチンで取
り出されて各イベントに対応するイベント処理が行われ
ることになる。

【０１８４】なお、上記の実施例では、ボリューム装置
１５には、ボリューム操作子、エクスプレッションペダ
ル、カットオフ周波数操作子が設けられている場合につ
いて説明したが、これ以外に、例えば、アタック特性を
切り換えるアタック操作子、リリース特性を切り換える
リリース操作子等が設けられている場合でも、上記と同
様にしてイベントデータを作成するように構成すること
ができる。

【０１８５】次に、ＩＮＴ０割込処理について、図１６
に示したフローチャートを参照しながら詳細に説明す
る。このＩＮＴ０割込処理ルーチンは、補間回路４３
（ＩＰ０）、補間回路（ＩＰ１）４６、エンベロープジ
ェネレータ（ＥＧ０）４４又はエンベロープジェネレー
タ（ＥＧ１）４５から発生される割込信号によって起動
されるものである。このＩＮＴ０割込処理により、補間
回路４３（ＩＰ０）、補間回路（ＩＰ１）４６、エンベ
ロープジェネレータ（ＥＧ０）４４又はエンベロープジ
ェネレータ（ＥＧ１）４５の動作が終了したことを検出
し、その旨を示すイベントデータをイベントキューに書
き込むようになっている。

【０１８６】ＩＮＴ０割込処理では、先ず、補間回路
（ＩＰ０）４３からの割り込みであるかどうかが調べら
れる（ステップＳ４０）。これは、音源１７から送られ
てきた割込信号ＩＮＴ０のうち、補間回路（ＩＰ０）４
３に対応する信号（図示しない）がアクティブになって
いるかどうかを調べることにより行われる。ここで、補
間回路（ＩＰ０）４３からの割り込みであることが判断
されると、ＩＰ０イベントデータ作成処理が行われる
（ステップＳ４１）。

【０１８７】このＩＰ０イベントデータ作成処理では、
補間回路（ＩＰ０）４３の補間処理が終了したイベント
であることを示すイベントデータをイベント書込バッフ
ァに作成する。このイベントデータは、例えば、コード
「０１Ｈ」（バイト０）及びチャンネル番号（バイト
３）で構成される。バイト１及びバイト２は使用されな
い。チャンネル番号は、カットオフ周波数値ＣＯＦの補
間処理が終了したチャンネルを指示する情報である。こ
のイベントデータ作成処理が終了すると、ステップＳ４
８へ分岐し、イベントセット処理が行われる。このイベ
ントセット処理の詳細については後述する。

【０１８８】上記ステップＳ４０で、補間回路（ＩＰ
０）４３からの割り込みでないことが判断されると、次
に、補間回路（ＩＰ１）４６からの割り込みであるかど
うかが調べられる（ステップＳ４２）。これは、音源１
７から送られてきた割込信号ＩＮＴ０のうち、補間回路
（ＩＰ１）４６に対応する信号（図示しない）がアクテ
ィブになっているかどうかを調べることにより行われ
る。ここで、補間回路（ＩＰ１）４６からの割り込みで
あることが判断されると、ＩＰ１イベントデータ作成処
理が行われる（ステップＳ４３）。

【０１８９】このＩＰ１イベントデータ作成処理では、
補間回路（ＩＰ１）４６の補間処理が終了したイベント
であることを示すイベントデータをイベント書込バッフ
ァに作成する。このイベントデータは、例えば、コード
「０２Ｈ」（バイト０）及びチャンネル番号（バイト
３）で構成される。バイト１及びバイト２は使用されな
い。チャンネル番号は、ラウドネス値ＬＯＵの補間処理
が終了したチャンネルを指示する情報である。このＩＰ
１イベントデータ作成処理が終了すると、ステップＳ４
８へ分岐し、イベントセット処理が行われる。このイベ
ントセット処理の詳細については後述する。

【０１９０】上記ステップＳ４２で、補間回路（ＩＰ
１）４６からの割り込みでないことが判断されると、次
に、エンベロープジェネレータ（ＥＧ０）４４からの割
り込みであるかどうかが調べられる（ステップＳ４
４）。これは、音源１７から送られてきた割込信号ＩＮ
Ｔ０のうち、エンベロープジェネレータ（ＥＧ０）４４
に対応する信号（図示しない）がアクティブになってい
るかどうかを調べることにより行われる。ここで、エン
ベロープジェネレータ（ＥＧ０）４４からの割り込みで
あることが判断されると、ＥＧ０イベントデータ作成処
理が行われる（ステップＳ４５）。

【０１９１】このＥＧ０イベントデータ作成処理では、
エンベロープジェネレータ（ＥＧ０）４４のエンベロー
プデータ生成処理が終了したイベントであることを示す
イベントデータをイベント書込バッファに作成する。こ
のイベントデータは、例えば、コード「０３Ｈ」（バイ
ト０）、アドレス（バイト１、２）及びチャンネル番号
（バイト３）で構成される。アドレスは、次のエンベロ
ープデータが格納されているＲＯＭ１１のアドレスであ
る。チャンネル番号は、カットオフ周波数値ＣＯＦのエ
ンベロープデータ生成処理が終了したチャンネルを指示
する情報である。このＥＧ０イベントデータ作成処理が
終了すると、ステップＳ４８へ分岐し、イベントセット
処理が行われる。このイベントセット処理の詳細につい
ては後述する。

【０１９２】上記ステップＳ４４で、エンベロープジェ
ネレータ（ＥＧ０）４４からの割り込みでないことが判
断されると、次に、エンベロープジェネレータ４６（Ｅ
Ｇ１）からの割り込みであるかどうかが調べられる（ス
テップＳ４６）。これは、音源１７から送られてきた割
込信号ＩＮＴ０のうち、エンベロープジェネレータ４６
（ＥＧ１）に対応する信号（図示しない）がアクティブ
になっているかどうかを調べることにより行われる。こ
こで、エンベロープジェネレータ４６（ＥＧ１）からの
割り込みであることが判断されると、ＥＧ１イベントデ
ータ作成処理が行われる（ステップＳ４７）。

【０１９３】このＥＧ１イベントデータ作成処理では、
エンベロープジェネレータ４６（ＥＧ１）のエンベロー
プデータ生成処理が終了したイベントであることを示す
イベントデータをイベント書込バッファに作成する。こ
のイベントデータは、例えば、コード「０４Ｈ」（バイ
ト０）、アドレス（バイト１、２）及びチャンネル番号
（バイト３）で構成される。アドレスは、次のエンベロ
ープデータが格納されているＲＯＭ１１のアドレスであ
る。チャンネル番号は、ラウドネス値ＬＯＵのエンベロ
ープデータ生成処理が終了したチャンネルを指示する情
報である。このイベントデータ作成処理が終了すると、
ステップＳ４８へ進み、イベントセット処理が行われ
る。

【０１９４】このイベントセット処理では、イベント書
込バッファの内容がイベントキューに書き込まれる。即
ち、イベントカウンタで示される位置にイベント書込バ
ッファの内容が記憶され、その後、イベントカウンタが
インクリメント（＋４）される。その後、このＩＮＴ０
割込処理ルーチンからリターンして、元のルーチン（Ｉ
ＮＴ０割込処理に入る直前に実行していたルーチン）に
戻る。上記ステップＳ４６で、エンベロープジェネレー
タ（ＥＧ０）４４からの割り込みでないことが判断され
た場合も、同様に、このＩＮＴ０割込処理ルーチンから
リターンして、元のルーチンに戻る。

【０１９５】以上のようにしてイベントキューに書き込
まれたイベントデータは、上述したメインルーチンで取
り出されて各イベントに対応するイベント処理が行われ
ることになる。

【０１９６】次に、メインルーチンのステップＳ１４で
行うイベント処理の詳細につき、図１８に示したフロー
チャートを参照しながら説明する。

【０１９７】イベント処理ルーチンでは、イベントキュ
ーから取り出されたイベントデータのバイト０を調べる
ことにより、イベントデータの種類を認識し、各イベン
トに対応する処理が実行される。

【０１９８】即ち、先ず、イベントキューから取り出さ
れたイベントデータがキーオンを示しているかどうかが
調べられる（ステップＳ５０）。ここで、キーオンのイ
ベントデータであることが判断されるとキーオン処理が
行われる（ステップＳ５１）。

【０１９９】キーオン処理では、先ず、波形アドレスが
生成される。即ち、その時点で音色データアドレスバッ
ファ（ＲＡＭ１２に設けられている）にセットされてい
るアドレスで指定されるＲＯＭ１１の音色データの中か
ら、その音色に対応する波形データが記憶されている波
形メモリのＳＴＡ、ＬＴＡ及びＬＥＡが生成される。次
いで、イベントデータ中の鍵番号に基づいて周波数デー
タが生成される。この波形アドレス及び周波数データは
デジタル制御発振器４０にセットされる。

【０２００】また、上記音色データの中からデジタル制
御増幅器４２用のパラメータセットＰＲＳ１を取り込
み、エンベロープジェネレータ４７にセットする。同様
に、上記音色データの中からデジタル制御フィルタ４１
用のパラメータセットＰＲＳ０を取り込み、エンベロー
プジェネレータ４４にセットする。

【０２０１】以上の処理が終了すると、このイベント処
理ルーチンからリターンしてメインルーチンに戻る。こ
れにより、音源１７では、設定された各データに基づき
デジタル楽音信号が生成されることになる。

【０２０２】上記ステップＳ５０で、キーオンのイベン
トデータでないことが判断されると、次いで、イベント
キューから取り出されたイベントデータがキーオフを示
しているかどうかが調べられる（ステップＳ５２）。こ
こで、キーオフのイベントデータであることが判断され
るとキーオフ処理が行われる（ステップＳ５３）。

【０２０３】キーオフ処理では、先ず、その時点で音色
データアドレスバッファにセットされているアドレスで
指定されるＲＯＭ１１の音色データの中から、デジタル
制御増幅器４２用のパラメータセットＰＲＳ１を取り込
み、エンベロープジェネレータ４７にセットする。同様
に、音色データの中からデジタル制御フィルタ４１用の
パラメータセットＰＲＳ０を取り込み、エンベロープジ
ェネレータ４４にセットする。

【０２０４】以上の処理が終了すると、このイベント処
理ルーチンからリターンしてメインルーチンに戻る。こ
れにより、音源１７では、設定された各データに基づき
デジタル楽音信号の消音が行われることになる。

【０２０５】上記ステップＳ５２で、キーオフのイベン
トデータでないことが判断されると、次いで、イベント
キューから取り出されたイベントデータが音色変更を示
しているかどうかが調べられる（ステップＳ５４）。こ
こで、音色変更のイベントデータであることが判断され
ると音色変更処理が行われる（ステップＳ５５）。

【０２０６】音色変更処理では、操作パネル１４の操作
された音色選択スイッチに対応する音色データが記憶さ
れたＲＯＭ１１の先頭アドレスを、ＲＡＭ１２に設けら
れた音色データアドレスバッファにセットする処理が行
われる。その後、このイベント処理ルーチンからリター
ンしてメインルーチンに戻る。これにより、音源１７で
は、上述したようにキーオン処理においてこの音色デー
タアドレスバッファにセットされたアドレスに基づき波
形アドレスが生成され、選択された音色のデジタル楽音
信号が生成されることになる。

【０２０７】上記ステップＳ５４で、音色変更のイベン
トデータでないことが判断されると、次いで、イベント
キューから取り出されたイベントデータがボリューム変
更を示しているかどうかが調べられる（ステップＳ５
６）。ここで、ボリューム変更のイベントデータである
ことが判断されるとボリューム変更処理が行われる（ス
テップＳ５７）。

【０２０８】ボリューム変更処理では、ボリューム装置
１５のボリューム操作子から取り込んだボリューム値を
ＲＡＭ１２に設けられたボリュームバッファに格納す
る。そして、ＲＡＭ１２に設けられたエクスプレッショ
ンバッファに記憶されたエクスプレッション値を読み出
し、このエクスプレッション値と上記ボリューム値と乗
算して音源１７の補間回路４６にラウドネス値ＬＯＵと
して送出する。

【０２０９】以上の処理が終了すると、このイベント処
理ルーチンからリターンしてメインルーチンに戻る。こ
れにより、音源１７の補間回路４６で補間が開始され、
ボリューム装置１５のボリューム操作子で設定されたボ
リュームでのデジタル楽音信号の発生が開始される。

【０２１０】上記ステップＳ５６で、ボリューム変更の
イベントデータでないことが判断されると、次いで、イ
ベントキューから取り出されたイベントデータがエクス
プレッション変更を示しているかどうかが調べられる
（ステップＳ５８）。ここで、エクスプレッション変更
のイベントデータであることが判断されるとエクスプレ
ッション変更処理が行われる（ステップＳ５９）。

【０２１１】エクスプレッション変更処理では、ボリュ
ーム装置１５のエクスプレッションペダルから取り込ん
だエクスプレッション値をＲＡＭ１２に設けられたエク
スプレッションバッファに格納する。そして、ＲＡＭ１
２に設けられたボリュームバッファに記憶されたボリュ
ーム値を読み出し、このボリューム値と上記エクスプレ
ッション値と乗算して音源１７の補間回路４６にラウド
ネス値ＬＯＵとして送出する。

【０２１２】以上の処理が終了すると、このイベント処
理ルーチンからリターンしてメインルーチンに戻る。こ
れにより、音源１７の補間回路４６で補間が開始され、
エクスプレッションペダルで設定されたボリュームでの
デジタル楽音信号の発生が開始される。

【０２１３】上記ステップＳ５８で、エクスプレッショ
ン変更のイベントデータでないことが判断されると、次
いで、イベントキューから取り出されたイベントデータ
がカットオフ周波数変更を示しているかどうかが調べら
れる（ステップＳ６０）。ここで、カットオフ周波数変
更のイベントデータであることが判断されるとカットオ
フ周波数変更処理が行われる（ステップＳ６１）。

【０２１４】カットオフ周波数変更処理では、ボリュー
ム装置１５のカットオフ周波数操作子から取り込んだデ
ータを音源１７の補間回路４３にカットオフ周波数値Ｃ
ＯＦとして送出する。これにより、カットオフ周波数が
変更されたデジタル楽音信号の発生が開始される。

【０２１５】以上の処理が終了すると、このイベント処
理ルーチンからリターンしてメインルーチンに戻る。上
記ステップＳ６０で、カットオフ周波数変更のイベント
データでないことが判断されると、このイベント処理ル
ーチンからリターンしてメインルーチンに戻る。

【０２１６】なお、図１８に示したイベント処理ルーチ
ンでは、音源１７の補間回路４３、４６及びエンベロー
プジェネレータ４４、４７のイベントに対する処理は省
略してある。補間回路４３、４６のイベントに対して
は、実際には何も行われない。また、エンベロープジェ
ネレータ４４、４７のイベントに対しては、次のフェー
ズのエンベロープデータを音色データから取り出して音
源１７に送る処理が行われる。

【０２１７】なお、以上説明した実施例では、音源１７
は、主にモノフォニックの音源として構成した場合につ
いて説明したが、上記構成に若干の変更を加えることに
より、複数同時発音可能なポリフォニック音源として構
成することもできる。

【０２１８】この場合、アキュムレータ５０のラッチ６
０、６１、６４及び６８、オフセッタ５１のラッチ７１
及び７３、関数生成回路５２のラッチ８６、８７及び８
８、並びに、デジタル制御フィルタ４１のラッチ９０、
９１、９２、９３、１０４、１０５及び１０９を、例え
ば１６ビット×１６ワードのＲＡＭに置き換える。そし
て、これらＲＡＭにクロックジェネレータ２４から出力
されるアドレス信号ＩＲＡ０〜ＩＲＡ３を供給する。

【０２１９】そして、デジタル制御増幅器４２から出力
されるデジタル楽音信号ＳＩＧ３を、例えば図２０に示
したように構成される合成回路で累積加算することによ
り合成し、デジタル楽音信号ＳＩＧ３’としてＤ／Ａ変
換器１８に供給する。

【０２２０】合成回路は、ＮＯＲゲート２００、ＡＮＤ
ゲート２０１、ラッチ２０２及び加算器２０３で構成さ
れている。ＮＯＲゲート２００には、上記アドレス信号
ＩＲＡ０〜ＩＲＡ３が供給されている。従って、このＮ
ＯＲゲート２００からは、アドレス信号ＩＲＡ０〜ＩＲ
Ａ３の全てがＬレベルのとき、即ち、第１番目のタイム
スロットのときにのみＨレベルの信号が出力される。こ
のＮＯＲゲート２００の出力は、ＡＮＤゲート２０１の
一方の入力端子に供給される。

【０２２１】ＡＮＤゲート２０１の他方の入力端子には
クロック信号ＣＫ２が供給されている。従って、このＡ
ＮＤゲート２０１からは、第１番目のタイムスロットの
時にのみ、クロック信号ＣＫ２と同位相の信号が出力さ
れてラッチ２０２のクリア入力端子に供給される。従っ
て、ラッチ２０２は、第１番目のタイムスロットの略中
央付近でクリアされることになる。

【０２２２】加算器２０３は、デジタル制御増幅器４２
から出力されるデジタル楽音信号ＳＩＧ３とラッチ２０
２の出力とを加算してラッチ２０２に供給する。そし
て、ラッチ２０２では、クロック信号ＣＫ１の立ち下が
りに同期して上記加算器２０３の信号をラッチする。そ
して、このラッチ２０３にラッチされたデータは加算器
２０３に供給される。これらラッチ２０２と加算器２０
３とにより累算器が構成されている。

【０２２３】この合成回路によれば、第１番目のタイム
スロットから第１６番目のタイムスロットまでのデジタ
ル楽音信号ＳＩＧ３を累積加算し、デジタル楽音信号Ｓ
ＩＧ３’として出力することができる。

【０２２４】かかる構成によれば、順次インクリメント
されるアドレス信号ＩＲＡ０〜ＩＲＡ３によって形成さ
れる１６個の各タイムスロットでそれぞれ１つの楽音に
対応する発音を行うことができ、全部で１６個の同時発
音が可能となる。

【０２２５】なお、上記実施例では、補間又はエンベロ
ープ生成機能を汎用制御回路というハードウエアで構成
した場合について説明したが、汎用制御回路で実現して
いる機能と同等の機能をソフトウエアで構成することも
できる。

【０２２６】

【発明の効果】以上詳述したように、この発明によれば
構成を共通化することにより設計の手間が省けると共
に、時分割多重化に容易に対応できるようにしてハード
ウエアの量を削減することができる電子楽器の音源装置
を提供することができる。

【図面の簡単な説明】

【図１】本発明に係る電子楽器の実施例の概略構成を示
すブロック図である。

【図２】本発明の実施例で使用するクロック信号の位相
関係を示す図である。

【図３】本発明の実施例のボリューム装置（ＶＯＬ）の
詳細な構成を示す回路図である。

【図４】本発明の実施例の音源（ＳＰＵ）の詳細な構成
を示すブロック図である。

【図５】本発明の実施例の補間回路及びエンベロープジ
ェネレータとして共通に使用される汎用制御回路の構成
を示すブロック図である。

【図６】図５に示した汎用制御回路のアキュムレータ
（ＡＣＣ）の詳細な構成を示すブロック図である。

【図７】図５に示した汎用制御回路のオフセッタ（ＯＦ
Ｓ）の詳細な構成を示すブロック図である。

【図８】図５に示した汎用制御回路の関数生成回路（Ｆ
ＣＧ）の詳細な構成を示すブロック図である。

【図９】本発明の実施例のデジタル制御フィルタ（ＤＣ
Ｆ）の構成（フィルタ部）を示すブロック図である。

【図１０】本発明の実施例のデジタル制御フィルタ（Ｄ
ＣＦ）の構成（係数発生部）を示すブロック図である。

【図１１】本発明の実施例のデジタル制御増幅器の詳細
な構成を示す図である。

【図１２】本発明の実施例のクロックジェネレータの詳
細な構成を示す回路図である。

【図１３】本発明の実施例のアキュムレータの動作を説
明するための図である。

【図１４】本発明の実施例の動作（メインルーチン）を
説明するための図である。

【図１５】本発明の実施例の動作（インタバルタイマ割
込処理）を説明するための図である。

【図１６】本発明の実施例の動作（ＩＮＴ１割込処理）
を説明するための図である。

【図１７】本発明の実施例の動作（ＩＮＴ０割込処理）
を説明するための図である。

【図１８】本発明の実施例の動作（イベント処理）を説
明するための図である。

【図１９】本発明の実施例で使用するイベントデータの
形式及びその種類を説明するための図である。

【図２０】本発明の他の実施例で使用される合成回路の
回路図である。

【符号の説明】

１０ ＣＰＵ １１ ＲＯＭ １２ ＲＡＭ １３ キーボード １４ 操作パネル １５ ボリューム装置 １７ 音源 ４０ デジタル制御発振器 ４１ デジタル制御フィルタ ４２ デジタル制御増幅器 ４３、４６ 補間回路 ４４、４７ エンベロープ ４５ 加算器 ４８ 乗算器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 楽音特性を決定するデータを入力する操
   作子と、 該操作子から入力されたデータを補間して出力する補間
   手段と、 楽音特性を制御するためのエンベロープデータを生成す
   るエンベロープジェネレータとを備え、前記補間手段で
   補間されたデータと前記エンベロープジェネレータで生
   成されたエンベロープデータとを演算して生成された新
   たなエンベロープデータに応じて楽音信号を変更するこ
   とにより所定の楽音特性を有する楽音信号を生成する電
   子楽器の音源装置であって、 前記補間手段と前記エンベロープジェネレータとは同一
   の構成であることを特徴とする電子楽器の音源装置。
2. 【請求項２】 入力された楽音信号に所定のフィルタ処
   理を施して出力するデジタル制御フィルタを備えた電子
   楽器の音源装置において、 カットオフ周波数データを入力する操作子と、 該操作子で入力されたカットオフ周波数データを補間し
   て出力する補間手段と、 押鍵に応じて変化するカットオフ周波数のエンベロープ
   データを生成するエンベロープジェネレータとを備え、
   前記補間手段で補間されたデータと前記エンベロープジ
   ェネレータで生成されたエンベロープデータとを演算し
   て生成された新たなエンベロープデータを前記デジタル
   制御フィルタに与えることにより、前記入力された楽音
   信号のカットオフ周波数が変更された楽音信号を生成す
   る電子楽器の音源装置であって、 前記補間手段と前記エンベロープジェネレータとは同一
   の構成であることを特徴とする電子楽器の音源装置。
3. 【請求項３】 入力された楽音信号を所定の増幅率で増
   幅して出力するデジタル制御増幅器を備えた電子楽器の
   音源装置において、 音量データを入力する操作子と、 該操作子で入力された音量データを補間して出力する補
   間手段と、 押鍵に応じて変化する音量のエンベロープデータを生成
   するエンベロープジェネレータとを備え、前記補間手段
   で補間されたデータと前記エンベロープジェネレータで
   生成されたエンベロープデータとを演算して生成された
   新たなエンベロープデータを前記デジタル制御増幅器に
   与えることにより、前記入力された楽音信号の振幅が変
   更された楽音信号を生成する電子楽器の音源装置であっ
   て、 前記補間手段と前記エンベロープジェネレータとは同一
   の構成であることを特徴とする電子楽器の音源装置。