JPH06195085A

JPH06195085A - 波形データ出力装置

Info

Publication number: JPH06195085A
Application number: JP4347218A
Authority: JP
Inventors: Kikuji Tanaka; 喜久治田中
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1992-12-25
Filing date: 1992-12-25
Publication date: 1994-07-15

Abstract

(57)【要約】【目的】サンプリング周期毎に波形メモリを１音あた
り１回アクセスするだけで楽音信号などの波形データ出
力を算出可能とすることを目的とする。【構成】サンプリング周期毎に、波形メモリから波形
データＤ_readが読み出される。サブデータメモリ４０２
からは、波形データＤ_readのアドレスの１アドレス前の
波形データであるサブデータＤ_subが出力され、サブデ
ータレジスタ４０３に格納される。演算実行部４０４
は、Ｄ_read、Ｄ_sub、及びアドレスａｄとから、直線補
間演算により波形データ出力Ｄ_outを算出する。キャリ
ー信号ＣＣにより次のサンプリング周期で波形メモリに
対して指定されるアドレスが更新されないか否かが決定
され、それに応じて、サブデータレジスタ４０３から出
力されているサブデータＤ_sub又は波形データＤ_readの
何れかが、セレクタ４０１で選択され、サブデータメモ
リ４０２に書き込まれる。この更新内容は、次のサンプ
リング周期における補間演算のために使用される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、波形メモリに記憶され
た波形データを読み出すことにより楽音信号などを生成
するための波形データを出力する波形データ出力装置に
関する。

【０００２】

【従来の技術】電子楽器などにおいて高い品質の楽音信
号などを生成できる方式として、ＰＣＭ（Pulse Code M
odulation)方式と呼ばれる波形読出し方式が知られてい
る。

【０００３】ＰＣＭ方式では、波形メモリに記憶された
ディジタルデータである原波形データが、演奏操作など
により指定されたピッチ（音高）に対応する歩進幅で順
次読み出され、それに対して適宜音響的な加工処理（フ
ィルタリング処理など）が施された後、楽音信号などと
して出力される。

【０００４】この波形読出し方式において、波形メモリ
に記憶された波形データが順次１サンプルずつ読み出さ
れた場合に所定のピッチを有する楽音信号などが得られ
るとすれば、その波形データが１サンプルおきに読み出
されればそのピッチの２倍のピッチを有する楽音信号な
どが得られ、その波形データが２サンプルおきに読み出
されればそのピッチの３倍のピッチを有する楽音信号な
どが得られる。

【０００５】しかし、電子楽器などで指定されるピッチ
幅はより細かい幅であるため、そのようなピッチを有す
る楽音信号などを得るために、波形データの補間演算処
理が実行される。

【０００６】即ち、例えば、波形データの波形メモリ上
での先頭の記憶アドレスをＳＡとすれば、各波形データ
の波形メモリ上での記憶アドレスは、ＳＡ、ＳＡ＋１、
ＳＡ＋２、ＳＡ＋３、ＳＡ＋４、ＳＡ＋５、・・・とな
る。ここで例えば、原波形データのピッチの０．８倍の
ピッチを有する楽音信号などが出力される場合には、サ
ンプリング周期毎に、ＳＡ、ＳＡ＋０．８、ＳＡ＋１．
６、ＳＡ＋２．４、ＳＡ＋３．２、・・・という実数ア
ドレスが順次生成され、各実数アドレスに対応する波形
データが、波形メモリから読み出される波形データを使
用して補間演算が実行されることにより、算出され出力
される。

【０００７】原理的には、実数アドレスＳＡ＋２．４に
対応する波形データ出力は、図８に示されるように、波
形メモリ上の記憶アドレスＳＡ＋２とＳＡ＋３の各波形
データの振幅値を４対６に内分する振幅値として算出さ
れる。

【０００８】従って、補間演算処理においては、波形メ
モリから読み出される複数の波形データから波形データ
出力が算出される。図９に、ＰＣＭ方式の波形データ出
力装置の第１の従来例の構成図を示す。

【０００９】音源ＬＳＩ９０１がＲＯＭ(Read Only Mem
ory)により構成される波形メモリ９０６をアクセスする
ことにより、波形データ出力Ｄ_outが算出される。音源
ＬＳＩ９０１において、アドレスカウンタレジスタ９０
２には、特には図示しないアドレスカウンタにおいて生
成される実数アドレスデータがセットされる。

【００１０】セレクタ９０４は、１サンプリング周期内
において、アドレスカウンタレジスタ９０２にセットさ
れた実数アドレスデータのうち整数アドレス部である上
位アドレスＡＤと、その上位アドレスＡＤがインクリメ
ンタ９０３で＋１されることにより得られるインクリメ
ントアドレスＡＤ＋１を順次選択し、アドレスレジスタ
９０５に順次セットする。また、アドレスレジスタ９０
５にセットされた実数アドレスデータのうち小数アドレ
ス部である下位アドレスａｄは、補間演算部９０９に出
力される。

【００１１】この結果、アドレスバスＡＡから波形メモ
リ９０６には、図１０(a) に示されるように、１サンプ
リング周期Ｔ内において、その前半で上位アドレスＡＤ
が出力され、その後半でインクリメントアドレスＡＤ＋
１が出力され、それぞれのアドレスに対応して波形メモ
リ９０６からデータバスＤＤには、図１０(b) に示され
るように、第１波形データＤ_a及び第２波形データＤ_b
が順次出力され、各データは、図１０(c) 及び図１０
(d) に示されるタイミングで、第１データレジスタ９０
７及び第２データレジスタ９０８にセットされる。

【００１２】補間演算部９０９は、第１データレジスタ
９０７にセットされた第１波形データＤ_a、第２データ
レジスタ９０８にセットされた第２波形データＤ_b、及
びアドレスカウンタレジスタ９０２から入力されている
下位アドレスａｄとから、図１０(e) に示される波形デ
ータ出力Ｄ_outを算出する。

【００１３】図１１は、図９の補間演算部９０９の構成
図である。補間演算部９０９は、図８に示した補間演算
処理を実行するために、加算器１１０１、減算器１１０
２、及び乗算器１１０３を備え、Ｄ_out＝Ｄ_a＋（Ｄ_b−Ｄ_a）×ａｄで示される直線補間演算を実行することによって、波形
データ出力Ｄ_outを算出する。

【００１４】図１２に、ＰＣＭ方式の波形データ出力装
置の第２の従来例の構成図を示す。図９の第１の従来例
においては、指定された実数アドレスに対応する波形デ
ータ出力Ｄ_outは、その実数アドレスをはさむ２つの整
数アドレスの波形データＤ_a及びＤ_bから、直線補間演
算によって算出された。これに対して、図１２の第２の
従来例では、指定された実数アドレスに対応する波形デ
ータ出力Ｄ_outは、その実数アドレスをはさむ４つの整
数アドレスの波形データＤ_a、Ｄ_b、Ｄ_c、及びＤ_dか
ら、畳み込み多項補間演算によって算出される。これに
より、直線補間演算の場合より正確な波形データを算出
できる。

【００１５】音源ＬＳＩ１２０１において、アドレスカ
ウンタレジスタ１２０２には、特には図示しないアドレ
スカウンタにおいて生成される実数アドレスデータがセ
ットされる。

【００１６】セレクタ１２０６は、１サンプリング周期
内において、アドレスカウンタレジスタ１２０２にセッ
トされた実数アドレスデータのうち整数アドレス部であ
る上位アドレスＡＤがインクリメンタ１２０３で＋１さ
れることにより得られるインクリメントアドレスＡＤ＋
１と、上記上位アドレスＡＤ、上位アドレスＡＤがデク
リメンタ１２０４で−１されることにより得られるデク
リメントアドレスＡＤ−１と、その値がデクリメンタ１
２０５で更に−１されることにより得られるデクリメン
トアドレスＡＤ−２を順次選択し、アドレスレジスタ１
２０７に順次セットする。また、アドレスレジスタ１２
０２にセットされた実数アドレスデータのうち小数アド
レス部である下位アドレスａｄは、フィルタ係数ＲＯＭ
１２１４に出力される。

【００１７】この結果、アドレスバスＡＡから波形メモ
リ１２０８には、図１３(a) に示されるように、１サン
プリング周期Ｔ内において、インクリメントアドレスＡ
Ｄ＋１、上位アドレスＡＤ、デクリメントアドレスＡＤ
−１、デクリメントアドレスＡＤ−２が順次出力され、
それぞれのアドレスに対応して波形メモリ１２０８から
データバスＤＤには、図１３(b) に示されるように、第
１波形データＤ_a、第２波形データＤ_b、第３波形デー
タＤ_c、及び第４波形データＤ_dが順次出力され、各デ
ータは、図１３(c) 〜(f) に示されるタイミングで、第
１データレジスタ１２０９、第２データレジスタ１２１
０、第３データレジスタ１２１１、及び第４データレジ
スタ１２１２にセットされる。

【００１８】補間演算部１２１３は、各データレジスタ
１２０９〜１２１２にセットされた各波形データＤ_a、
Ｄ_b、Ｄ_c、Ｄ_d、及び下位アドレスａｄに対応してフ
ィルタ係数ＲＯＭ１２１４から出力されるフィルタ係数
Ｒ_a、Ｒ_b、Ｒ_c、Ｒ_dとから、図１３(g) に示される
波形データ出力Ｄ_outを算出する。

【００１９】図１４は、図１２の補間演算部１２１３の
構成図である。補間演算部１２１３は、畳み込み多項補
間演算に対応するフィルタリング演算を実行するため
に、乗算器１４０１〜１４０４、及び加算器１４０５を
備え、Ｄ_out＝Ｄ_a×Ｒ_a＋Ｄ_b×Ｒ_b＋Ｄ_c×Ｒ_c＋Ｄ_d×
Ｒ_d で示されるフィルタリング演算を実行することにより波
形データ出力Ｄ_outを算出する。

【００２０】

【発明が解決しようとする課題】上述した第１の従来例
では、サンプリング周期毎に、指定された実数アドレス
に対応する波形データ出力Ｄ_outを算出するために、１
サンプリング周期内に、実数アドレスをはさむ２つの整
数アドレスで波形メモリを２回アクセスすることにより
２つの波形データＤ_a及びＤ_bを読み出す必要がある。

【００２１】また、上述した図１２の第２の従来例にお
いては、サンプリング周期毎に、指定された実数アドレ
スに対応する波形データ出力Ｄ_outを算出するために、
１サンプリング周期内に、実数アドレスをはさむ４つの
整数アドレスで波形メモリを４回アクセスすることによ
り４つの波形データＤ_a、Ｄ_b、Ｄ_c、及びＤ_dを読み
出す必要がある。

【００２２】上述の波形メモリのアクセス回数は、サン
プリング周期毎に１チャネル分の波形データ出力Ｄ_out
のみが出力されると仮定した場合のものであり、同時に
複数チャネル分の波形データ出力を時分割で出力可能と
するためには、波形メモリのアクセス回数は、チャネル
数に応じて増加する。

【００２３】ここで、近年の半導体技術の高度化によっ
て音源ＬＳＩの基本仕様が高まってきており、特に最大
同時出力数とサンプリング周波数は高くなる一方である
が、上述のように、１サンプリング周期あたりに音源Ｌ
ＳＩに接続される波形メモリを複数回アクセスしなけれ
ばならない従来例では、音源ＬＳＩの処理性能が波形メ
モリのアクセス速度に律速されてしまい、結果的に、最
大同時出力数とサンプリング周波数を一定のレベル以上
に高めることができなくなってしまうという問題点を有
している。

【００２４】本発明の課題は、サンプリング周期毎に波
形メモリを１音あたり１回アクセスするだけで波形デー
タ出力を算出可能とすることにある。

【００２５】

【課題を解決するための手段】本発明の第１の態様にお
いて、まず、サンプリング周期毎に、アドレスデータの
値をピッチデータなどの歩進データに対応する値ずつ更
新しながら、その整数部である上位アドレスデータとそ
の小数部である下位アドレスデータをそれぞれ出力し、
現在のサンプリング周期の次のサンプリング周期で出力
される上位アドレスデータの値が１増加する場合にその
旨を示すアドレス変更データを出力するアドレスカウン
タ手段を有する。

【００２６】次に、波形データを記憶する波形記憶手段
を有する。また、アドレスカウンタ手段から出力される
上位アドレスデータによって波形記憶手段をアクセスす
ることにより、波形記憶手段から波形データを読み出す
波形アクセス手段を有する。

【００２７】更に、サンプリング周期毎に、アドレスカ
ウンタ手段から出力される上位アドレスデータに対応す
るアドレスより１つ前のアドレスに対応する波形データ
である現在の記憶内容をサブデータとして出力し、その
後、アドレスカウンタ手段からアドレス変更データが出
力されていない場合に現在の記憶内容を保持し、アドレ
スカウンタ手段からアドレス変更データが出力されてい
る場合に波形アクセス手段によって波形記憶手段から読
み出されている波形データによって現在の記憶内容を書
き換えるサブデータ記憶制御手段を有する。

【００２８】そして、サンプリング周期毎に、波形アク
セス手段によって波形記憶手段から読み出されている波
形データ、サブデータ記憶制御手段から出力されるサブ
データ、及びアドレスカウンタ手段から出力される下位
アドレスデータによって、直線補間などの補間演算を実
行し、波形データ出力を出力する補間演算実行手段を有
する。

【００２９】本発明の第２の態様においては、まず、第
１の態様の場合と同様のアドレスカウンタ手段、波形記
憶手段、及び波形アクセス手段を有する。次に、サンプ
リング周期毎に、アドレスカウンタ手段から出力される
上位アドレスデータに対応するアドレスより所定数前ま
でのアドレスに対応する複数の波形データである複数の
現在の記憶内容を複数のサブデータとして出力し、その
後、アドレスカウンタ手段からアドレス変更データが出
力されていない場合に現在の記憶内容を保持し、アドレ
スカウンタ手段からアドレス変更データが出力されてい
る場合に波形アクセス手段によって波形記憶手段から読
み出されている波形データを現在の記憶内容に追加する
サブデータ記憶制御手段を有する。

【００３０】また、サンプリング周期毎に、波形アクセ
ス手段によって波形記憶手段から読み出されている波形
データ、サブデータ記憶制御手段から出力される複数の
サブデータ、及びアドレスカウンタ手段から出力される
下位アドレスデータにより、畳み込み多項補間などの補
間演算を実行し、波形データ出力を出力する補間演算実
行手段を有する。

【００３１】

【作用】本発明の第１の態様では、サブデータ記憶制御
手段は、現在の上位アドレスデータに対応するアドレス
より１つ前のアドレスに対応する波形データであるサブ
データを記憶しており、それを、サンプリング周期毎に
更新しながら、補間演算実行手段に出力する。

【００３２】補間演算実行手段は、このサブデータと、
波形記憶手段から読み出されている波形データとを使用
して直線補間演算などを実行する。従って、サンプリン
グ周期毎に、波形アクセス手段がアドレスカウンタ手段
から出力される上位アドレスデータによって波形記憶手
段を１音あたり１回アクセスするだけで、補間演算が実
行される。

【００３３】本発明の第２の態様では、サブデータ記憶
制御手段は、現在の上位アドレスデータに対応するアド
レスより所定数前までのアドレスに対応する複数の波形
データである複数のサブデータを記憶しており、それ
を、サンプリング周期毎に更新しながら、補間演算実行
手段に出力する。

【００３４】補間演算実行手段は、これら複数のサブデ
ータと、波形記憶手段から読み出されている波形データ
とを使用して畳み込み多項補間演算などを実行する。従
って、第２の態様でも、サンプリング周期毎に、波形ア
クセス手段がアドレスカウンタ手段から出力される上位
アドレスデータによって波形記憶手段を１音あたり１回
アクセスするだけで、補間演算が実行される。

【００３５】

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。＜第１の実施例＞第１の実施例では、図９の従来例の場
合と同様、サンプリング周期毎に、指定された実数アド
レスをはさむ２つの整数アドレスに対応する２つの波形
データを使用して補間演算が実行されることによって、
波形データ出力Ｄ_outが生成される。この場合、１つ前
のサンプリング周期において波形メモリから読み出され
た波形データが保持され、それが今回のサンプリング周
期における補間演算に使用されることにより、サンプリ
ング周期毎に波形メモリを１音あたり１回アクセスする
だけで波形データ出力を算出できることが特徴である。

【００３６】図１は、第１の実施例の全体構成図であ
る。音源ＬＳＩ１０１がＲＯＭにより構成される波形メ
モリ１０４をアクセスすることにより、波形データ出力
Ｄ_outが算出される。

【００３７】音源ＬＳＩ１０１において、制御部１０２
は、特には図示しないＣＰＵ（中央処理装置）からの命
令に基づいて、波形データ出力Ｄ_outの出力を開始する
か停止するかを指示するための制御信号Onをアドレスカ
ウンタ部１０３及び補間演算部１０６に出力する。

【００３８】アドレスカウンタ部１０３は、特には図示
しないＣＰＵから設定された先頭アドレスから、同じく
ＣＰＵから設定されたピッチデータに基づく歩進幅で、
波形データ出力Ｄ_outを算出するためのアドレスの更新
を行う。

【００３９】図２は、図１のアドレスカウンタ部１０３
の構成図である。アドレスの更新動作自体は、周知の動
作と同じである。波形データ出力Ｄ_outの出力開始時に
は、まず特には図示しないＣＰＵから、セレクタ２０１
を介してアドレスカウンタメモリ２０２に、波形メモリ
１０４上の所望の波形データの先頭アドレスが設定され
る。また、特には図示しないＣＰＵから、ピッチメモリ
２０５に、ピッチデータＰＤが設定される。その後、特
には図示しないＣＰＵからの命令に基づいて、図１の制
御部１０２からアンドゲート群２０６に入力される制御
信号Onがハイレベルに設定される。これにより、ピッチ
メモリ２０５にセットされたピッチデータＰＤが、アン
ドゲート群２０６を介して後述する下位アドレス加算器
２０８に入力可能となる。

【００４０】波形データ出力Ｄ_outの出力開始後は、サ
ンプリング周期毎に、アドレスカウンタメモリ２０２か
ら出力されるアドレスカウンタ値ＡＤＲＳとピッチメモ
リ２０５から出力されているピッチデータＰＤとが加算
されることにより、アドレスカウンタメモリ２０２の内
容が更新される。

【００４１】具体的には、図５(a) に示されるように、
１サンプリング周期Ｔ内の前半区間で、アドレスカウン
タメモリ２０２から出力されるアドレスカウンタ値ＡＤ
ＲＳのうち、その上位ビット列及び下位ビット列は、そ
れぞれ図５(c) 及び(d) に示されるタイミングで、上位
アドレスＡＤ及び下位アドレスａｄとして、上位アドレ
スレジスタ２０３及び下位アドレスレジスタ２０７に格
納される。

【００４２】上位アドレスレジスタ２０３に格納された
上位アドレスＡＤは、図１のアドレスバスＡＡを介して
波形メモリ１０４に出力されると共に、上位アドレス加
算器２０４に供給され、下位アドレスレジスタ２０７に
格納された下位アドレスａｄは、図１の補間演算部１０
６に出力されると共に、下位アドレス加算器２０８に供
給される。

【００４３】下位アドレス加算器２０８は、下位アドレ
スレジスタ２０７からの下位アドレスａｄと、ピッチメ
モリ２０５からアンドゲート群２０６を介して図５(b)
に示されるタイミングで入力されるピッチデータＰＤと
を加算する。

【００４４】上位アドレス加算器２０４は、下位アドレ
ス加算器２０８での加算演算の結果、キャリー“１”が
生じなければ、上位アドレスレジスタ２０３からの上位
アドレスＡＤをそのまま出力し、キャリー“１”が生じ
た場合には、上位アドレスＡＤにキャリー“１”を加算
し出力する。

【００４５】また、下位アドレス加算器２０８から出力
されるキャリーは、図５(e) に示されるタイミングで、
キャリー信号ＣＣとしてキャリーレジスタ２０９に格納
される。このキャリー信号ＣＣは、図１の補間演算部１
０６に出力される。キャリー信号ＣＣは、次のサンプリ
ング周期においてアドレスカウンタ部１０３から出力さ
れる上位アドレスＡＤが更新されることを、補間演算部
１０６に通知する機能を有する。

【００４６】アドレスカウンタメモリ２０２の内容は、
図５(a) に示されるように１サンプリング周期Ｔ内の後
半区間で、上位アドレス加算器２０４及び下位アドレス
加算器２０８からセレクタ２０１を介して入力される上
位アドレス及び下位アドレスによって更新される。

【００４７】ここで、アドレスカウンタ部１０３におけ
る各データのフォーマットを図３に示す。アドレスカウ
ンタ値ＡＤＲＳのうち、上位アドレスＡＤは整数部であ
り、下位アドレスａｄは小数部である。また、ピッチデ
ータＰＤは、小数である。即ち、第１の実施例は、波形
メモリ１０４に記憶された波形データが有するピッチ以
下のピッチを有する波形データ出力Ｄ_outを再生するこ
とができる。そして、フルビット加算器により構成され
る下位アドレス加算器２０８において、共に小数である
下位アドレスａｄとピッチデータＰＤとの加算が行わ
れ、インクリメンタにより構成される上位アドレス加算
器２０４において、下位アドレス加算器２０８からのキ
ャリーに基づいて、上位アドレスＡＤが、選択的に＋１
ずつインクリメントされる。上位アドレス加算器２０４
及び下位アドレス加算器２０８の各加算結果は、次のサ
ンプリング周期におけるアドレスカウンタ値ＡＤＲＳと
してアドレスカウンタメモリ２０２に記憶される。

【００４８】なお、図２に示されるアドレスカウンタ部
１０３では、説明の簡単のため、カウント終了アドレス
とアドレスカウンタ値ＡＤＲＳとを比較することによっ
てアドレス更新動作を終了させるための構成が省略され
ている。

【００４９】また、強制的にアドレス更新動作が中止さ
れる場合は、特には図示しないＣＰＵからの命令に基づ
いて、図１の制御部１０２からアンドゲート群２０６に
入力される制御信号Onがローレベルに設定される。これ
により、下位アドレス加算器２０８でのアドレス加算動
作が実質的に中止される。

【００５０】次に、図４は、図１の補間演算部１０６の
構成図である。演算実行部４０４は、従来例の説明にお
いて前述した図１１の補間演算部と同様の構成を有し、
補間演算を実行する。

【００５１】サブデータメモリ４０２は、本実施例の最
も特徴とする部分であり、１サンプリング周期前での補
間演算に使用された、アドレスカウンタ部１０３から出
力されている上位アドレスＡＤで示されるアドレスの１
アドレス前の波形データが記憶されている。

【００５２】今、アドレスカウンタ部１０３内の上位ア
ドレスレジスタ２０３（図２）からアドレスバスＡＡを
介して波形メモリ１０４に、図５(c) に示されるように
上位アドレスＡＤが出力されると、波形メモリ１０４か
らデータバスＤＤへは、そのアドレスに対応する波形デ
ータＤ_readが出力され、図５(f) に示されるタイミング
で図１のデータレジスタ１０５に格納される。

【００５３】一方、サブデータメモリ４０２からは、上
位アドレスＡＤで示されるアドレスの１アドレス前の波
形データであるサブデータＤ_subが、図５(g) に示され
るタイミングで出力され、そのデータは、図５(h) に示
されるタイミングで図４のサブデータレジスタ４０３に
格納される。

【００５４】演算実行部４０４は、図１のデータレジス
タ１０５に図５(f) に示されるタイミングでセットされ
た波形データＤ_read、サブデータレジスタ４０３に図５
(h)に示されるタイミングでセットされたサブデータＤ
_sub、及び図１のアドレスカウンタ部１０３から図５
(d) に示されるタイミングで入力される下位アドレスａ
ｄとから、図５(i) に示されるタイミングで波形データ
出力Ｄ_outを算出し出力する。ここでの演算動作は、従
来例の説明において前述した図１１で示される構成にお
けるものと同様で、図１１のデータＤ_b及びＤ_aが、波
形データＤ_read及びサブデータＤ_subに対応する。

【００５５】なお、図９及び図１１に示される従来例で
は、上位アドレスＡＤに対応する波形データＤ_aと、そ
の１アドレス後のアドレスに対応する波形データＤ_bと
から波形データ出力Ｄ_outが演算され、第１の実施例に
おいては、上位アドレスＡＤに対応する波形データＤ
_readと、その１アドレス前のアドレスに対応するサブデ
ータＤ_subとから波形データ出力Ｄ_outが演算される
が、両者では波形メモリ１０４上での波形データの並び
が１アドレスずれるだけなので問題はない。

【００５６】サブデータメモリ４０２の内容は、サンプ
リング周期Ｔ毎に、図５(g) に示されるタイミングで更
新される。この場合、セレクタ４０１にはアドレスカウ
ンタ部１０３からキャリー信号ＣＣが入力されている。

【００５７】そして、キャリー信号ＣＣが“０”であれ
ば、即ち、アドレスカウンタ部１０３で次のサンプリン
グ周期で出力される上位アドレスＡＤが更新されなけれ
ば、現在サブデータレジスタ４０３から出力されている
サブデータＤ_subが、セレクタ４０１で選択され、サブ
データメモリ４０２に再度書き込まれる。

【００５８】一方、キャリー信号ＣＣが“１”となって
いれば、即ち、アドレスカウンタ部１０３で次のサンプ
リング周期で出力される上位アドレスＡＤが更新された
ならば、図１のデータレジスタ１０５にセットされてい
る波形データＤ_readが、セレクタ４０１で選択され、サ
ブデータメモリ４０２に新たに書き込まれる。

【００５９】上述のように更新されたサブデータメモリ
４０２の内容は、次のサンプリング周期における補間演
算のために使用される。なお、セレクタ４０１には、図
１の制御部１０２から制御信号Onも入力しており、アド
レス更新動作中は、制御信号Onはハイレベルとなってい
る。ここで、強制的にアドレス更新動作が中止される場
合、即ち、波形データ出力Ｄ_outの出力動作が強制的に
中止される場合は、特には図示しないＣＰＵからの命令
に基づいて、図１の制御部１０２からセレクタ４０１に
入力される制御信号Onがローレベルに設定される。これ
により、セレクタ４０１の２つの入力が共に阻止され、
その出力がオール０となり、サブデータメモリ４０２の
内容がクリアされる。

【００６０】以上説明した第１の実施例は、１チャネル
分の波形データ出力Ｄ_outを出力するための構成を有し
ているが、同時に複数チャネル分の波形データ出力を出
力可能とするためには、図１の制御部１０２、図２のア
ドレスカウンタメモリ２０２とピッチメモリ２０５、及
び図４のサブデータメモリ４０２を、複数チャネル分の
データを記憶、出力できるように構成し、複数チャネル
分のアドレス更新及び補間演算を実行できるようにサン
プリング周期を時分割し、図５の動作タイミングチャー
トと同様の制御を行えばよい。＜第２の実施例＞第２の実施例においては、図１２の従
来例の場合と同様、サンプリング周期毎に、指定された
実数アドレスをはさむ４つの整数アドレスに対応する４
つの波形データを使用して畳み込み多項補間演算が実行
されることによって、波形データ出力Ｄ_outが生成され
る。この場合、１つ前までのサンプリング周期において
波形メモリから読み出された３つの波形データが保持さ
れ、それらが今回のサンプリング周期における補間演算
に使用されることにより、サンプリング周期毎に波形メ
モリを１音あたり１回アクセスするだけで波形データ出
力を算出できることが特徴である。

【００６１】全体構成及びアドレスカウンタ部の構成
は、第１の実施例における図１及び図２の構成と同様で
あり、図７(a) 〜(e) で示されるアドレス更新動作も、
第１の実施例における図５(a) 〜(e) で示されるものと
同様である。

【００６２】図６は、第２の実施例における図１の補間
演算部１０６の構成図である。フィルタ係数ＲＯＭ６１
１は、従来例の説明において前述した図１２の１２１４
と同様の構成を有し、下位アドレスａｄに対応してフィ
ルタ係数Ｒ_a、Ｒ_b、Ｒ_c、Ｒ_dを出力する。また、演
算実行部６１０は、従来例の説明において前述した図１
４の補間演算部と同様の構成を有し、上述のフィルタ係
数を使用して畳み込み多項補間演算を実行する。

【００６３】第１サブデータメモリ６０４、第２サブデ
ータメモリ６０５、第３サブデータメモリ６０６は、本
実施例の最も特徴とする部分であり、それぞれ、１サン
プリング周期前での補間演算に使用された、アドレスカ
ウンタ部１０３から出力されている上位アドレスＡＤで
示されるアドレスの１アドレス前、２アドレス前、及び
３アドレス前の各波形データが記憶されている。

【００６４】今、アドレスカウンタ部１０３（図１）内
の上位アドレスレジスタ２０３（図２）からアドレスバ
スＡＡを介して波形メモリ１０４に、図７(c) に示され
るように上位アドレスＡＤが出力されると、波形メモリ
１０４からデータバスＤＤへは、そのアドレスに対応す
る波形データＤ_readが出力され、図７(f) に示されるタ
イミングで図１のデータレジスタ１０５に格納される。

【００６５】一方、第１サブデータメモリ６０４、第２
サブデータメモリ６０５、及び第３サブデータメモリ６
０６からは、それぞれ、上位アドレスＡＤで示されるア
ドレスの１アドレス前、２アドレス前、及び３アドレス
前の各波形データであるサブデータＤ_sub1、Ｄ_sub2、Ｄ
_sub3が、図７(g) に示されるタイミングで出力され、各
データは、図７(h) 、(i) 、及び(j) に示されるタイミ
ングで、図６の第１サブデータレジスタ６０７、第２サ
ブデータレジスタ６０８、及び第３サブデータレジスタ
６０９に格納される。

【００６６】演算実行部６１０は、図１のデータレジス
タ１０５に図７(f) に示されるタイミングでセットされ
た波形データＤ_read、各サブデータレジスタ６０７〜６
０９に図７(h) 、(i) 、及び(j) に示されるタイミング
でセットされた各サブデータＤ_sub1、Ｄ_sub2、Ｄ_sub3、
及びアドレスカウンタ部１０３（図１）から出力される
下位アドレスａｄに対応してフィルタ係数ＲＯＭ６１１
から出力されるフィルタ係数Ｒ_a、Ｒ_b、Ｒ_c、Ｒ_dと
から、図７(k) に示されるタイミングで波形データ出力
Ｄ_outを算出し出力する。ここでの演算動作は、従来例
の説明において前述した図１４で示される構成における
ものと同様であり、図１４のデータＤ_a、Ｄ_b、Ｄ_c、
Ｄ_dが、波形データＤ_read、及び各サブデータＤ_sub1、
Ｄ_sub2、Ｄ_sub3に対応する。

【００６７】なお、図１２及び図１４に示される従来例
では、上位アドレスＡＤの１アドレス後、上位アドレス
ＡＤ、上位アドレスＡＤの１アドレス前及び２アドレス
前に対応する各波形データＤ_a、Ｄ_b、Ｄ_c、Ｄ_dとか
ら波形データ出力Ｄ_outが演算され、第２の実施例で
は、上位アドレスＡＤに対応する波形データＤ_readと、
その１アドレス前、２アドレス前、及び３アドレス前の
アドレスに対応する各サブデータＤ_sub1、Ｄ_sub2、Ｄ
_sub3とから波形データ出力Ｄ_outが演算されるが、両者
では波形メモリ１０４上での波形データの並びが１アド
レスずれるだけなので問題はない。

【００６８】各サブデータメモリ６０４〜６０６の内容
は、サンプリング周期Ｔ毎に、図７(g) に示されるタイ
ミングで更新される。この場合、各セレクタ６０１〜６
０３にはアドレスカウンタ部１０３（図１）からキャリ
ー信号ＣＣが入力されている。

【００６９】そして、キャリー信号ＣＣが“０”であれ
ば、即ち、アドレスカウンタ部１０３で次のサンプリン
グ周期で出力される上位アドレスＡＤが更新されなけれ
ば、現在第１サブデータレジスタ６０７から出力されて
いる第１サブデータＤ_sub1が第１セレクタ６０１で、第
２サブデータレジスタ６０８から出力されている第２サ
ブデータＤ_sub2が第２セレクタ６０２で、また、第３サ
ブデータレジスタ６０９から出力されている第３サブデ
ータＤ_sub3が第３セレクタ６０３で、それぞれ選択さ
れ、第１サブデータメモリ６０４、第２サブデータメモ
リ６０５、及び第３サブデータメモリ６０６にそれぞれ
再度書き込まれる。

【００７０】一方、キャリー信号ＣＣが“１”となって
いれば、即ち、アドレスカウンタ部１０３で次のサンプ
リング周期で出力される上位アドレスＡＤが更新された
ならば、図１のデータレジスタ１０５にセットされてい
る波形データＤ_readが第１セレクタ６０１で、第１サブ
データレジスタ６０７から出力されている第１サブデー
タＤ_sub1が第２セレクタ６０２で、また、第２サブデー
タレジスタ６０８から出力されている第２サブデータＤ
_sub2が第３セレクタ６０３で、それぞれ選択され、第１
サブデータメモリ６０４、第２サブデータメモリ６０
５、及び第３サブデータメモリ６０６にそれぞれ新たに
書き込まれる。

【００７１】上述のように更新されたサブデータメモリ
４０２の内容は、次のサンプリング周期における補間演
算のために使用される。なお、各セレクタ６０１〜６０
３には、図１の制御部１０２から制御信号Onも入力し、
アドレス更新動作中は、制御信号Onはハイレベルとなっ
ている。ここで、強制的にアドレス更新動作が中止され
る場合、即ち、波形データ出力Ｄ_outの出力動作が強制
的に中止される場合は、特には図示しないＣＰＵからの
命令に基づいて、図１の制御部１０２から各セレクタ６
０１〜６０３に入力される制御信号Onがローレベルに設
定される。これにより、各セレクタ６０１〜６０３の各
２つの入力が共に阻止され、各出力がオール０となり、
各サブデータメモリ６０４〜６０６の内容がクリアされ
る。

【００７２】以上説明した第２の実施例は、１チャネル
分の波形データ出力Ｄ_outを出力するための構成を有し
ているが、同時に複数チャネル分の波形データ出力を出
力可能とするためには、図１の制御部１０２、図２のア
ドレスカウンタメモリ２０２とピッチメモリ２０５、及
び図６の各サブデータメモリ６０４〜６０６を、複数チ
ャネル分のデータを記憶、出力できるように構成し、複
数チャネル分のアドレス更新及び補間演算を実行できる
ようにサンプリング周期を時分割し、図７の動作タイミ
ングチャートと同様の制御を行えばよい。

【００７３】また、上述した第２の実施例では、指定さ
れた実数アドレスをはさむ４つの整数アドレスに対応す
る４つの波形データを使用して畳み込み多項補間演算が
実行されることによって波形データ出力Ｄ_outが生成さ
れるが、指定された実数アドレスをはさむ任意の数の整
数アドレスに対応する各波形データを使用して波形デー
タ出力が生成されてもよい。

【００７４】

【発明の効果】本発明の第１の態様によれば、サンプリ
ング周期毎に、波形アクセス手段がアドレスカウンタ手
段から出力される上位アドレスデータによって波形記憶
手段を１音あたり１回アクセスするだけで、直線補間な
どの補間演算を実行することが可能となる。

【００７５】本発明の第２の態様によれば、サンプリン
グ周期毎に、波形アクセス手段がアドレスカウンタ手段
から出力される上位アドレスデータによって波形記憶手
段を１音あたり１回アクセスするだけで、畳み込み多項
補間などの補間演算を実行することが可能となる。

【００７６】従来、サンプリング周期毎に１音あたり２
回の波形メモリへのアクセスが発生する直線補間を用い
たＰＣＭ方式の波形データ出力音源装置において、サン
プリング周波数を４８ｋＨｚとした場合、サンプリング
周期は 1/48000=20.83μsecとなる。一方、波形メモリ
を構成する標準的なＲＯＭのアクセスタイムは 200ｎse
c である。従って、同時に出力可能な波形データ出力の
チャネル数は、５２チャネルが限界となる。また、音質
向上のために２つの波形データ出力をミックスして使用
したり、波形データ出力をステレオ（２チャネル）で出
力させたりする場合は、同時に出力可能な波形データ出
力のチャネル数は、上述のチャネル数の半分の２６チャ
ネルとなってしまう。更に、音程変換精度を高めるため
に畳み込み多項補間演算などを実行させようとすると、
第２の従来例で示したようにサンプリング周期毎に４回
の波形メモリへのアクセスが発生するため、同時に出力
可能な波形データ出力のチャネル数は、１３チャネルに
減少してしまう。これでは、ＰＣＭ方式の波形データ出
力音源装置を電子ピアノなどに搭載することはできな
い。

【００７７】これに対して、本発明によるＰＣＭ方式の
波形データ出力音源装置では、直線補間の場合でも畳み
込み多項補間の場合でも、サンプリング周期毎に発生す
る波形メモリへのアクセスの回数は１音あたり１回だけ
なので、同時に出力可能な波形データ出力のチャネル数
は１０４チャネルとなる。即ち、本発明によるＰＣＭ方
式の波形データ出力音源装置を使用することにより、８
８鍵の電子ピアノでフルポリフォニックが実現可能とな
る。

【００７８】また、音質向上のために２つの波形データ
出力をミックスして使用したり波形データ出力をステレ
オで出力させたりする場合でも、同時に出力可能な波形
データ出力のチャネル数は５２チャネルを確保できる。

【００７９】更に、同時に出力可能な波形データ出力の
チャネル数を増加させる必要がない場合には、処理に余
裕ができるため、サンプリング周波数を従来の２倍に高
めることも可能となり、音質の大幅な向上を図ることが
可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の全体構成図である。

【図２】第１の実施例におけるアドレスカウンタ部の構
成図である。

【図３】第１の実施例におけるアドレスカウンタ部のデ
ータフォーマットを示した図である。

【図４】第１の実施例における補間演算部の構成図であ
る。

【図５】第１の実施例の動作タイミングチャートであ
る。

【図６】第２の実施例における補間演算部の構成図であ
る。

【図７】第２の実施例の動作タイミングチャートであ
る。

【図８】補間演算の原理説明図である。

【図９】第１の従来例の構成図である。

【図１０】第１の従来例の動作タイミングチャートであ
る。

【図１１】第１の従来例における補間演算部の構成図で
ある。

【図１２】第２の従来例の構成図である。

【図１３】第２の従来例の動作タイミングチャートであ
る。

【図１４】第２の従来例における補間演算部の構成図で
ある。

【符号の説明】

１０１音源ＬＳＩ１０２制御部１０３アドレスカウンタ部１０４波形メモリ１０５データレジスタ１０６補間演算部２０１セレクタ２０２アドレスカウンタメモリ２０３上位アドレスレジスタ２０４上位アドレス加算器２０５ピッチメモリ２０６アンドゲート群２０７下位アドレスレジスタ２０８下位アドレス加算器２０９キャリーレジスタ４０１セレクタ４０２サブデータメモリ４０３セレクタデータレジスタ４０４演算実行部６０１第１セレクタ６０２第２セレクタ６０３第３セレクタ６０４第１サブデータメモリ６０５第２サブデータメモリ６０６第３サブデータメモリ６０７第１サブデータレジスタ６０８第２サブデータレジスタ６０９第３サブデータレジスタ６１０演算実行部６１１フィルタ係数ＲＯＭＡＤＲＳアドレスカウンタ値ＡＤ上位アドレスａｄ下位アドレスＣＣキャリー信号ＰＤピッチデータ On 制御信号Ｄ_out 波形データ出力Ｄ_read 波形データＤ_sub サブデータＤ_sub1 第１サブデータＤ_sub2 第２サブデータＤ_sub3 第３サブデータＲ_a、Ｒ_b、Ｒ_c、Ｒ_d フィルタ係数

Claims

【特許請求の範囲】

【請求項１】サンプリング周期毎に、アドレスデータ
の値を歩進データに対応する値ずつ更新しながら、その
整数部である上位アドレスデータとその小数部である下
位アドレスデータをそれぞれ出力し、現在のサンプリン
グ周期の次のサンプリング周期で出力される前記上位ア
ドレスデータの値が１増加する場合にその旨を示すアド
レス変更データを出力するアドレスカウンタ手段と、波形データを記憶する波形記憶手段と、前記アドレスカウンタ手段から出力される前記上位アド
レスデータによって前記波形記憶手段をアクセスするこ
とにより、前記波形記憶手段から前記波形データを読み
出す波形アクセス手段と、前記サンプリング周期毎に、前記アドレスカウンタ手段
から出力される前記上位アドレスデータに対応するアド
レスより１つ前のアドレスに対応する前記波形データで
ある現在の記憶内容をサブデータとして出力し、その
後、前記アドレスカウンタ手段から前記アドレス変更デ
ータが出力されていない場合に現在の記憶内容を保持
し、前記アドレスカウンタ手段から前記アドレス変更デ
ータが出力されている場合に前記波形アクセス手段によ
って前記波形記憶手段から読み出されている前記波形デ
ータによって現在の記憶内容を書き換えるサブデータ記
憶制御手段と、前記サンプリング周期毎に、前記波形アクセス手段によ
って前記波形記憶手段から読み出されている前記波形デ
ータ、前記サブデータ記憶制御手段から出力される前記
サブデータ、及び前記アドレスカウンタ手段から出力さ
れる前記下位アドレスデータによって、補間演算を実行
し、波形データ出力を出力する補間演算実行手段と、を有することを特徴とする波形データ出力装置。
【請求項２】サンプリング周期毎に、アドレスデータ
の値を歩進データに対応する値ずつ更新しながら、その
整数部である上位アドレスデータとその小数部である下
位アドレスデータをそれぞれ出力し、現在のサンプリン
グ周期の次のサンプリング周期で出力される前記上位ア
ドレスデータの値が１増加する場合にその旨を示すアド
レス変更データを出力するアドレスカウンタ手段と、波形データを記憶する波形記憶手段と、前記アドレスカウンタ手段から出力される前記上位アド
レスデータによって前記波形記憶手段をアクセスするこ
とにより、前記波形記憶手段から前記波形データを読み
出す波形アクセス手段と、前記サンプリング周期毎に、前記アドレスカウンタ手段
から出力される前記上位アドレスデータに対応するアド
レスより所定数前までのアドレスに対応する複数の前記
波形データである複数の現在の記憶内容を複数のサブデ
ータとして出力し、その後、前記アドレスカウンタ手段
から前記アドレス変更データが出力されていない場合に
現在の記憶内容を保持し、前記アドレスカウンタ手段か
ら前記アドレス変更データが出力されている場合に前記
波形アクセス手段によって前記波形記憶手段から読み出
されている前記波形データを現在の記憶内容に追加する
サブデータ記憶制御手段と、前記サンプリング周期毎に、前記波形アクセス手段によ
って前記波形記憶手段から読み出されている前記波形デ
ータ、前記サブデータ記憶制御手段から出力される前記
複数のサブデータ、及び前記アドレスカウンタ手段から
出力される前記下位アドレスデータによって、補間演算
を実行し、波形データ出力を出力する補間演算実行手段
と、を有することを特徴とする波形データ出力装置。