JP2586442B2 - 楽音周波数制御回路 - Google Patents
楽音周波数制御回路Info
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- JP2586442B2 JP2586442B2 JP59118841A JP11884184A JP2586442B2 JP 2586442 B2 JP2586442 B2 JP 2586442B2 JP 59118841 A JP59118841 A JP 59118841A JP 11884184 A JP11884184 A JP 11884184A JP 2586442 B2 JP2586442 B2 JP 2586442B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は発生する楽音の周波数を変化させる楽音周波
数制御回路に関するものである。
数制御回路に関するものである。
〔従来の技術〕 従来、楽音を発生させるには、楽音波形の各段階の振
幅値を示す波形データが記憶されている波形メモリに対
しアドレスカウンタの読出アドレスを順次歩進させて波
形データを読み出し楽音波形を生成するようにしてい
る。そして、この楽音の周波数を変えるには上記アドレ
スカウンタに与える読出アドレス歩進用のクロック信号
を、周波数一定の別のクロック信号を分周したものと
し、この分周比を種々変えることによりアドレス歩進用
のクロック信号の周波数を変化させて、波形データの読
み出し速度を変えて楽音周波数を変化させるようにした
ものが実現されている。
幅値を示す波形データが記憶されている波形メモリに対
しアドレスカウンタの読出アドレスを順次歩進させて波
形データを読み出し楽音波形を生成するようにしてい
る。そして、この楽音の周波数を変えるには上記アドレ
スカウンタに与える読出アドレス歩進用のクロック信号
を、周波数一定の別のクロック信号を分周したものと
し、この分周比を種々変えることによりアドレス歩進用
のクロック信号の周波数を変化させて、波形データの読
み出し速度を変えて楽音周波数を変化させるようにした
ものが実現されている。
しかしながら、上記のものでは分周比を変えて楽音周
波数を変化させているから、分周比以上に細かく楽音周
波数を変化させることができず、より多種の楽音を生成
させることができないという問題があった。
波数を変化させているから、分周比以上に細かく楽音周
波数を変化させることができず、より多種の楽音を生成
させることができないという問題があった。
そこで、本発明は分周比以上に細かく楽音周波数を変
化させることのできる楽音周波数制御回路を提供するこ
とを目的としている。
化させることのできる楽音周波数制御回路を提供するこ
とを目的としている。
この目的を達成するため、本発明は周波数データ発生
手段からの第１の周波数データに基づいて決定した分周
比に応じた歩進クロック信号を生成し、周波数データ発
生手段からの第２の周波数データ及びアドレス発生手段
からのアドレスデータの組み合わせに応じて歩進クロッ
ク信号を遅延する際に、アドレスデータに応じて波形デ
ータの１周期における遅延の回数を決定し、決定した回
数の遅延した歩進クロック信号及び少なくとも１回の遅
延しない歩進クロック信号をアドレス発生手段に入力
し、基準クロック信号の周期と波形データの１周期にお
ける遅延歩進クロック信号の入力数との積を波形データ
の１周期における遅延歩進クロック信号の入力数及び歩
進クロック信号の入力数の和で除算した値だけ分周比を
変化させ、第１の周波数データに応じて変化する分周比
以上に細かく楽音信号の周波数を変化させることを要点
とするものである。
手段からの第１の周波数データに基づいて決定した分周
比に応じた歩進クロック信号を生成し、周波数データ発
生手段からの第２の周波数データ及びアドレス発生手段
からのアドレスデータの組み合わせに応じて歩進クロッ
ク信号を遅延する際に、アドレスデータに応じて波形デ
ータの１周期における遅延の回数を決定し、決定した回
数の遅延した歩進クロック信号及び少なくとも１回の遅
延しない歩進クロック信号をアドレス発生手段に入力
し、基準クロック信号の周期と波形データの１周期にお
ける遅延歩進クロック信号の入力数との積を波形データ
の１周期における遅延歩進クロック信号の入力数及び歩
進クロック信号の入力数の和で除算した値だけ分周比を
変化させ、第１の周波数データに応じて変化する分周比
以上に細かく楽音信号の周波数を変化させることを要点
とするものである。
この発明の概略を第１図に基づいて説明する。
周波数クロック発生回路１は、カウンタ２と比較回路
３よりなり、カウンタ２はクロック信号φ１の速度でカ
ウントするカウントデータB0〜B3を比較回路３に与えて
おり、この比較回路３には周波数データ発生回路４から
の第１周波数データf2〜f5も与えられており、比較回路
３はカウントデータB0〜B3がインクリメントして第１周
波数データf2〜f5に一致するごとに一致信号Ｓを制御回
路５に与える。
３よりなり、カウンタ２はクロック信号φ１の速度でカ
ウントするカウントデータB0〜B3を比較回路３に与えて
おり、この比較回路３には周波数データ発生回路４から
の第１周波数データf2〜f5も与えられており、比較回路
３はカウントデータB0〜B3がインクリメントして第１周
波数データf2〜f5に一致するごとに一致信号Ｓを制御回
路５に与える。
この一致信号Ｓは、結果的に上記クロック信号φ１を
第１周波数データf2〜f5で分周したものとなっており、
制御回路５を経て第２図に示すような一定速度の歩進ク
ロック信号０としてアドレスカウンタ６及びリセット信
号Ｒとしてカウンタ２に与えられる。アドレスカウンタ
は与えられる歩進クロック信号０によって波形ROM（リ
ードオンリメモリ）７に対するアドレスデータA0〜A4を
歩進させ、これにより波形データが読み出され楽音波形
が形成される。
第１周波数データf2〜f5で分周したものとなっており、
制御回路５を経て第２図に示すような一定速度の歩進ク
ロック信号０としてアドレスカウンタ６及びリセット信
号Ｒとしてカウンタ２に与えられる。アドレスカウンタ
は与えられる歩進クロック信号０によって波形ROM（リ
ードオンリメモリ）７に対するアドレスデータA0〜A4を
歩進させ、これにより波形データが読み出され楽音波形
が形成される。
またアドレスデータA0〜A4の下位２ビットA0,A1のデ
ータと上記周波数データ発生回路４からの第２周波数デ
ータf0,f1は上記制御回路５に与えられ、制御回路５は
下位アドレスデータA0,A1が「00」「01」「10」「11」
の４ステップのカウントを繰り返す間に、第２周波数デ
ータf0,f1の値に応じて１ステップの間、２ステップの
間、３ステップの間一致信号Ｓが歩進クロック信号０と
して出力していくのを第３図に示すように部分的に遅延
させるか、又は全く遅延させないかの制御を行う。この
遅延により、歩進クロック信号０の周期は平均してわず
かに長くなり、それだけ波形データの読出速度も遅くな
って楽音周波数が低くなる。
ータと上記周波数データ発生回路４からの第２周波数デ
ータf0,f1は上記制御回路５に与えられ、制御回路５は
下位アドレスデータA0,A1が「00」「01」「10」「11」
の４ステップのカウントを繰り返す間に、第２周波数デ
ータf0,f1の値に応じて１ステップの間、２ステップの
間、３ステップの間一致信号Ｓが歩進クロック信号０と
して出力していくのを第３図に示すように部分的に遅延
させるか、又は全く遅延させないかの制御を行う。この
遅延により、歩進クロック信号０の周期は平均してわず
かに長くなり、それだけ波形データの読出速度も遅くな
って楽音周波数が低くなる。
以下本発明の第１実施例の構成につき図面を参照して
詳述する。
詳述する。
＜周波数クロック発生回路の構成＞ 周波数クロック発生回路１は第４図左端に示すような
回路構成となっており、この周波数クロック発生回路１
のカウンタ２内の半加算器８はa0〜a3端子に入力される
データに対しCin端子に常時与えられている“1"信号
（２値論理レベルのhigh状態）を加算してS0〜S3端子よ
り出力し、その加算データはそれぞれアンドゲートA6〜
A9を介してラッチ9,10,11,12に入力される。このラッチ
９〜12は第５図左側上段に示すクロック信号φ１印加時
に加算データを取り入れ、次のクロック信号φ２印加時
に取り入れたデータを出力し、この出力B0〜B3は再び半
加算器８のa0〜a3端子に入力され上記Cin端子からの
“1"が加算されてアンドゲートA6〜A9を介してラッチ９
〜12に再び入力される。結局ラッチ９〜12の出力B0〜B3
はクロック信号φ１のテンポでインクリメントしてい
き、これがカウントデータB0〜B3として比較回路３に与
えられていく。
回路構成となっており、この周波数クロック発生回路１
のカウンタ２内の半加算器８はa0〜a3端子に入力される
データに対しCin端子に常時与えられている“1"信号
（２値論理レベルのhigh状態）を加算してS0〜S3端子よ
り出力し、その加算データはそれぞれアンドゲートA6〜
A9を介してラッチ9,10,11,12に入力される。このラッチ
９〜12は第５図左側上段に示すクロック信号φ１印加時
に加算データを取り入れ、次のクロック信号φ２印加時
に取り入れたデータを出力し、この出力B0〜B3は再び半
加算器８のa0〜a3端子に入力され上記Cin端子からの
“1"が加算されてアンドゲートA6〜A9を介してラッチ９
〜12に再び入力される。結局ラッチ９〜12の出力B0〜B3
はクロック信号φ１のテンポでインクリメントしてい
き、これがカウントデータB0〜B3として比較回路３に与
えられていく。
＜比較回路の構成＞ 上記カウントデータB0〜B3は比較回路３のインバータ
I4〜I4を介して反転されてアンドゲートA10〜A13に与え
られ、このアンドゲートA10〜A13には周波数データ発生
回路４からの第１周波数データf2〜f5も与えられてお
り、上記アンドゲートA10〜A13の各出力はノアゲートNO
2に与えられる。上記カウントデータB0〜B3は第１周波
数データf2〜f5に一致するとインバータI1〜I4の出力と
第１周波数データf2〜f5の各ビットの値はすべて一致し
なくなり、アンドゲートA10〜A13の出力はすべて“0"
（２値論理レベルのlow状態）となってノアゲートNO2よ
り一致信号Ｓが出力され制御回路５に入力される。
I4〜I4を介して反転されてアンドゲートA10〜A13に与え
られ、このアンドゲートA10〜A13には周波数データ発生
回路４からの第１周波数データf2〜f5も与えられてお
り、上記アンドゲートA10〜A13の各出力はノアゲートNO
2に与えられる。上記カウントデータB0〜B3は第１周波
数データf2〜f5に一致するとインバータI1〜I4の出力と
第１周波数データf2〜f5の各ビットの値はすべて一致し
なくなり、アンドゲートA10〜A13の出力はすべて“0"
（２値論理レベルのlow状態）となってノアゲートNO2よ
り一致信号Ｓが出力され制御回路５に入力される。
＜制御回路の構成＞ 上記一致信号Ｓは制御回路５のアンドゲートA2、オア
ゲートO1を介して歩進クロック信号Ｃとしてアドレスカ
ウンタ６に与えられ、またこの歩進クロック信号Ｃはオ
アゲートO2を介してリセット信号Ｒとして出力され上記
カウンタ２内のインバータI5を介して反転され上記アン
ドゲートA6〜A9を閉成しラッチ９〜12に“0"がセットさ
れカウントデータB0〜B3がクリアされる。
ゲートO1を介して歩進クロック信号Ｃとしてアドレスカ
ウンタ６に与えられ、またこの歩進クロック信号Ｃはオ
アゲートO2を介してリセット信号Ｒとして出力され上記
カウンタ２内のインバータI5を介して反転され上記アン
ドゲートA6〜A9を閉成しラッチ９〜12に“0"がセットさ
れカウントデータB0〜B3がクリアされる。
また、後述するデコーダD2から遅延指令信号ADRが出
力されるとアンドゲートA5、インバータI6を介してアン
ドゲートA2を閉成するとともに、アンドゲートA1、A4を
開成する。上記一致信号ＳはアンドゲートA1を介してラ
ッチ13で遅延され、アンドゲートA4、オアゲートO1を介
して歩進クロック信号Ｃが出力される。また上記アンド
ゲートA1を経た遅延指令信号ADRはアンドゲートA3、オ
アゲートO2を介して上記カウンタ２のリセット信号Ｒと
して出力される。
力されるとアンドゲートA5、インバータI6を介してアン
ドゲートA2を閉成するとともに、アンドゲートA1、A4を
開成する。上記一致信号ＳはアンドゲートA1を介してラ
ッチ13で遅延され、アンドゲートA4、オアゲートO1を介
して歩進クロック信号Ｃが出力される。また上記アンド
ゲートA1を経た遅延指令信号ADRはアンドゲートA3、オ
アゲートO2を介して上記カウンタ２のリセット信号Ｒと
して出力される。
さらに、第１周波数データf2〜f5は比較回路３内のノ
アゲートNO1に与えられ、データf2〜f5がすべて“0"と
なったときノアゲートNO1より零検出信号Ｚが出力さ
れ、制御回路５内のナンドゲートNA1に与えられるとと
もにインバータ17を介してアンドゲートA3,A4に閉成信
号として与えられる。そして上記遅延指令信号ADRはア
ンドゲートA5を介してラッチ14で遅延され上記ナンドゲ
ートNA1に入力され、このナンドゲートNA1の出力が“0"
となって上記アンドゲートA5を閉成し、この閉成により
ラッチ14の遅延出力が“0"となってナンドゲートNA1の
出力が“1"となり再びアンドゲートA5が開成される。結
局アンドゲートA5、ラッチ14ナンドゲートNA1の閉回路
で、遅延指令信号ADRが“1"となっている限りアンドゲ
ートA5の開閉が繰り返されてクロック信号が出力されて
いき、アンドゲートA2が開閉されて一致信号Ｓに一種の
チョッパがかかり、それに応じたクロック信号がオアゲ
ートO1を経て歩進クロック信号Ｃとして出力されてい
く。上記ラッチ13,14はクロック信号φ１印加時にデー
タを取り入れ、次のクロック信号φ２印加時に取り入れ
たデータを出力し、クロック信号φ11周期の遅延が行わ
れる。
アゲートNO1に与えられ、データf2〜f5がすべて“0"と
なったときノアゲートNO1より零検出信号Ｚが出力さ
れ、制御回路５内のナンドゲートNA1に与えられるとと
もにインバータ17を介してアンドゲートA3,A4に閉成信
号として与えられる。そして上記遅延指令信号ADRはア
ンドゲートA5を介してラッチ14で遅延され上記ナンドゲ
ートNA1に入力され、このナンドゲートNA1の出力が“0"
となって上記アンドゲートA5を閉成し、この閉成により
ラッチ14の遅延出力が“0"となってナンドゲートNA1の
出力が“1"となり再びアンドゲートA5が開成される。結
局アンドゲートA5、ラッチ14ナンドゲートNA1の閉回路
で、遅延指令信号ADRが“1"となっている限りアンドゲ
ートA5の開閉が繰り返されてクロック信号が出力されて
いき、アンドゲートA2が開閉されて一致信号Ｓに一種の
チョッパがかかり、それに応じたクロック信号がオアゲ
ートO1を経て歩進クロック信号Ｃとして出力されてい
く。上記ラッチ13,14はクロック信号φ１印加時にデー
タを取り入れ、次のクロック信号φ２印加時に取り入れ
たデータを出力し、クロック信号φ11周期の遅延が行わ
れる。
＜アドレスカウンタの構成＞ 上記歩進クロック信号Ｃはアドレスカウンタ６内の半
加算器15のCin端子に印加され、この半加算器15はa0〜a
4端子に入力されるデータに対しCin端子に常時与えられ
ている“1"信号を加算してS0〜S4端子より出力し、その
加算データはラッチ16,17,18,19,20に入力される。この
ラッチ16〜20はクロック信号φ１印加時に加算データを
取り入れ、次のクロック信号φ２印加時に取り入れたデ
ータを出力する。この出力A0〜A4は再び半加算器15のa0
〜a4端子に入力され上記Cin端子に歩進クロック信号Ｃ
が与えられる時だけ＋１されラッチ16〜20に入力され
る。結局ラッチ16〜20の出力A0〜A4は歩進クロック信号
Ｃの印加の速度でインクリメントしていき、これがアド
レスデタA0〜A4として波形ROM7に与えられ、波形データ
が読み出されていく。そして、歩進クロック信号Ｃが上
記ラッチ13,14のクロック信号φ11周期分の遅延がある
と、それだけ波形データの読出速度もそれだけ遅延する
ことになる。
加算器15のCin端子に印加され、この半加算器15はa0〜a
4端子に入力されるデータに対しCin端子に常時与えられ
ている“1"信号を加算してS0〜S4端子より出力し、その
加算データはラッチ16,17,18,19,20に入力される。この
ラッチ16〜20はクロック信号φ１印加時に加算データを
取り入れ、次のクロック信号φ２印加時に取り入れたデ
ータを出力する。この出力A0〜A4は再び半加算器15のa0
〜a4端子に入力され上記Cin端子に歩進クロック信号Ｃ
が与えられる時だけ＋１されラッチ16〜20に入力され
る。結局ラッチ16〜20の出力A0〜A4は歩進クロック信号
Ｃの印加の速度でインクリメントしていき、これがアド
レスデタA0〜A4として波形ROM7に与えられ、波形データ
が読み出されていく。そして、歩進クロック信号Ｃが上
記ラッチ13,14のクロック信号φ11周期分の遅延がある
と、それだけ波形データの読出速度もそれだけ遅延する
ことになる。
＜制御回路内のデコーダ等の構成＞ 上記アドレスデータA0〜A4のうち下位２ビットの下位
アドレスデータA0,A1のデータA0はそのまま及びインバ
ータI8を介してデコーダD1に与えられ、データA1はイン
バータI9を介してデコーダD1に与えられ、このデコーダ
D1には上記周波数データ発生回路４から第２周波数デー
タf0,f1も与えられている。当該デコーダD1は、複数の
ナンドゲート（図中丸印で示す）を有しており、２本の
出力ラインを通じてデコーダD2に“0"信号を与え、上記
遅延指令信号ADRを出力させる。このため、第２周波数
データf1,f0が「00」のときは遅延指令信号ADRは全く出
力されず、「01」のときは下位アドレスデータA0,A1が
「00」から「11」の４ステップの間で「01」の時１ステ
ップだけ遅延指令信号ADRが出力され、４回に１回の割
合で遅延がかかり、同じくf1,f0が「10」のときはA1,A0
が「00」「10」の２ステップの間遅延指令信号ADRが出
力され、４回に２回の割合で遅延がかかり、さらにf1,f
0が「11」のときはA1,A0が「00」「01」「10」の３ステ
ップの間遅延指令信号ADRが出力され、４回に３回の割
合で遅延がかかることになる。
アドレスデータA0,A1のデータA0はそのまま及びインバ
ータI8を介してデコーダD1に与えられ、データA1はイン
バータI9を介してデコーダD1に与えられ、このデコーダ
D1には上記周波数データ発生回路４から第２周波数デー
タf0,f1も与えられている。当該デコーダD1は、複数の
ナンドゲート（図中丸印で示す）を有しており、２本の
出力ラインを通じてデコーダD2に“0"信号を与え、上記
遅延指令信号ADRを出力させる。このため、第２周波数
データf1,f0が「00」のときは遅延指令信号ADRは全く出
力されず、「01」のときは下位アドレスデータA0,A1が
「00」から「11」の４ステップの間で「01」の時１ステ
ップだけ遅延指令信号ADRが出力され、４回に１回の割
合で遅延がかかり、同じくf1,f0が「10」のときはA1,A0
が「00」「10」の２ステップの間遅延指令信号ADRが出
力され、４回に２回の割合で遅延がかかり、さらにf1,f
0が「11」のときはA1,A0が「00」「01」「10」の３ステ
ップの間遅延指令信号ADRが出力され、４回に３回の割
合で遅延がかかることになる。
次に本実施例の動作について説明するが、第１周波数
データf2〜f5のいずれかが“1"で第２周波数データf0,f
1がともに“0"のとき（モード１）、同じくf2〜f5のい
ずれかが“1"でf0,f1のいずれかが“1"のとき（モード
２）、同じくf2〜f5,f0,f1すべて“0"のとき（モード
３）、同じくf2〜f5すべて“0"でf0,f1いずれかが“1"
のとき（モード４）について分けて述べる。
データf2〜f5のいずれかが“1"で第２周波数データf0,f
1がともに“0"のとき（モード１）、同じくf2〜f5のい
ずれかが“1"でf0,f1のいずれかが“1"のとき（モード
２）、同じくf2〜f5,f0,f1すべて“0"のとき（モード
３）、同じくf2〜f5すべて“0"でf0,f1いずれかが“1"
のとき（モード４）について分けて述べる。
＜モード１＞ いま第１、第２周波数データf5〜f0＝011100であった
とすると、カウンタ２のカウントデータB0〜B3が「0111
（７）」になるごとに比較回路３より一致信号Ｓが出力
され、この一致信号Ｓは第５図左側に示すようにカウン
タ２のカウント速度を決定しているクロック信号φ１を
９分周（７分周＋リセットタイム分）したものとなる。
また第２周波数データf0,f1は「00」であるから遅延指
令信号ADRは出力されないから、アンドゲートA2は常時
開成され、アンドゲートA1は常時閉成される。
とすると、カウンタ２のカウントデータB0〜B3が「0111
（７）」になるごとに比較回路３より一致信号Ｓが出力
され、この一致信号Ｓは第５図左側に示すようにカウン
タ２のカウント速度を決定しているクロック信号φ１を
９分周（７分周＋リセットタイム分）したものとなる。
また第２周波数データf0,f1は「00」であるから遅延指
令信号ADRは出力されないから、アンドゲートA2は常時
開成され、アンドゲートA1は常時閉成される。
このため上記一致信号ＳはアンドゲートA2、オアゲー
トO1を経てアドレスカウンタ６に歩進クロック信号Ｃと
して与えられ、アドレスデータA0〜A4が第５図右側に示
すように歩進され波形データが読み出されていく。
トO1を経てアドレスカウンタ６に歩進クロック信号Ｃと
して与えられ、アドレスデータA0〜A4が第５図右側に示
すように歩進され波形データが読み出されていく。
このモード１の場合は遅延指令信号ADRは出力されな
いから、分周速度そのままで波形データが読み出されて
いく。
いから、分周速度そのままで波形データが読み出されて
いく。
＜モード２＞ 次に第1,第２周波数データf5〜f0＝011101にすると、
第６図に示すようにモード１の場合と同じくクロック信
号φ19分周の速度で一致信号Ｓが出力され歩進クロック
信号Ｃがアドレスカウンタ６に与えられていく。しか
し、第２周波数データf1,f0が「01」であるから、一致
信号Ｓすなわち歩進クロック信号Ｃの４回に１回の割合
で遅延指令信号ADRがデコーダD2から出力されアンドゲ
ートA5、インバータI6を介してアンドゲートA2に与えら
れて閉成され、代わりにアンドゲートA1が開成される。
第６図に示すようにモード１の場合と同じくクロック信
号φ19分周の速度で一致信号Ｓが出力され歩進クロック
信号Ｃがアドレスカウンタ６に与えられていく。しか
し、第２周波数データf1,f0が「01」であるから、一致
信号Ｓすなわち歩進クロック信号Ｃの４回に１回の割合
で遅延指令信号ADRがデコーダD2から出力されアンドゲ
ートA5、インバータI6を介してアンドゲートA2に与えら
れて閉成され、代わりにアンドゲートA1が開成される。
このため、一致信号Ｓがラッチ13を介してクロック信
号φ11周期分遅延してアンドゲートA4、オアゲートO1を
介して歩進クロック信号Ｃとして出力されるので、第６
図に示すように４回に１回の割合でクロック信号φ110
分周の信号が出力することになる。
号φ11周期分遅延してアンドゲートA4、オアゲートO1を
介して歩進クロック信号Ｃとして出力されるので、第６
図に示すように４回に１回の割合でクロック信号φ110
分周の信号が出力することになる。
こうして、歩進クロック信号は平均して9.25分周さ
れ、９分周と10分周の間でさらに細かく分周できたのと
同じ状態となり、それに応じた楽音周波数で楽音が出力
されていく。
れ、９分周と10分周の間でさらに細かく分周できたのと
同じ状態となり、それに応じた楽音周波数で楽音が出力
されていく。
次いで第１周波数データf5〜f2はそのままで、第２周
波数データf1,f0を「10」にすると、遅延指令信号ADRは
第７図に示すように下位アドレスデータA1,A0が「00」
「10」の２ステップの間出力されるから、歩進クロック
信号Ｃの４回に２回の割合で遅延がかかることになる。
これにより、歩進クロック信号は平均して9.5分周され
ることになり、それに応じた楽音周波数で楽音が出力さ
れていく。
波数データf1,f0を「10」にすると、遅延指令信号ADRは
第７図に示すように下位アドレスデータA1,A0が「00」
「10」の２ステップの間出力されるから、歩進クロック
信号Ｃの４回に２回の割合で遅延がかかることになる。
これにより、歩進クロック信号は平均して9.5分周され
ることになり、それに応じた楽音周波数で楽音が出力さ
れていく。
さらに第２周波数データf1,f0を「11」にすると、遅
延指令信号ADRは第８図に示すように下位アドレスデー
タA1,A0が「00」「01」「10」の３ステップの間出力さ
れるから、歩進クロック信号Ｃの４回に３回の割合で遅
延がかかることになる。これにより、歩進クロック信号
は平均9.75分周されることになり、それに応じた楽音周
波数で楽音が出力されていく。
延指令信号ADRは第８図に示すように下位アドレスデー
タA1,A0が「00」「01」「10」の３ステップの間出力さ
れるから、歩進クロック信号Ｃの４回に３回の割合で遅
延がかかることになる。これにより、歩進クロック信号
は平均9.75分周されることになり、それに応じた楽音周
波数で楽音が出力されていく。
こうして、９分周と10分周の間で、9.25分周、9.5分
周、9.75分周とさらに細かく分周できたのと同じ状態と
なり、分周比以上に細かく楽音周波数を変化できる。
周、9.75分周とさらに細かく分周できたのと同じ状態と
なり、分周比以上に細かく楽音周波数を変化できる。
＜モード３＞ 次に第１、第２周波数データf5〜f0＝000000にする
と、カウントデータB0〜B3が「0000（０）」の時点で直
ちに一致信号Ｓが比較回路より出力されるから、一致信
号Ｓは第９図に示すように途切れることなく出力し続
け、歩進クロック信号Ｃも途切れることなく出力し続け
る。このためアドレスカウンタ６はクロック信号φ１と
同じ速度でカウントを行い、１分周と同じ速度で波形デ
ータの読み出しが行われ最も周波数の高い楽音が生成さ
れる。
と、カウントデータB0〜B3が「0000（０）」の時点で直
ちに一致信号Ｓが比較回路より出力されるから、一致信
号Ｓは第９図に示すように途切れることなく出力し続
け、歩進クロック信号Ｃも途切れることなく出力し続け
る。このためアドレスカウンタ６はクロック信号φ１と
同じ速度でカウントを行い、１分周と同じ速度で波形デ
ータの読み出しが行われ最も周波数の高い楽音が生成さ
れる。
この場合、第２周波数データf1,f0は「00」であるか
ら、遅延指令信号ADRは出力されず、歩進クロック信号
Ｃに遅延がかかることがなく、読み出し速度に変わりは
なくそのまま波形データが読み出されていく。
ら、遅延指令信号ADRは出力されず、歩進クロック信号
Ｃに遅延がかかることがなく、読み出し速度に変わりは
なくそのまま波形データが読み出されていく。
＜モード４＞ 次に第１、第２周波数データf5〜f0＝000001にする
と、モード３の場合と同じく一致信号Ｓは途切れること
なく出力し続けクロック信号φ１の速度でアドレスカウ
ントが行われていく。しかし、第２周波数データf1,f0
が「01」であるから、第10図に示すように下位アドレス
データA1,A0が「01」になると遅延指令信号ADRが出力さ
れ、アンドゲートA5、インバータI6を介してアンドゲー
トA2を閉成し、また第１周波数データf5〜f2はすべて
“0"であるからノアゲートNO1より零検出信号Ｚが出力
されインバータI7を介してアンドゲートA3,A4が閉成さ
れている。従って、歩進クロック信号Ｃの出力が一時的
にストップされる。
と、モード３の場合と同じく一致信号Ｓは途切れること
なく出力し続けクロック信号φ１の速度でアドレスカウ
ントが行われていく。しかし、第２周波数データf1,f0
が「01」であるから、第10図に示すように下位アドレス
データA1,A0が「01」になると遅延指令信号ADRが出力さ
れ、アンドゲートA5、インバータI6を介してアンドゲー
トA2を閉成し、また第１周波数データf5〜f2はすべて
“0"であるからノアゲートNO1より零検出信号Ｚが出力
されインバータI7を介してアンドゲートA3,A4が閉成さ
れている。従って、歩進クロック信号Ｃの出力が一時的
にストップされる。
そして、上記遅延指令信号ADRはアンドゲートA5を経
て、ラッチ14からクロック信号φ11周期後遅延して出力
され、ナンドゲートNA1を通じてアンドゲートA5を閉成
して、デコーダD2からの遅延指令信号ADRの出力を断ち
切るから、クロック信号φ11周期分の時間後には再び歩
進クロック信号Ｃは出力される。これにより歩進クロッ
ク信号Ｃはクロック信号φ14回に１回の割合でクロック
信号φ11周期分の遅延がかかり、結局クロック信号φ１
を平均して1.25分周したのと同じ結果となる。
て、ラッチ14からクロック信号φ11周期後遅延して出力
され、ナンドゲートNA1を通じてアンドゲートA5を閉成
して、デコーダD2からの遅延指令信号ADRの出力を断ち
切るから、クロック信号φ11周期分の時間後には再び歩
進クロック信号Ｃは出力される。これにより歩進クロッ
ク信号Ｃはクロック信号φ14回に１回の割合でクロック
信号φ11周期分の遅延がかかり、結局クロック信号φ１
を平均して1.25分周したのと同じ結果となる。
次いで第２周波数データf1,f0のみを「10」にする
と、遅延指令信号ADRは第11図に示すように下位アドレ
スデータA1,A0が「00」「10」の２ステップの間出力さ
れるから、歩進クロック信号Ｃはクロック信号φ14回に
２回の割合でクロック信号φ11周期分の遅延がかかり、
結局クロックφ１を平均して1.5分周したのと同じ結果
となる。
と、遅延指令信号ADRは第11図に示すように下位アドレ
スデータA1,A0が「00」「10」の２ステップの間出力さ
れるから、歩進クロック信号Ｃはクロック信号φ14回に
２回の割合でクロック信号φ11周期分の遅延がかかり、
結局クロックφ１を平均して1.5分周したのと同じ結果
となる。
さらに第２周波数データf1,f0のみを「11」にする
と、遅延指令信号ADRは第12図に示すように下位アドレ
スデータA1,A0が「00」「01」「10」の３ステップの間
出力されるから、歩進クロック信号Ｃはクロック信号φ
14回に３回の割合でクロック信号φ11周期分の遅延がか
かり、結局クロック信号φ１を平均して1.75分周したの
と同じ結果となる。
と、遅延指令信号ADRは第12図に示すように下位アドレ
スデータA1,A0が「00」「01」「10」の３ステップの間
出力されるから、歩進クロック信号Ｃはクロック信号φ
14回に３回の割合でクロック信号φ11周期分の遅延がか
かり、結局クロック信号φ１を平均して1.75分周したの
と同じ結果となる。
こうして、第１周波数データf5〜f2がすべて“0"のと
きは、ラッチ14、ナンドゲートNA1等により、同様に遅
延処理が行われ、１分周と２分周の間で、1.25分周、1.
5分周、1.75分周とさらに細かく分周できたのと同じ状
態となり、分周比以上に細かく楽音周波数を変化でき
る。
きは、ラッチ14、ナンドゲートNA1等により、同様に遅
延処理が行われ、１分周と２分周の間で、1.25分周、1.
5分周、1.75分周とさらに細かく分周できたのと同じ状
態となり、分周比以上に細かく楽音周波数を変化でき
る。
なお、上記実施例で整数分周比と一つ上の整数分周比
の間を４分割して細かく制御したが、アドレスデータA0
〜A4のうちデコーダD1に与えるデータビット数を増加す
れば、より細かく分割して制御することが可能となる。
また遅延時間は上記実施例ではクロック信号φ11周期分
であったが、これに限られることなく、複数周期分でも
よいし異なる周期のクロック信号に基づいた周期分の遅
れであってもよく、要は一致信号Ｓの出力を適当な割合
で遅延させてアドレスカウンタの歩進信号として与える
ことができればよい。
の間を４分割して細かく制御したが、アドレスデータA0
〜A4のうちデコーダD1に与えるデータビット数を増加す
れば、より細かく分割して制御することが可能となる。
また遅延時間は上記実施例ではクロック信号φ11周期分
であったが、これに限られることなく、複数周期分でも
よいし異なる周期のクロック信号に基づいた周期分の遅
れであってもよく、要は一致信号Ｓの出力を適当な割合
で遅延させてアドレスカウンタの歩進信号として与える
ことができればよい。
以上述べたように、本発明は周波数データ発生手段か
らの第１の周波数データに基づいて決定した分周比に応
じた歩進クロック信号を生成し、周波数データ発生手段
からの第２の周波数データ及びアドレス発生手段からの
アドレスデータの組み合わせに応じて歩進クロック信号
を遅延する際に、アドレスデータに応じて波形データの
１周期における遅延の回数を決定し、決定した回数の遅
延した歩進クロック信号及び少なくとも１回の遅延しな
い歩進クロック信号をアドレス発生手段に入力し、基準
クロック信号の周期と波形データの１周期における遅延
歩進クロック信号の入力数との積を波形データの１周期
における遅延歩進クロック信号の入力数及び歩進クロッ
ク信号の入力数の和で除算した値だけ分周比を変化さ
せ、第１の周波数データに応じて変化する分周比以上に
細かく楽音信号の周波数を変化させるようにしたから、
より多数の楽音周波数を発生させることができ、バライ
ティに富んだ楽器演奏を行うことが可能となる。また、
楽音周波数を従来以上に細かく変動させていくができる
から、演奏者がもっとも必要とする楽音周波数を選択出
力させることができ、さらに楽音周波数がとびとびの値
をとらざるを得ないデジタル回路で本発明を具体化して
も、このとびとびの値の間でさらに細かく楽音周波数を
設定でき、ほとんどアナログ回路と同じように楽音周波
数を連続的に変化させることができる等の効果を奏す
る。
らの第１の周波数データに基づいて決定した分周比に応
じた歩進クロック信号を生成し、周波数データ発生手段
からの第２の周波数データ及びアドレス発生手段からの
アドレスデータの組み合わせに応じて歩進クロック信号
を遅延する際に、アドレスデータに応じて波形データの
１周期における遅延の回数を決定し、決定した回数の遅
延した歩進クロック信号及び少なくとも１回の遅延しな
い歩進クロック信号をアドレス発生手段に入力し、基準
クロック信号の周期と波形データの１周期における遅延
歩進クロック信号の入力数との積を波形データの１周期
における遅延歩進クロック信号の入力数及び歩進クロッ
ク信号の入力数の和で除算した値だけ分周比を変化さ
せ、第１の周波数データに応じて変化する分周比以上に
細かく楽音信号の周波数を変化させるようにしたから、
より多数の楽音周波数を発生させることができ、バライ
ティに富んだ楽器演奏を行うことが可能となる。また、
楽音周波数を従来以上に細かく変動させていくができる
から、演奏者がもっとも必要とする楽音周波数を選択出
力させることができ、さらに楽音周波数がとびとびの値
をとらざるを得ないデジタル回路で本発明を具体化して
も、このとびとびの値の間でさらに細かく楽音周波数を
設定でき、ほとんどアナログ回路と同じように楽音周波
数を連続的に変化させることができる等の効果を奏す
る。
図面は本発明の一実施例を示すもので、第１図は全体の
構成概略図、第２図、第３図は通常の分周出力と制御回
路５で適当な割合で遅延をかけた出力とのタイムチャー
トを示す図、第４図は第１図の具体的な回路図、第５図
〜第12図は各々第１及び第２周波数データf5〜f0を変化
させた場合の第４図の回路の各部の出力のタイムチャー
トを示す図である。 １……周波数クロック発生回路、２……カウンタ、 ３……比較回路、４……周波数データ発生回路、 ５……制御回路、６……アドレスカウンタ、 ７……波形ROM（リードオンリメモリ）、 ９〜14,16〜20……ラッチ、 8,15……半加算器、D1,D2……デコーダ。
構成概略図、第２図、第３図は通常の分周出力と制御回
路５で適当な割合で遅延をかけた出力とのタイムチャー
トを示す図、第４図は第１図の具体的な回路図、第５図
〜第12図は各々第１及び第２周波数データf5〜f0を変化
させた場合の第４図の回路の各部の出力のタイムチャー
トを示す図である。 １……周波数クロック発生回路、２……カウンタ、 ３……比較回路、４……周波数データ発生回路、 ５……制御回路、６……アドレスカウンタ、 ７……波形ROM（リードオンリメモリ）、 ９〜14,16〜20……ラッチ、 8,15……半加算器、D1,D2……デコーダ。
Claims (1)
- 【請求項１】アドレスデータに対応して楽音信号の波形
データを記憶している波形記憶手段と、 入力される歩進クロック信号の速度に応じて変化するア
ドレスデータを発生して上記波形記憶手段に入力し、当
該アドレスデータの変化速度によって上記波形記憶手段
から読み出される上記波形データの周期を変化させるア
ドレス発生手段と、 複数ビットからなる周波数データであって上位ビットで
構成される第１の周波数データ及び下位ビットで構成さ
れる第２の周波数データを発生する周波数データ発生手
段と、 上記第１の周波数データに基づいて所定の基準クロック
信号を分周する分周比を決定し、当該決定した分周比に
応じた歩進クロック信号を発生する周波数クロック発生
手段と、 上記第２の周波数データ及び上記アドレスデータの組み
合わせに応じて、上記歩進クロック信号を遅延する遅延
指令信号を生成するか否かを判別し、遅延指令信号を生
成する場合には上記アドレスデータに応じて上記波形デ
ータの１周期において遅延する回数を決定し、当該決定
に係る回数の遅延歩進クロック信号及び少なくとも１回
の上記歩進クロック信号を上記アドレス発生手段に入力
し、上記楽音信号の周波数を制御する制御手段と、 を具備してなることを特徴とする楽音周波数制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118841A JP2586442B2 (ja) | 1984-06-09 | 1984-06-09 | 楽音周波数制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118841A JP2586442B2 (ja) | 1984-06-09 | 1984-06-09 | 楽音周波数制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60262195A JPS60262195A (ja) | 1985-12-25 |
| JP2586442B2 true JP2586442B2 (ja) | 1997-02-26 |
Family
ID=14746475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59118841A Expired - Lifetime JP2586442B2 (ja) | 1984-06-09 | 1984-06-09 | 楽音周波数制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586442B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3041484B2 (ja) * | 1988-03-09 | 2000-05-15 | セイコーエプソン株式会社 | 音信号発生装置及びこれを用いた楽音発生装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533147A (en) * | 1978-08-31 | 1980-03-08 | Casio Computer Co Ltd | Periodically variable sound generator for electronic instrument |
| JPS57186798A (en) * | 1981-05-13 | 1982-11-17 | Seiko Instr & Electronics | Musical sound waveform generation circuit for electronic musical instrument |
-
1984
- 1984-06-09 JP JP59118841A patent/JP2586442B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533147A (en) * | 1978-08-31 | 1980-03-08 | Casio Computer Co Ltd | Periodically variable sound generator for electronic instrument |
| JPS57186798A (en) * | 1981-05-13 | 1982-11-17 | Seiko Instr & Electronics | Musical sound waveform generation circuit for electronic musical instrument |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60262195A (ja) | 1985-12-25 |
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