JP2957493B2 - Ｐｗｍパルス発生回路 - Google Patents
Ｐｗｍパルス発生回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はＰＷＭパルス発生回
路に関し、特にパルス幅を細かく制御できる高分解能化
機能を備えたＰＷＭパルス発生回路に関する。
路に関し、特にパルス幅を細かく制御できる高分解能化
機能を備えたＰＷＭパルス発生回路に関する。
【０００２】
【従来の技術】ＰＷＭパルス発生回路は、ＰＷＭパルス
をサーボモータや比例ソレノイド等に供給し、その制御
量を制御する回路として用いられる。
をサーボモータや比例ソレノイド等に供給し、その制御
量を制御する回路として用いられる。
【０００３】図５はこのようなＰＷＭパルス発生回路の
最も基本的な一例を示すブロック図、図６はこのＰＷＭ
パルス発生回路の各部信号の波形図である。
最も基本的な一例を示すブロック図、図６はこのＰＷＭ
パルス発生回路の各部信号の波形図である。
【０００４】このＰＷＭパルス発生回路（第１の例）
は、クロックパルスＣＬＫを“０”から順次カウントし
て最大値までカウントアップし、次のクロックパルスＣ
ＬＫが入力されるとオーバーフローしてオーバーフロー
信号ＯＦを出力すると共に再び“０”からカウントアッ
プするカウント１と、出力されるＰＷＭパルスＰｐｗｍ
のパルス幅を設定するパルス幅設定値を記憶しておきそ
の値のパルス幅設定信号ＰＷＳを出力するパルス幅設定
レジスタ２と、カウンタ１からのカウント値ＣＶとパル
ス幅設定信号ＰＷＳの値とを比較し一致したとき一致信
号ＥＱを出力する比較器３と、オーバーフロー信号ＯＦ
によりセットされて高レベルとなり一致信号ＥＱにより
リセットされて低レベルとなるＰＷＭパルスＰｐｗｍを
出力するフリップフロップ回路４とを有する構成となっ
ている。
は、クロックパルスＣＬＫを“０”から順次カウントし
て最大値までカウントアップし、次のクロックパルスＣ
ＬＫが入力されるとオーバーフローしてオーバーフロー
信号ＯＦを出力すると共に再び“０”からカウントアッ
プするカウント１と、出力されるＰＷＭパルスＰｐｗｍ
のパルス幅を設定するパルス幅設定値を記憶しておきそ
の値のパルス幅設定信号ＰＷＳを出力するパルス幅設定
レジスタ２と、カウンタ１からのカウント値ＣＶとパル
ス幅設定信号ＰＷＳの値とを比較し一致したとき一致信
号ＥＱを出力する比較器３と、オーバーフロー信号ＯＦ
によりセットされて高レベルとなり一致信号ＥＱにより
リセットされて低レベルとなるＰＷＭパルスＰｐｗｍを
出力するフリップフロップ回路４とを有する構成となっ
ている。
【０００５】このＰＷＭパルス発生回路においては、パ
ルス幅設定レジスタ２に記憶するパルス幅設定値を変え
ることにより、周期が一定で任意のパルス幅のＰＷＭパ
ルスＰｐｗｍを得ることができる。
ルス幅設定レジスタ２に記憶するパルス幅設定値を変え
ることにより、周期が一定で任意のパルス幅のＰＷＭパ
ルスＰｐｗｍを得ることができる。
【０００６】このＰＷＭパルス発生回路において、周期
が一定で（そのままで）パルス幅に対する分解能を上げ
るためには、カウンタ１の最大値を大きくすると共にク
ロックパルスＣＬＫの周波数を上げる必要がある。この
ため、カウンタ１のビット数が増大してその回路規模が
増大し、また、クロックパルスＣＬＫの周波数にも上限
があり、分解能を向上させるには現実的でない。
が一定で（そのままで）パルス幅に対する分解能を上げ
るためには、カウンタ１の最大値を大きくすると共にク
ロックパルスＣＬＫの周波数を上げる必要がある。この
ため、カウンタ１のビット数が増大してその回路規模が
増大し、また、クロックパルスＣＬＫの周波数にも上限
があり、分解能を向上させるには現実的でない。
【０００７】クロックパルスＣＬＫの周波数、及びカウ
ンタ１のビット数をそのままにしておき、周期を変えず
にＰＷＭパルスのパルス幅に対する分解能を向上するよ
うにした例として、特開平７−７９１４２号公報記載の
ものがある。
ンタ１のビット数をそのままにしておき、周期を変えず
にＰＷＭパルスのパルス幅に対する分解能を向上するよ
うにした例として、特開平７−７９１４２号公報記載の
ものがある。
【０００８】図７はこの特開平７−７９１４２号公報記
載の例を参照して作成したＰＷＭパルス発生回路（第２
の例）の回路図、図８はこのパルス発生回路の各部信号
の波形図である。
載の例を参照して作成したＰＷＭパルス発生回路（第２
の例）の回路図、図８はこのパルス発生回路の各部信号
の波形図である。
【０００９】このＰＷＭパルス発生回路は、前述の第１
の例と同一の構成と、この構成で発生したＰＷＭパルス
を基本のＰＷＭパルスＰｐｗｍｆとして入力しこれを所
定の時間、例えばクロックパルスの一周期の１／４の時
間だけ遅延させる遅延回路ＤＬ１と、この遅延回路ＤＬ
１の出力信号ＤＬＳ１を遅延回路ＤＬ１と同じ時間だけ
遅延させる遅延回路ＤＬ２と、この遅延回路ＤＬ２の出
力信号ＯＬＳ２を遅延回路ＤＬ１と同じ時間だけ遅延さ
せる遅延回路ＤＬ３と、これら遅延回路ＤＬ１〜ＤＬ３
の出力信号ＤＬＳ１〜ＤＬＳ３のうちの１つを選択する
か１つも選択しないかして出力（ＳＳ）する選択回路７
と、基本のＰＷＭパルスＰｐｗｍｆと選択回路７の出力
信号ＳＳとの論理和をとってＰＷＭパルスＰｐｗｍとし
て出力するパルス合成回路６とを有する構成となってい
る。
の例と同一の構成と、この構成で発生したＰＷＭパルス
を基本のＰＷＭパルスＰｐｗｍｆとして入力しこれを所
定の時間、例えばクロックパルスの一周期の１／４の時
間だけ遅延させる遅延回路ＤＬ１と、この遅延回路ＤＬ
１の出力信号ＤＬＳ１を遅延回路ＤＬ１と同じ時間だけ
遅延させる遅延回路ＤＬ２と、この遅延回路ＤＬ２の出
力信号ＯＬＳ２を遅延回路ＤＬ１と同じ時間だけ遅延さ
せる遅延回路ＤＬ３と、これら遅延回路ＤＬ１〜ＤＬ３
の出力信号ＤＬＳ１〜ＤＬＳ３のうちの１つを選択する
か１つも選択しないかして出力（ＳＳ）する選択回路７
と、基本のＰＷＭパルスＰｐｗｍｆと選択回路７の出力
信号ＳＳとの論理和をとってＰＷＭパルスＰｐｗｍとし
て出力するパルス合成回路６とを有する構成となってい
る。
【００１０】このＰＷＭパルス発生回路では、クロック
パルスＣＬＫの周波数を変えることなく、また、カウン
タ１のビット数（カウント値の最大値）を変えることな
く、基本のＰＷＭパルスＰｐｗｍｆのパルス幅に対し、
同一のパルス幅、クロックパルスＣＬＫの一周期の１／
４だけ長いパルス幅、同様に２／４だけ長いパルス幅、
同様に３／４だけ長いパルス幅の４種類のパルス幅のＰ
ＷＭパルスＰｐｗｍを得ることができる。
パルスＣＬＫの周波数を変えることなく、また、カウン
タ１のビット数（カウント値の最大値）を変えることな
く、基本のＰＷＭパルスＰｐｗｍｆのパルス幅に対し、
同一のパルス幅、クロックパルスＣＬＫの一周期の１／
４だけ長いパルス幅、同様に２／４だけ長いパルス幅、
同様に３／４だけ長いパルス幅の４種類のパルス幅のＰ
ＷＭパルスＰｐｗｍを得ることができる。
【００１１】すなわち、ＰＷＭパルスＰｐｗｍのパルス
幅に対する分解能を４倍、従って２ビット分、向上させ
ることができる。
幅に対する分解能を４倍、従って２ビット分、向上させ
ることができる。
【００１２】
【発明が解決しようとする課題】上述した従来のＰＷＭ
パルス発生回路は、周期をそのままにしてＰＷＭパルス
Ｐｐｗｍのパルス幅に対する分解能を向上をはかろうと
すると、第１の例では、カウンタ１の最大値を上げると
共にクロックパルスＣＬＫの周波数を上げる必要がある
ため、カウンタ１のビット数が増えて回路規模が増大
し、かつクロックパルスＣＬＫの周波数には上限があ
り、これでは現実的でないので、カウンタ１のビット数
及びクロックパルスＣＬＫの周波数をそのままにしてお
き（変えないで）分解能の向上をはかるようにした第２
の例では、分解能の向上をはかろうとする分の、例えば
クロックパルスＣＬＫの一周期をｎビット分に細分化し
た分解能とするためには２のｎ乗分の遅延回路が必要と
なり、回路規模が増大するという問題点があり、また、
多数のアナログ回路を使用しているため、パルス幅の精
度が悪化するという問題点がある。
パルス発生回路は、周期をそのままにしてＰＷＭパルス
Ｐｐｗｍのパルス幅に対する分解能を向上をはかろうと
すると、第１の例では、カウンタ１の最大値を上げると
共にクロックパルスＣＬＫの周波数を上げる必要がある
ため、カウンタ１のビット数が増えて回路規模が増大
し、かつクロックパルスＣＬＫの周波数には上限があ
り、これでは現実的でないので、カウンタ１のビット数
及びクロックパルスＣＬＫの周波数をそのままにしてお
き（変えないで）分解能の向上をはかるようにした第２
の例では、分解能の向上をはかろうとする分の、例えば
クロックパルスＣＬＫの一周期をｎビット分に細分化し
た分解能とするためには２のｎ乗分の遅延回路が必要と
なり、回路規模が増大するという問題点があり、また、
多数のアナログ回路を使用しているため、パルス幅の精
度が悪化するという問題点がある。
【００１３】本発明の目的は、クロックパルスの周波数
を上げることなく、回路規模が増大するのを抑えること
ができ、かつパルス幅の精度が悪化するのを防止しつつ
ＰＷＭパルスのパルス幅に対する分解能を向上すること
ができるＰＷＭパルス発生回路を提供することにある。
を上げることなく、回路規模が増大するのを抑えること
ができ、かつパルス幅の精度が悪化するのを防止しつつ
ＰＷＭパルスのパルス幅に対する分解能を向上すること
ができるＰＷＭパルス発生回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明のＰＷＭパルス発
生回路は、パルス幅設定値と対応するパルス幅の基本の
ＰＷＭパルスを一定の周期で発生する基本ＰＷＭパルス
発生部と、前記パルス幅設定値が１カウント異なる２つ
の前記基本のＰＷＭパルスのパルス幅の差に相当するパ
ルス幅の補正パルスを前記基本のＰＷＭパルスのＮ個
（Ｎは正の整数）のうちのパルス幅補正値に応じた個数
の基本のＰＷＭパルスに付加してそのパルス幅を前記補
正パルスのパルス幅分だけ広げるパルス幅補正手段とを
有している。
生回路は、パルス幅設定値と対応するパルス幅の基本の
ＰＷＭパルスを一定の周期で発生する基本ＰＷＭパルス
発生部と、前記パルス幅設定値が１カウント異なる２つ
の前記基本のＰＷＭパルスのパルス幅の差に相当するパ
ルス幅の補正パルスを前記基本のＰＷＭパルスのＮ個
（Ｎは正の整数）のうちのパルス幅補正値に応じた個数
の基本のＰＷＭパルスに付加してそのパルス幅を前記補
正パルスのパルス幅分だけ広げるパルス幅補正手段とを
有している。
【００１５】また、基本ＰＷＭパルス発生部を、クロッ
クパルスを“０”から最大値までカウントアップし前記
最大値を越えるとオーバーフロー信号を出力すると共に
再び“０”からカウントアップする動作をくり返えすカ
ウンタと、パルス幅設定値を記憶し出力するパルス幅設
定レジスタと、前記カウンタのカウント値が前記パルス
幅設定値と一致したとき一致信号を出力する比較器と、
前記オーバーフロー信号によりアクティブレベルとなり
前記一致信号によりインアクティブレベルとなる基本の
ＰＷＭパルスを発生するフリップフロップ回路とを含む
回路とし、パルス幅補正手段を、前記カウンタのカウン
ト値が最大値を示す期間アクティブレベルとなる基本補
正パルスを発生する第１の論理ゲート、パルス幅補正値
を記憶し出力するパルス幅補正レジスタ、前記カウンタ
からのオーバーフロー信号のＮ個のうちの前記パルス幅
補正値に応じた個数だけ前記基本補正パルスを選択し補
正パルスとして出力する補正パルス生成部を備えた補正
パルス発生回路と、前記基本のＰＷＭパルスと前記補正
パルスとを合成するパルス合成回路とを含む回路として
構成され、補正パルス発生回路の補正パルス生成部を、
所定の最大値をもちカウンタからのオーバーフロー信号
に同期してパルス幅補正レジスタからのパルス幅補正値
を累積加算しその値が前記最大値を越えるごとに補正パ
ルス用のオーバーフロー信号を出力して前記カウンタか
らの次のオーバーフロー信号が発生するまで保持する加
算器及びレジスタと、第１の論理ゲートからの基本補正
パルスと前記補正パルス用のオーバーフロー信号との論
理積をとって補正パルスとして出力する第２の論理ゲー
トとを備えた回路として構成される。
クパルスを“０”から最大値までカウントアップし前記
最大値を越えるとオーバーフロー信号を出力すると共に
再び“０”からカウントアップする動作をくり返えすカ
ウンタと、パルス幅設定値を記憶し出力するパルス幅設
定レジスタと、前記カウンタのカウント値が前記パルス
幅設定値と一致したとき一致信号を出力する比較器と、
前記オーバーフロー信号によりアクティブレベルとなり
前記一致信号によりインアクティブレベルとなる基本の
ＰＷＭパルスを発生するフリップフロップ回路とを含む
回路とし、パルス幅補正手段を、前記カウンタのカウン
ト値が最大値を示す期間アクティブレベルとなる基本補
正パルスを発生する第１の論理ゲート、パルス幅補正値
を記憶し出力するパルス幅補正レジスタ、前記カウンタ
からのオーバーフロー信号のＮ個のうちの前記パルス幅
補正値に応じた個数だけ前記基本補正パルスを選択し補
正パルスとして出力する補正パルス生成部を備えた補正
パルス発生回路と、前記基本のＰＷＭパルスと前記補正
パルスとを合成するパルス合成回路とを含む回路として
構成され、補正パルス発生回路の補正パルス生成部を、
所定の最大値をもちカウンタからのオーバーフロー信号
に同期してパルス幅補正レジスタからのパルス幅補正値
を累積加算しその値が前記最大値を越えるごとに補正パ
ルス用のオーバーフロー信号を出力して前記カウンタか
らの次のオーバーフロー信号が発生するまで保持する加
算器及びレジスタと、第１の論理ゲートからの基本補正
パルスと前記補正パルス用のオーバーフロー信号との論
理積をとって補正パルスとして出力する第２の論理ゲー
トとを備えた回路として構成される。
【００１６】また、補正パルス発生回路の補正パルス生
成部を、所定の最大値をもちカウンタからのオーバーフ
ロー信号をカウントしてカウントアップし前記最大値ま
でカウントアップした後初期値に戻りカウントアップを
くり返えしそのカウント値を出力するオーバーフローカ
ウンタと、パルス幅補正レジスタからのパルス幅補正値
と前記オーバーフローカウンタからのカウント値とを入
力しこのカウント値が前記初期値から前記最大値となる
一周期の間に前記パルス幅補正値と同一の回数の補正パ
ルス付加タイミング信号を発生するパルス幅補正テーブ
ルと、前記補正パルス付加タイミング信号と第１の論理
ゲートからの基本補正パルスとの論理積をとって補正パ
ルスとして出力する第２の論理ゲートとを備えた回路と
して構成され、更に、パルス幅補正テーブルを、オーバ
ーフローカウンタからのカウント値をデコードするデコ
ーダと、このデコーダの出力を、パルス幅補正値の各ビ
ットそれぞれと対応しかつこれら各ビットそれぞれがも
つ最大値の数だけの前記デコーダの出力と互いに重複す
ることなく接続して出力する複数ビットに変換するテー
ブル部と、このテーブル部の出力の複数ビットそれぞれ
と前記パルス幅補正値の対応するビットとの論理積をと
って出力する複数のＡＮＤゲートと、これら複数のＡＮ
Ｄゲートの出力信号の論理和をとって補正パルス付加タ
イミング信号として出力するＯＲゲートとを備えた回路
とするか、パルス幅補正テーブルを、パルス幅補正値と
オーバーフローカウンタからのカウント値とによって定
まるアドレスをアクセスして補正パルス付加タイミング
信号を出力する記憶回路を備えた回路とするかして構成
される。
成部を、所定の最大値をもちカウンタからのオーバーフ
ロー信号をカウントしてカウントアップし前記最大値ま
でカウントアップした後初期値に戻りカウントアップを
くり返えしそのカウント値を出力するオーバーフローカ
ウンタと、パルス幅補正レジスタからのパルス幅補正値
と前記オーバーフローカウンタからのカウント値とを入
力しこのカウント値が前記初期値から前記最大値となる
一周期の間に前記パルス幅補正値と同一の回数の補正パ
ルス付加タイミング信号を発生するパルス幅補正テーブ
ルと、前記補正パルス付加タイミング信号と第１の論理
ゲートからの基本補正パルスとの論理積をとって補正パ
ルスとして出力する第２の論理ゲートとを備えた回路と
して構成され、更に、パルス幅補正テーブルを、オーバ
ーフローカウンタからのカウント値をデコードするデコ
ーダと、このデコーダの出力を、パルス幅補正値の各ビ
ットそれぞれと対応しかつこれら各ビットそれぞれがも
つ最大値の数だけの前記デコーダの出力と互いに重複す
ることなく接続して出力する複数ビットに変換するテー
ブル部と、このテーブル部の出力の複数ビットそれぞれ
と前記パルス幅補正値の対応するビットとの論理積をと
って出力する複数のＡＮＤゲートと、これら複数のＡＮ
Ｄゲートの出力信号の論理和をとって補正パルス付加タ
イミング信号として出力するＯＲゲートとを備えた回路
とするか、パルス幅補正テーブルを、パルス幅補正値と
オーバーフローカウンタからのカウント値とによって定
まるアドレスをアクセスして補正パルス付加タイミング
信号を出力する記憶回路を備えた回路とするかして構成
される。
【００１７】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１８】図１は本発明の第１の実施の形態を示すブ
ロック図である。
ロック図である。
【００１９】この第１の実施の形態が図７に示された従
来のＰＷＭパルス発生回路（第２の例、以下、第２の従
来例という）と相違する点は、この第２の従来例の遅延
回路ＤＬ１〜ＤＬ３及び選択回路７に代えて、パルス幅
の補正値を設定するパルス幅補正値を記憶しておきその
値の信号（ＷＣＳ）を出力するパルス幅補正レジスタ５
１と、所定のビット数及び最大値をもち前記パルス幅補
正レジスタ５１からのパルス幅補正値信号ＷＣＳの値を
カウンタ１からの第１のオーバーフロー信号ＯＦ１に同
期して累積加算しその値が上記最大値を越えるごとにア
クティブレベルの第２のオーバーフロー信号ＯＦ２を出
力して次の第１のオーバーフロー信号ＯＦ１の入力まで
保持する加算器５２及び合計レジスタ５３と、カウンタ
１から第１のオーバーフロー信号ＯＦ１が出力される直
前のカウンタ１のカウント値が最大値である期間（全ビ
ット“１”の期間）を検知してその期間アクティブレベ
ルとなる基本補正パルスＰｃｆを出力するＡＮＤゲート
Ｇ５１と、第２のオーバーフロー信号ＯＦ２と基本補正
パルスＰｃｆとの論理積をとり補正パルスＰｃとして出
力するＡＮＤゲートＧ５２とを備えた補正パルス発生回
路５を設け、パルス合成回路６により、補正パルス発生
回路５からの補正パルスＰｃとフリップフロップ回路４
からの基本のＰＷＭパルスＰｐｗｍｆとの論理和をとっ
てＰＷＭパルスＰｐｗｍとして出力するようにした点に
ある。
来のＰＷＭパルス発生回路（第２の例、以下、第２の従
来例という）と相違する点は、この第２の従来例の遅延
回路ＤＬ１〜ＤＬ３及び選択回路７に代えて、パルス幅
の補正値を設定するパルス幅補正値を記憶しておきその
値の信号（ＷＣＳ）を出力するパルス幅補正レジスタ５
１と、所定のビット数及び最大値をもち前記パルス幅補
正レジスタ５１からのパルス幅補正値信号ＷＣＳの値を
カウンタ１からの第１のオーバーフロー信号ＯＦ１に同
期して累積加算しその値が上記最大値を越えるごとにア
クティブレベルの第２のオーバーフロー信号ＯＦ２を出
力して次の第１のオーバーフロー信号ＯＦ１の入力まで
保持する加算器５２及び合計レジスタ５３と、カウンタ
１から第１のオーバーフロー信号ＯＦ１が出力される直
前のカウンタ１のカウント値が最大値である期間（全ビ
ット“１”の期間）を検知してその期間アクティブレベ
ルとなる基本補正パルスＰｃｆを出力するＡＮＤゲート
Ｇ５１と、第２のオーバーフロー信号ＯＦ２と基本補正
パルスＰｃｆとの論理積をとり補正パルスＰｃとして出
力するＡＮＤゲートＧ５２とを備えた補正パルス発生回
路５を設け、パルス合成回路６により、補正パルス発生
回路５からの補正パルスＰｃとフリップフロップ回路４
からの基本のＰＷＭパルスＰｐｗｍｆとの論理和をとっ
てＰＷＭパルスＰｐｗｍとして出力するようにした点に
ある。
【００２０】次に、この第１の実施の形態の動作につい
て図２に示された各部信号のタイミング図を併せて参照
し説明する。なお、図２には、パルス幅補正レジスタ５
１のビット数を“４”、最大値を“１５”とし、パルス
幅補正値として“９”を記憶しているときの例が示され
ている。また、カウンタ１のビット数は“８”として説
明する。
て図２に示された各部信号のタイミング図を併せて参照
し説明する。なお、図２には、パルス幅補正レジスタ５
１のビット数を“４”、最大値を“１５”とし、パルス
幅補正値として“９”を記憶しているときの例が示され
ている。また、カウンタ１のビット数は“８”として説
明する。
【００２１】カウンタ１，パルス幅設定レジスタ２，比
較器３及びフリップフロップ回路４により、第１，第２
の従来例と同様に、基本のＰＷＭパルスＰｐｗｍｆ及び
第１のオーバーフロー信号ＯＦ１が出力される。これと
同時に、カウンタ１からはそのカウント値ＣＶがＡＮＤ
ゲートＧ５１に入力される。
較器３及びフリップフロップ回路４により、第１，第２
の従来例と同様に、基本のＰＷＭパルスＰｐｗｍｆ及び
第１のオーバーフロー信号ＯＦ１が出力される。これと
同時に、カウンタ１からはそのカウント値ＣＶがＡＮＤ
ゲートＧ５１に入力される。
【００２２】最初の第１のオーバーフロー信号ＯＦ１に
より、合計レジスタ５３の出力信号ＡＤＶ２の値をパル
ス幅補正値（ＷＣＳの値“９”）とが加算器５２で加算
され、その最大値“１５”を越えて４ビットの値“０”
となったものとすると、第２のオーバーフロー信号ＯＦ
２が加算器５２から出力される。次の第１のオーバーフ
ロー信号ＯＦ１が出力される直前では、カウンタのカウ
ント値ＣＶは最大値（全ビット“１”）にあり、ＡＮＤ
ゲートＧ５１から基本補正パルスＰｃｆが出力される。
加算器５２からの第２のオーバーフロー信号ＯＦ２は次
の第１のオーバーフロー信号ＯＦ１が発生するまでアク
ティブレベル（高レベル）にあるので、ＡＮＤゲートＧ
５２からアクティブ（高）レベルの補正パルスＰｃが出
力される。この補正パルスＰｃは、基本のＰＷＭパルス
Ｐｐｗｍｆの高レベルの高レベルの期間の直前に発生す
るので、パルス合成回路６からは補正パルスＰｃと基本
のＰＷＭパルスＰｐｗｍｆとが連結され、これらパルス
の合成のパルス幅をもつＰＷＭパルスＰｐｗｍが出力さ
れる。
より、合計レジスタ５３の出力信号ＡＤＶ２の値をパル
ス幅補正値（ＷＣＳの値“９”）とが加算器５２で加算
され、その最大値“１５”を越えて４ビットの値“０”
となったものとすると、第２のオーバーフロー信号ＯＦ
２が加算器５２から出力される。次の第１のオーバーフ
ロー信号ＯＦ１が出力される直前では、カウンタのカウ
ント値ＣＶは最大値（全ビット“１”）にあり、ＡＮＤ
ゲートＧ５１から基本補正パルスＰｃｆが出力される。
加算器５２からの第２のオーバーフロー信号ＯＦ２は次
の第１のオーバーフロー信号ＯＦ１が発生するまでアク
ティブレベル（高レベル）にあるので、ＡＮＤゲートＧ
５２からアクティブ（高）レベルの補正パルスＰｃが出
力される。この補正パルスＰｃは、基本のＰＷＭパルス
Ｐｐｗｍｆの高レベルの高レベルの期間の直前に発生す
るので、パルス合成回路６からは補正パルスＰｃと基本
のＰＷＭパルスＰｐｗｍｆとが連結され、これらパルス
の合成のパルス幅をもつＰＷＭパルスＰｐｗｍが出力さ
れる。
【００２３】このようにして、第２のオーバーフロー信
号ＯＦ２が出力される（アクティブレベルになる）ごと
にＰＷＭパルスＰｐｗｍのパルス幅は、基本のＰＷＭパ
ルスＰｐｗｍｆのパルス幅に補正パルスＰｃのパルス幅
だけ加算されたものとなる。第２のオーバーフロー信号
ＯＦ２が出力されるのは、加算器５２の出力信号ＡＤＶ
１の値が０，９，２，１１，４，１３，６，１５，８，
１，１０，３，１２，５，１４，７，０と順次変化する
ので、１６回のうちの９回発生することになる。この第
２のオーバーフロー信号ＯＦ２が発生する回数はパルス
幅補正レジスタ５１に記憶させるパルス幅補正値（ＷＣ
Ｓの値）により定まり、０回から１５回まで変えること
ができる。パルス幅が補正パルスＰｃのパルス幅だけ広
くなったＰＷＭパルスＰｐｗｍはパルス幅設定レジスタ
２に記憶されているパルス幅設定値（ＰＷＳの値）を１
カウント分上げたときの基本のＰＷＭパルスＰｐｗｍｆ
のパルス幅と同一であるので、この第１の実施の形態の
連続する１６個のＰＷＭパルスＰｐｗｍのパルス幅の平
均値は、パルス幅補正値（ＷＣＳの値）により、パルス
幅設定値（ＰＷＳの値）が１カウント異なる２つの基本
のＰＷＭパルスＰｐｗｍｆのパルス幅の差を１６等分し
たそのうちの１つのパルス幅となる。すなわち、ＰＷＭ
パルスＰｐｗｍのパルス幅の平均値に対する分解能を４
ビット分（１６倍）向上させたことになる。
号ＯＦ２が出力される（アクティブレベルになる）ごと
にＰＷＭパルスＰｐｗｍのパルス幅は、基本のＰＷＭパ
ルスＰｐｗｍｆのパルス幅に補正パルスＰｃのパルス幅
だけ加算されたものとなる。第２のオーバーフロー信号
ＯＦ２が出力されるのは、加算器５２の出力信号ＡＤＶ
１の値が０，９，２，１１，４，１３，６，１５，８，
１，１０，３，１２，５，１４，７，０と順次変化する
ので、１６回のうちの９回発生することになる。この第
２のオーバーフロー信号ＯＦ２が発生する回数はパルス
幅補正レジスタ５１に記憶させるパルス幅補正値（ＷＣ
Ｓの値）により定まり、０回から１５回まで変えること
ができる。パルス幅が補正パルスＰｃのパルス幅だけ広
くなったＰＷＭパルスＰｐｗｍはパルス幅設定レジスタ
２に記憶されているパルス幅設定値（ＰＷＳの値）を１
カウント分上げたときの基本のＰＷＭパルスＰｐｗｍｆ
のパルス幅と同一であるので、この第１の実施の形態の
連続する１６個のＰＷＭパルスＰｐｗｍのパルス幅の平
均値は、パルス幅補正値（ＷＣＳの値）により、パルス
幅設定値（ＰＷＳの値）が１カウント異なる２つの基本
のＰＷＭパルスＰｐｗｍｆのパルス幅の差を１６等分し
たそのうちの１つのパルス幅となる。すなわち、ＰＷＭ
パルスＰｐｗｍのパルス幅の平均値に対する分解能を４
ビット分（１６倍）向上させたことになる。
【００２４】図３は本発明の第２の実施の形態を示すブ
ロック図である。
ロック図である。
【００２５】この第２の実施の形態は、第１の実施の形
態における補正パルス発生回路５に代えて、パルス幅補
正値を記憶しておきその値の信号ＷＣＳを出力するパル
ス幅補正レジスタ５１と、所定の最大値をもちカウンタ
１からの第１のオーバーフロー信号ＯＦ１をカウントし
て最大値までカウントアップし、初期値（０）に戻って
カウントアップするという動作をくり返えし、そのカウ
ント（ＯＦＣ）を出力するオーバーフローカウンタ５４
と、パルス幅補正レジスタ５１からのパルス幅補正値
（ＷＣＳ）とオーバーフローカウンタ５４からのカウン
ト値（ＯＦＣ）とを入力し、カウント値（ＯＦＣ）が
“０”から最大値になるまでの一周期の間にパルス幅補
正値（ＷＣＳ）と同一の回数だけアクティブレベルの補
正パルス付加タイミング信号ＣＰＡＴを出力するパルス
幅補正テーブル５５と、カウンタ１のカウント値が最大
値を示す期間アクティブレベルとなる基本補正パルスＰ
ｃｆを出力するＡＮＤゲートＧ５１と、補正パルス付加
タイミング信号ＣＰＡＴと基本補正パルスＰｃｆとの論
理積をとり補正パルスＰｃとして出力するＡＮＤゲート
Ｇ５２とを備えた補正パルス発生回路５ａを設けたもの
である。
態における補正パルス発生回路５に代えて、パルス幅補
正値を記憶しておきその値の信号ＷＣＳを出力するパル
ス幅補正レジスタ５１と、所定の最大値をもちカウンタ
１からの第１のオーバーフロー信号ＯＦ１をカウントし
て最大値までカウントアップし、初期値（０）に戻って
カウントアップするという動作をくり返えし、そのカウ
ント（ＯＦＣ）を出力するオーバーフローカウンタ５４
と、パルス幅補正レジスタ５１からのパルス幅補正値
（ＷＣＳ）とオーバーフローカウンタ５４からのカウン
ト値（ＯＦＣ）とを入力し、カウント値（ＯＦＣ）が
“０”から最大値になるまでの一周期の間にパルス幅補
正値（ＷＣＳ）と同一の回数だけアクティブレベルの補
正パルス付加タイミング信号ＣＰＡＴを出力するパルス
幅補正テーブル５５と、カウンタ１のカウント値が最大
値を示す期間アクティブレベルとなる基本補正パルスＰ
ｃｆを出力するＡＮＤゲートＧ５１と、補正パルス付加
タイミング信号ＣＰＡＴと基本補正パルスＰｃｆとの論
理積をとり補正パルスＰｃとして出力するＡＮＤゲート
Ｇ５２とを備えた補正パルス発生回路５ａを設けたもの
である。
【００２６】この補正パルス発生回路５ａのパルス幅補
正テーブル５５は、例えば図４（Ａ）に示すように、オ
ーバーフローカウンタ５４からのカウント値（ＯＦＣ）
をデコードするデコーダ５５１と、このデコーダ５５１
のデコード出力を、パルス幅補正値（ＷＣＳ）の各ビッ
トそれぞれと対応しかつこれら各ビットそれぞれがもつ
最大値の数だけのデコード出力と互いに重複することな
く接続して出力する複数ビットに変換するテーブル部５
５２と、このテーブル部５５２の変換出力とその対応す
るパルス幅補正値（ＷＣＳ）のビットとの論理積をとる
ＡＮＤゲートＧ５５１〜Ｇ５５４と、これらＡＮＤゲー
トＧ５５１〜Ｇ５５４の出力信号の論理和をとり補正パ
ルス付加タイミング信号ＣＰＡＴとして出力するＯＲゲ
ートＧ５５５とを備えた構成となっている。なお、この
第２の実施の形態においても、パルス幅補正値（ＷＣ
Ｓ）の最大値、オーバーフローカウンタ５４の最大値は
“１５”である。
正テーブル５５は、例えば図４（Ａ）に示すように、オ
ーバーフローカウンタ５４からのカウント値（ＯＦＣ）
をデコードするデコーダ５５１と、このデコーダ５５１
のデコード出力を、パルス幅補正値（ＷＣＳ）の各ビッ
トそれぞれと対応しかつこれら各ビットそれぞれがもつ
最大値の数だけのデコード出力と互いに重複することな
く接続して出力する複数ビットに変換するテーブル部５
５２と、このテーブル部５５２の変換出力とその対応す
るパルス幅補正値（ＷＣＳ）のビットとの論理積をとる
ＡＮＤゲートＧ５５１〜Ｇ５５４と、これらＡＮＤゲー
トＧ５５１〜Ｇ５５４の出力信号の論理和をとり補正パ
ルス付加タイミング信号ＣＰＡＴとして出力するＯＲゲ
ートＧ５５５とを備えた構成となっている。なお、この
第２の実施の形態においても、パルス幅補正値（ＷＣ
Ｓ）の最大値、オーバーフローカウンタ５４の最大値は
“１５”である。
【００２７】このような構成とすることにより、まず第
１のオーバーフロー信号ＯＦ１が発生するごとに、デコ
ーダ５５１のデコード出力は、０番の出力から順次１本
ずつアクティブレベルとなって１５番の出力まで進み、
再び０番に戻って同様の動作をくり返えす。そして、例
えば、パルス幅補正値（ＷＣＳ）が“１”であれば、Ａ
ＮＤゲートＧ５５１のみと接続するテーブル部５５２の
出力が１回だけ補正パルス付加タイミング信号ＣＰＡＴ
として出力され、“２”であれば、ＡＮＤゲートＧ５５
２のみと接続するテーブル部５５２の出力が２回出力さ
れ、“３”であれば、ＡＮＤゲートＧ５５１，Ｇ５５２
と接続するテーブル部５５２の出力が３回出力される。
これら補正パルス付加タイミング信号ＣＰＡＴは次の第
１のオーバーフロー信号ＯＦ１まで保持されるので、第
１の実施の形態と同様に、パルス幅補正値（ＷＣＳ）に
応じた回数だけ補正パルスＰｃが基本のＰＷＭパルスＰ
ｐｗｍｆに付加され、連続する１６個のＰＷＭパルスＰ
ｐｗｍのパルス幅の平均値に対する分解能を、４ビット
分向上させることができる。
１のオーバーフロー信号ＯＦ１が発生するごとに、デコ
ーダ５５１のデコード出力は、０番の出力から順次１本
ずつアクティブレベルとなって１５番の出力まで進み、
再び０番に戻って同様の動作をくり返えす。そして、例
えば、パルス幅補正値（ＷＣＳ）が“１”であれば、Ａ
ＮＤゲートＧ５５１のみと接続するテーブル部５５２の
出力が１回だけ補正パルス付加タイミング信号ＣＰＡＴ
として出力され、“２”であれば、ＡＮＤゲートＧ５５
２のみと接続するテーブル部５５２の出力が２回出力さ
れ、“３”であれば、ＡＮＤゲートＧ５５１，Ｇ５５２
と接続するテーブル部５５２の出力が３回出力される。
これら補正パルス付加タイミング信号ＣＰＡＴは次の第
１のオーバーフロー信号ＯＦ１まで保持されるので、第
１の実施の形態と同様に、パルス幅補正値（ＷＣＳ）に
応じた回数だけ補正パルスＰｃが基本のＰＷＭパルスＰ
ｐｗｍｆに付加され、連続する１６個のＰＷＭパルスＰ
ｐｗｍのパルス幅の平均値に対する分解能を、４ビット
分向上させることができる。
【００２８】なお、この第２の実施の形態の回路構成
は、第１の実施の形態に比べ、回路規模を小さくするこ
とができるという利点がある。また、パルス幅補正テー
ブル５５を、図４（Ｂ）に示すように、パルス幅補正レ
ジスタ５１からのパルス幅補正値（ＷＣＳ）とオーバー
フローカウンタ５４のカウント値ＯＦＣとをアドレスと
してこのアドレスをアクセスし、対応する補正パルス付
加タイミング信号ＣＰＡＴを出力するＲＯＭ部５５３を
備えた構成とすることもできる。
は、第１の実施の形態に比べ、回路規模を小さくするこ
とができるという利点がある。また、パルス幅補正テー
ブル５５を、図４（Ｂ）に示すように、パルス幅補正レ
ジスタ５１からのパルス幅補正値（ＷＣＳ）とオーバー
フローカウンタ５４のカウント値ＯＦＣとをアドレスと
してこのアドレスをアクセスし、対応する補正パルス付
加タイミング信号ＣＰＡＴを出力するＲＯＭ部５５３を
備えた構成とすることもできる。
【００２９】
【発明の効果】以上説明したように本発明は、パルス幅
設定値で定まるパルス幅で一定周期で発生する基本のＰ
ＷＭパルスに対し、上記パルス幅設定値が１カウント異
なる２つの基本のＰＷＭパルスのパルス幅の差に相当す
るパルス幅の補正パルスを、基本のＰＷＭパルスのＮ個
のうちのパルス幅補正値に応じた個数の基本のＰＷＭパ
ルスに付加してそのパルス幅を補正パルスのパルス幅分
だけ広げるようにしたので、クロックパルスの周波数を
上げることなく、またカウンタのビット数を多くするこ
となく、更にアナログ型の遅延回路を多数使用すること
なくして回路規模が増大するのを抑え、かつパルス幅の
精度が低下するのを防止しつつ、ＰＷＭパルスの平均し
たパルス幅に対する分解能を向上させることができる効
果がある。
設定値で定まるパルス幅で一定周期で発生する基本のＰ
ＷＭパルスに対し、上記パルス幅設定値が１カウント異
なる２つの基本のＰＷＭパルスのパルス幅の差に相当す
るパルス幅の補正パルスを、基本のＰＷＭパルスのＮ個
のうちのパルス幅補正値に応じた個数の基本のＰＷＭパ
ルスに付加してそのパルス幅を補正パルスのパルス幅分
だけ広げるようにしたので、クロックパルスの周波数を
上げることなく、またカウンタのビット数を多くするこ
となく、更にアナログ型の遅延回路を多数使用すること
なくして回路規模が増大するのを抑え、かつパルス幅の
精度が低下するのを防止しつつ、ＰＷＭパルスの平均し
たパルス幅に対する分解能を向上させることができる効
果がある。
【００３０】
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】図１に示された実施の形態の動作を説明するた
めの各部信号のタイミング図である。
めの各部信号のタイミング図である。
【図３】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図４】図３に示された実施の形態のパルス幅補正テー
ブルの部分の具体例を示す回路図である。
ブルの部分の具体例を示す回路図である。
【図５】従来のＰＷＭパルス発生回路の第１の例を示す
ブロック図である。
ブロック図である。
【図６】図５に示されたＰＷＭパルス発生回路の動作を
説明するための各部信号の波形図である。
説明するための各部信号の波形図である。
【図７】従来のＰＷＭパルス発生回路の第２の例を示す
回路図である。
回路図である。
【図８】図７に示されたＰＷＭパルス発生回路の動作を
説明するための各部信号の波形図である。
説明するための各部信号の波形図である。
１ カウンタ ２ パルス幅設定レジスタ ３ 比較器 ４ フリップフロップ回路 ５，５ａ 補正パルス発生回路 ６ パルス合成回路 ７ 選択回路 ５１ パルス幅補正レジスタ ５２ 加算器 ５３ 合計レジスタ ５４ オーバーフローカウンタ ５５ パルス幅補正テーブル ＤＬ１〜ＤＬ３ 遅延回路 Ｇ５１，Ｇ５２ ＡＮＤゲート
Claims (6)
- 【請求項１】 パルス幅設定値と対応するパルス幅の基
本のＰＷＭパルスを一定の周期で発生する基本ＰＷＭパ
ルス発生部と、前記パルス幅設定値が１カウント異なる
２つの前記基本のＰＷＭパルスのパルス幅の差に相当す
るパルス幅の補正パルスを前記基本のＰＷＭパルスのＮ
個（Ｎは正の整数）のうちのパルス幅補正値に応じた個
数の基本のＰＷＭパルスに付加してそのパルス幅を前記
補正パルスのパルス幅分だけ広げるパルス幅補正手段と
を有することを特徴とするＰＷＭパルス発生回路。 - 【請求項２】 基本ＰＷＭパルス発生部を、クロックパ
ルスを“０”から最大値までカウントアップし前記最大
値を越えるとオーバーフロー信号を出力すると共に再び
“０”からカウントアップする動作をくり返えすカウン
タと、パルス幅設定値を記憶し出力するパルス幅設定レ
ジスタと、前記カウンタのカウント値が前記パルス幅設
定値と一致したとき一致信号を出力する比較器と、前記
オーバーフロー信号によりアクティブレベルとなり前記
一致信号によりインアクティブレベルとなる基本のＰＷ
Ｍパルスを発生するフリップフロップ回路とを含む回路
とし、パルス幅補正手段を、前記カウンタのカウント値
が最大値を示す期間アクティブレベルとなる基本補正パ
ルスを発生する第１の論理ゲート、パルス幅補正値を記
憶し出力するパルス幅補正レジスタ、前記カウンタから
のオーバーフロー信号のＮ個のうちの前記パルス幅補正
値に応じた個数だけ前記基本補正パルスを選択し補正パ
ルスとして出力する補正パルス生成部を備えた補正パル
ス発生回路と、前記基本のＰＷＭパルスと前記補正パル
スとを合成するパルス合成回路とを含む回路とした請求
項１記載のＰＷＭパルス発生回路。 - 【請求項３】 補正パルス発生回路の補正パルス生成部
を、所定の最大値をもちカウンタからのオーバーフロー
信号に同期してパルス幅補正レジスタからのパルス幅補
正値を累積加算しその値が前記最大値を越えるごとに補
正パルス用のオーバーフロー信号を出力して前記カウン
タからの次のオーバーフロー信号が発生するまで保持す
る加算器及びレジスタと、第１の論理ゲートからの基本
補正パルスと前記補正パルス用のオーバーフロー信号と
の論理積をとって補正パルスとして出力する第２の論理
ゲートとを備えた回路とした請求項２記載のＰＷＭパル
ス発生回路。 - 【請求項４】 補正パルス発生回路の補正パルス生成部
を、所定の最大値をもちカウンタからのオーバーフロー
信号をカウントしてカウントアップし前記最大値までカ
ウントアップした後初期値に戻りカウントアップをくり
返えしそのカウント値を出力するオーバーフローカウン
タと、パルス幅補正レジスタからのパルス幅補正値と前
記オーバーフローカウンタからのカウント値とを入力し
このカウント値が前記初期値から前記最大値となる一周
期の間に前記パルス幅補正値と同一の回数の補正パルス
付加タイミング信号を発生するパルス幅補正テーブル
と、前記補正パルス付加タイミング信号と第１の論理ゲ
ートからの基本補正パルスとの論理積をとって補正パル
スとして出力する第２の論理ゲートとを備えた回路とし
た請求項２記載のＰＷＭパルス発生回路。 - 【請求項５】 パルス幅補正テーブルを、オーバーフロ
ーカウンタからのカウント値をデコードするデコーダ
と、このデコーダの出力を、パルス幅補正値の各ビット
それぞれと対応しかつこれら各ビットそれぞれがもつ最
大値の数だけの前記デコーダの出力と互いに重複するこ
となく接続して出力する複数ビットに変換するテーブル
部と、このテーブル部の出力の複数ビットそれぞれと前
記パルス幅補正値の対応するビットとの論理積をとって
出力する複数のＡＮＤゲートと、これら複数のＡＮＤゲ
ートの出力信号の論理和をとって補正パルス付加タイミ
ング信号として出力するＯＲゲートとを備えた回路とし
た請求項４記載のＰＷＭパルス発生回路。 - 【請求項６】 パルス幅補正テーブルを、パルス幅補正
値とオーバーフローカウンタからのカウント値とによっ
て定まるアドレスをアクセスして補正パルス付加タイミ
ング信号を出力する記憶回路を備えた回路とした請求項
４記載のＰＷＭパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27776096A JP2957493B2 (ja) | 1996-10-21 | 1996-10-21 | Ｐｗｍパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27776096A JP2957493B2 (ja) | 1996-10-21 | 1996-10-21 | Ｐｗｍパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10126235A JPH10126235A (ja) | 1998-05-15 |
| JP2957493B2 true JP2957493B2 (ja) | 1999-10-04 |
Family
ID=17587960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27776096A Expired - Fee Related JP2957493B2 (ja) | 1996-10-21 | 1996-10-21 | Ｐｗｍパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2957493B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3817958B2 (ja) * | 1999-03-16 | 2006-09-06 | セイコーエプソン株式会社 | Ｐｗｍ制御回路、マイクロコンピュータ、及び電子機器 |
| KR100390384B1 (ko) * | 2001-02-09 | 2003-07-07 | 주식회사 엘리코파워 | 펄스 분산기법을 이용한 펄스폭 변조기 및 임의 주파수발생기 |
| KR100657162B1 (ko) * | 2001-04-26 | 2006-12-12 | 매그나칩 반도체 유한회사 | 프로그래머블 펄스폭 변조 회로 |
| JP2004103523A (ja) * | 2002-09-13 | 2004-04-02 | Hitachi Hometec Ltd | 誘導加熱調理器 |
| US7568117B1 (en) * | 2005-10-03 | 2009-07-28 | Zilker Labs, Inc. | Adaptive thresholding technique for power supplies during margining events |
| US8638076B2 (en) | 2008-10-23 | 2014-01-28 | Intersil Americas Inc. | Transient processing mechanism for power converters |
-
1996
- 1996-10-21 JP JP27776096A patent/JP2957493B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10126235A (ja) | 1998-05-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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