JP2661596B2

JP2661596B2 - Ｃｄ−ｒｏｍ用ｄｒａｍアドレス生成回路

Info

Publication number: JP2661596B2
Application number: JP7227236A
Authority: JP
Inventors: 昭典櫻井
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-08-10
Filing date: 1995-08-10
Publication date: 1997-10-08
Anticipated expiration: 2015-08-10
Also published as: JPH0954702A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤＲＡＭを使用する
ＣＤ−ＲＯＭ装置に関し、特にＣＤ−ＲＯＭ用ＤＲＡＭ
のアドレス生成回路に関する。

【０００２】

【従来の技術】従来、この種のＣＤ−ＲＯＭ用ＤＲＡＭ
のアドレス生成回路は、図６に示すような構成とされて
いる。不図示のＣＤドライブからのシリアルデータを入
力処理ブロックが１バイト単位のデータに変換し、不図
示のＤＲＡＭ（ダイナミックアクセスメモリ）に書き込
む。そのときの書込みアドレスは入力アドレスカウンタ
１９で生成され、マルチプレクサ１１を通して出力され
る。

【０００３】データは同期パターンの次から「０」番
地、「１」番地の順に「２３３９」番地までＤＲＡＭに
書き込まれ、次にエラー訂正処理が行われる。

【０００４】エラー訂正処理は、図５に示すように、Ｐ
系列のシンドローム演算については、「０」、「８
６」、「１７２」、…という具合に「８６」おきにデー
タを読み出してシンドローム演算を行う。またＱ系列
は、「０」、「８８」、「１７６」、…という具合に
「８８」おきに読み出してシンドローム演算を行う。

【０００５】４３進カウンタ３は、Ｑ系列時には系列内
のデータをカウントし、Ｐ系列時には系列数をカウント
するカウンタである。

【０００６】２６進カウンタ２は、Ｑ系列時には系列数
をカウントし、Ｐ系列時には系列内のデータをカウント
するカウンタである。

【０００７】Ｐ系列の場合、４３進カウンタの出力を
〈43〉、２６進カウンタの出力を〈26〉とすると、Ｐ系
列のシンドローム演算アドレスは次式（１）で与えられ
る。

【０００８】〈26〉×８６＋〈43〉×２ …(1)

【０００９】２６進カウンタ２の出力（＝〈26〉）は、
マルチプレクサ６で選択され、ラッチ１７に内部クロッ
ク（不図示）で取り込まれ、ラッチ１７の出力が４３倍
ＲＯＭ１８のアドレスとして入力される。

【００１０】４３倍ＲＯＭ１８の出力は〈26〉×43とな
り、これを左シフトしたもの（〈26〉×86）と、４３進
カウンタ３の出力（＝〈43〉）を左シフトしたもの
（〈43〉×２）と、を加算器２０で加算することによ
り、上式（１）のＰ系列のシンドローム演算アドレスが
生成される。

【００１１】Ｑ系列のシンドローム演算アドレスは次式
（２）にて与えられる。

【００１２】〈26〉＜１６のとき（〈43〉＋〈26〉）×86＋〈43〉×２１６≦〈26〉＜２８のとき（〈43〉＋〈26〉−25）×86＋〈43〉×２２８≦〈26〉のとき（〈43〉＋〈26〉−51）×86＋〈43〉×２

【００１３】上式（２）の下線部はリミッタ５で生成す
る。４３進カウンタ３の出力と２６進カウンタ２の出力
を加算器４で加算し、リミッタ５に入力する。

【００１４】リミッタ５の出力はマルチプレクサ６で選
択され、ラッチ１７でラッチされて４３倍ＲＯＭ１８の
アドレスとして入力される。

【００１５】４３倍ＲＯＭ１８の出力が、上式（２）に
おける（下線部）×４３となり、これをシフトして４３
進カウンタ３の出力と加算器２０で加算することによ
り、Ｑ系列のシンドローム演算アドレスが生成される。

【００１６】エラー訂正を行った後、データ出力を行
う。

【００１７】ＤＲＡＭからのデータ出力用のアドレスは
出力アドレスカウンタ２１で生成され、マルチプレクサ
１１を通して出力される。マルチプレクサ１１の出力は
加算器１５で上位アドレスと加算され、ロウ・カラムア
ドレス選択回路１６に入力される。

【００１８】ロウ・カラムアドレス選択回路１６では、
上位アドレスがロウアドレスとして、下位アドレスがカ
ラムアドレスとして選択され、ＤＲＡＭアドレス出力と
なる。

【００１９】図５を参照して、ＤＲＡＭのメモリアドレ
スについて説明する。図５における各数字はＣＤドライ
ブから入力されてくる順番を示す。また、図５に破線で
示す境界線は１Ｍ（１メガビット）ＤＲＡＭを用いた場
合の同一ロウアドレス内に含まれるアドレスの境界を示
す。

【００２０】Ｑ系列のシンドローム演算を行うときのア
ドレスは「８８」ずつ増加する（図５において斜め方向
に進む）。Ｐ系列のシンドローム演算を行うときのアド
レスは「８６」ずつ増加する（図５において縦方向に増
加する）。

【００２１】この「８６」または「８８」ずつ増加する
アドレスを生成するために４３倍するＲＯＭ（４３倍Ｒ
ＯＭ１８）を用いる場合もある。この時、ＤＲＡＭをペ
ージモードでアクセスする際、境界線内のデータのロウ
アドレスを指定し、その後カラムアドレスとカラムアド
レスストローブ（ＣＡＳ）信号のみを変化させることに
より、カラムアドレスストローブ（ＣＡＳ）信号をアク
ティブとした個数のデータをＤＲＡＭへ書き込みまたは
読み出すことができる。これがページモードアクセスと
なる。

【００２２】上記したＤＲＡＭアドレス生成のタイミン
グ波形を図７、図８、図９に示す。

【００２３】図７は、ＣＤドライブからの入力データの
入力を２バイトずつＤＲＡＭに書き込む際のアドレス生
成に関するタイミング波形を示した図である。

【００２４】図６及び図７を参照して、入力アドレス生
成用のアドレスカウンタ１９はＣＤドライブからのデー
タが入力される毎にカウントアップし、マルチプレクサ
１１で選択され、加算器１５で上位アドレスと加算さ
れ、ロウ・カラムアドレス選択回路１６にてロウアドレ
スとカラムアドレスが選択されてＤＲＡＭアドレスとし
て出力される。すなわち、図７を参照して、最初のバイ
トデータのロウアドレス（ＲＡ０）を指定した後、該バ
イトデータのカラムアドレスＣＡ０、続いて次のバイト
データのカラムアドレスＣＡ１がＤＲＡＭアドレスとし
て出力され、これらに対応してカラムアドレスストロー
ブ（ＣＡＳ）信号がアクティブとされ、２バイトデータ
が連続して書き込まれる。

【００２５】図８は、エラー訂正のシンドローム演算を
３バイトずつ行う場合のアドレス生成のタイミング波形
を示した図である。

【００２６】エラー訂正のシンドローム演算において
も、演算毎にシンドローム演算用アドレス生成回路を介
して生成されたアドレスが加算器１５で上位アドレスと
加算されＤＲＡＭアドレスとして出力される。

【００２７】すなわち、図８を参照して、２６進カウン
タ２の出力、または２６進カウンタ２と４３進カウンタ
３の出力の和のリミッタ５出力をラッチパルスでラッチ
１７に取り込み、４３倍ＲＯＭ１８の出力と４３進カウ
ンタ３の出力とを加算する加算器２０出力がマルチプレ
クサ１１で選択され、加算器１５で上位アドレスと加算
されロウ・カラムアドレス選択回路１６で選択され、先
頭データのロウアドレス（ＲＡ０）を指定した後、該先
頭データのカラムアドレスＣＡ０、次データのカラムア
ドレスＣＡ１、３番目のデータのカラムアドレスＣＡ２
がＤＲＡＭアドレスとして連続して出力され、３つのデ
ータが読み出される。

【００２８】図９は、ホストコンピュータへの出力を４
バイトずつ行う場合のアドレス生成に関するタイミング
図である。

【００２９】出力データのアドレスカウンタ２１はデー
タが不図示のホストコンピュータから読み出される毎に
カウントアップし、マルチプレクサ１１で選択され、加
算器１５で上位アドレスと加算され、ロウ・カラムアド
レス選択回路１６で選択されＤＲＡＭアドレスとして出
力される。すなわち、図９を参照して、先頭データのロ
ウアドレス（ＲＡ０）を指定した後、そのカラムアドレ
スＣＡ０、つづいて第２〜第４番目のカラムアドレスＣ
Ａ１、ＣＡ２、ＣＡ３がＤＲＡＭアドレスとして出力さ
れ、これらに対応してカラムアドレスストローブ（ＣＡ
Ｓ）信号がアクティブとされ、４バイトデータが連続し
て読み出される。

【００３０】図７ないし図９を参照して、ＤＲＡＭアド
レスのカラムアドレスを変化させるために、従来例で
は、全ての回路を動作させることが必要とされる。すな
わち、入力データ書き込み時及び出力データ読み出し時
にはカウンタをアドレス分全て動作させることが必要と
され、またエラー訂正時には２６進カウンタ、４３進カ
ウンタ、４３倍ＲＯＭ等を全て動作させることが必要と
されている。

【００３１】

【発明が解決しようとする課題】上記した従来のＣＤ−
ＲＯＭ用ＤＲＡＭアドレス生成回路は、ＣＤドライブか
らの入力データのアドレス生成用回路、シンドローム演
算用アドレス生成回路、出力データのアドレス生成回路
の全てを内部サイクルの時間内に処理しなければならな
いため、内部サイクルが短くなるに伴い動作周波数の高
速化が要求され、回路規模が増大し、消費電力も大きく
なるという課題がある。

【００３２】特に、ＣＤ−ＲＯＭのデータ読み出し速度
が高速化するにつれ、１セクタ分の処理に許される時間
区間が短くなり、処理にかけるサイクル数が減少する
（４倍速では１セクタ２３４０バイトの処理時間は倍速
モードの１／２となり、倍速では１セクタ分のデータが
入力される時間内に１セクタ分の訂正処理が終了する場
合でも、４倍速では１セクタ分の訂正処理が終わらない
場合がある）。すなわち、上記従来のＣＤ−ＲＯＭ用Ｄ
ＲＡＭアドレス生成回路においては、シンドローム演算
用アドレスを生成する際に毎回長い信号パスを通ってア
ドレス生成が行なわれるため高速化に対応できないとい
う問題を有する。

【００３３】従って、本発明は上記問題点を解消し、回
路規模を縮小し、低消費電力化を達成するＣＤ−ＲＯＭ
用ＤＲＡＭアドレス生成回路を提供することを目的とす
る。

【００３４】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＣＤドライブからの入力データをＤＲＡ
Ｍに書き込むためのアドレス生成回路と、ＣＤ−ＲＯＭ
のエラー訂正用のアドレス生成回路と、前記ＤＲＡＭか
らホストコンピュータ側へデータを出力するためのアド
レス生成回路と、前記複数のアドレス生成回路の出力を
選択する選択回路と、前記選択回路の出力値をロードし
該出力値に対して予め定めた所定値を加算する累積加算
回路と、を備えたことを特徴とするＣＤ−ＲＯＭ用ＤＲ
ＡＭアドレス生成回路を提供する。

【００３５】本発明のＣＤ−ＲＯＭ用ＤＲＡＭアドレス
生成回路は、データ入力、エラー訂正、データ出力のア
ドレス生成回路の他に、先頭アドレスに所定値を累積加
算する回路からなる、ページモード用のアドレス生成回
路を備えたことにより、内部サイクルが短くなってもペ
ージモード用アドレス生成回路のみを高速化し、データ
入力、エラー訂正、データ出力の各アドレス生成回路を
高速化することは必要とされないため、素子のサイズを
小さくすることができ、また低消費電力化を図ることが
できる。

【００３６】特に本発明によれば、所定のカウンタを含
むＣＤ−ＲＯＭのエラー訂正のためのシンドローム演算
用アドレス生成回路から出力されるアドレスを、ＤＲＡ
Ｍをページモードでアクセスする際の先頭アドレスとし
て用い、該ページモードにおける後続カラムアドレスを
前記先頭アドレスにＰ系列とＱ系列に応じてそれぞれ予
め定めた所定値を累積加算して生成するように構成した
ことにより、シンドローム演算用アドレス生成時におい
て、ページモードのアドレス生成用の信号パスが前記従
来例よりも大幅に短縮し、このためシンドローム演算用
アドレス生成を容易に高速化することができる。

【００３７】

【発明の実施の形態】図面を参照して、本発明の実施の
形態を以下に説明する。

【００３８】以下に説明する本発明の一実施形態におい
ては、入力データはＤＲＡＭに２バイト連続で書き込
み、出力データはＤＲＡＭから４バイト連続で読み出し
を行うものとする。

【００３９】図１に、本発明の一実施形態の構成をブロ
ック図にて示す。図１において、１は入力データ用アド
レスカウンタ（書き込みアドレス生成用カウンタ）であ
り、不図示のＣＤドライブからデータが２バイト入力さ
れると「１」カウントアップする。入力データ用アドレ
スカウンタ１の出力は１ビット左シフト（２倍）してマ
ルチプレクサ１１のＡ入力に接続し、Ａ入力のＬＳＢ
（最下位ビット）には“０”を入力する。

【００４０】マルチプレクサ１１のＡ入力に接続される
データは、ＣＤドライブからのデータを不図示のＤＲＡ
Ｍに書き込むときに選択され、ＤＲＡＭの入力アドレス
となる。

【００４１】この様子を図５のＤＲＡＭのメモリマップ
に示す。図５における各数字はＣＤドライブから入力さ
れてきた順を示している。

【００４２】図１において、２６進カウンタ、４３進カ
ウンタ３、加算器４、リミッタ５、マルチプレクサ６、
ラッチ７、４３倍ＲＯＭ８，加算器９の構成及び相互の
接続は、図６に示した前記従来例と同じであるが、ラッ
チ７のラッチタイミングクロック（ラッチパルス）は図
３に示すようなものとされ、前記従来例（図８参照）と
異なる。すなわち、エラー訂正のシンドローム演算を例
えば３バイトずつ行う場合、本実施形態においては、図
３に示すように、ラッチ７は、マルチプレクサ６から出
力されるシンドローム演算のためのページモードの先頭
アドレスのみをラッチパルスにて取り込む。これに対し
て、図８に示す従来例においては、シンドローム演算を
３バイトずつ行う場合、ラッチ１７は各アドレス毎にラ
ッチパルスにてマルチプレクサ６から出力されるカウン
タ出力をラッチしている。

【００４３】加算器９の出力はマルチプレクサ１１のＢ
入力に接続される。マルチプレクサ１１のＢ入力に接続
されるデータは、エラー訂正のシンドローム演算を行う
ときに選択される。

【００４４】１０は出力データ用アドレスカウンタで、
４バイトのデータを不図示のＤＲＡＭから読み出すと１
つカウントアップするカウンタである。出力データ用ア
ドレスカウンタ１０の出力は２ビット左シフトして（す
なわち４倍して）マルチプレクサ１１のＣ入力に接続さ
れる。Ｃ入力の下位２ビットには“００”を入力する。
マルチプレクサ１１のＣ入力に接続されるデータはＤＲ
ＡＭからデータ出力を行うときに選択される。

【００４５】マルチプレクサ１１の出力は、ロード付き
フリップフロップ（単に「Ｆ／Ｆ」ともいう）１４のロ
ード値入力ａに接続される。

【００４６】また、一定値選択回路１３は、ＤＲＡＭへ
のデータ入力、及びデータ出力を行うときには「１」を
出力し、Ｐ系列のシンドローム演算を行う場合には「８
６」を、Ｑ系列のシンドローム演算を行う場合は「８
８」を選択的に出力する回路で、その出力は加算器１２
の一方の入力端に接続される。

【００４７】加算器１２の他方の入力端にはロード付き
Ｆ／Ｆ１４の出力が接続され、加算器１２の出力はロー
ド付きＦ／Ｆ１４の入力端ｂに接続されている。

【００４８】ロード付きＦ／Ｆ１４の出力は加算器１５
の一方の入力となり、加算器１５の他方の入力の上位ア
ドレスと加算されてロウ・カラムアドレス選択回路１６
に入力される。

【００４９】そして、ロウ・カラムアドレス選択回路１
６の出力が、ＤＲＡＭのアドレスとして出力される。

【００５０】次に本実施形態の動作について説明する。

【００５１】図２を参照して、本実施形態における入力
データのＤＲＡＭへの書込み動作について説明する。図
２には、ＣＤドライブからの入力データをＤＲＡＭに書
き込む際のアドレス出力についてのタイミングチャート
が示されている。

【００５２】図２を参照して、入力データ用アドレスカ
ウンタ１は、入力データが２バイト入力されるごとに１
つカウントアップし、マルチプレクサ１１に１ビット左
シフトして入力されるため、ロード付きＦ／Ｆ１４のロ
ード値入力は０、２、４、…となる。

【００５３】このデータは、図２に示すロード信号によ
りロード付きＦ／Ｆ１４にロードされる。ロード付きＦ
／Ｆ１４の出力は加算器１５にて上位アドレスと加算さ
れ、０番目のデータ（先頭データ）のＤＲＡＭ上のアド
レスとなる。

【００５４】加算器１５の出力を、ロウ・カラムアドレ
ス選択回路１６にて、ロウアドレスとカラムアドレスを
切り換え制御するＲＡ／ＣＡ選択信号（図２参照）で切
り換えて、０番目のデータのロウアドレス（ＲＡ０）、
カラムアドレス（ＣＡ０）の順に出力する。

【００５５】１番目のデータのカラムアドレス（ＣＡ
１）としては、ロード付きＦ／Ｆ１４への加算器１２の
出力のロードを制御するロード付きＦ／Ｆクロックで０
番目のデータのアドレスに「１」加算した値が出力され
る。すなわち、０番目のデータの下位アドレスはロード
付きＦ／Ｆ１４から出力され、加算器１５にて上位アド
レスと加算されるが、その際、ロード付きＦ／Ｆ１４の
出力は加算器１２の一の入力端に入力され、加算器１２
は一定値選択回路１３から出力される「１」を他の入力
端に入力し、これらの加算結果がロード付きＦ／Ｆクロ
ック（図２参照）でロード付きＦ／Ｆ１４にロードさ
れ、このため、０番目のデータのアドレスに「１」加算
した値がロウ・カラムアドレス選択回路１６に次のアド
レスとして入力される。

【００５６】同様にして、本実施例においては、ＤＲＡ
Ｍへのデータ入力時、偶数番目のデータのアドレスは、
アドレスカウンタ１で生成された値がロード付きＦ／Ｆ
１４にロードされ、奇数番目のデータのアドレスはロー
ド付きＦ／Ｆ１４の値に「１」加算されて生成される。

【００５７】次に、図３を参照して、本実施形態におけ
るエラー訂正のシンドローム演算について説明する。

【００５８】本実施形態において、２６進カウンタ２、
４３進カウンタ３は前記従来例と同様に動作するが、ラ
ッチ７のラッチクロックのタイミングが相違している。
ラッチ７のラッチクロックは、ページモードの先頭のア
ドレスとなる値のみ取り込み、４３倍ＲＯＭ８のアドレ
スとする。

【００５９】加算器９の出力は、マルチプレクサ１１で
選択され、エラー訂正のシンドローム演算アドレスとな
る。

【００６０】マルチプレクサ１１の出力は、図３に示す
ロード信号によりロード付きＦ／Ｆ１４にロードされ
る。ここで、加算器９の出力（すなわちシンドローム演
算アドレス生成回路の出力）はロード信号が次にアクテ
ィブとなるまでに決定すれば良い。

【００６１】本実施形態では、４３倍ＲＯＭ８のアドレ
ス入力から出力まで加算器９の遅延を考慮して３．５サ
イクル分許容される。

【００６２】マルチプレクサ１１の出力は、加算器１５
で上位アドレスと加算されて０番目のデータのＤＲＡＭ
上のアドレスとなる。これを、ロウ・カラムアドレス選
択回路１６にて、図３に示すように、ＲＡ／ＣＡ選択信
号で切り替えて、０番目のデータのロウアドレス（ＲＡ
０）、カラムアドレス（ＣＡ０）の順に出力する。

【００６３】Ｑ系列の場合、１番目のデータのカラムア
ドレス（ＣＡ１）、２番目のデータのカラムアドレス
（ＣＡ２）として、ロード付きＦ／Ｆクロックで「８
８」ずつ加算され、それぞれ「８８」、「１７６」が出
力される。すなわち、Ｑ系列の場合、一定値選択回路１
３の出力は「８８」とされ、ロード付きＦ／Ｆ１４の前
回の出力に加算器１２で「８８」を加算した値がロード
付きＦ／Ｆ１４にロード付きＦ／Ｆクロックでロードさ
れる。Ｐ系列の場合は、１番目のデータのカラムアドレ
ス（ＣＡ１）、２番目のデータのカラムアドレス（ＣＡ
２）は、ロード付きＦ／Ｆクロックで「８６」ずつ加算
され、「８６」、「１７２」となる。

【００６４】本実施形態においては、シンドローム演算
時におけるＤＲＡＭのページモード読み出しの際に先頭
アドレスを前記従来例のシンドローム演算用アドレス生
成回路で生成した後は、加算器１２、Ｆ／Ｆ１４、一定
値選択回路１３を用いて一定値を累積加算してページモ
ードにおけるカラムアドレスを順次生成していく構成と
したことにより、前記従来例と比べてシンドローム演算
用アドレス生成用の信号パスが短縮し、このためシンド
ローム演算用アドレス生成を高速化することができる。

【００６５】次に、図４を参照して、ＤＲＡＭからのデ
ータ出力（４バイト連続読み出し）のアドレス生成のタ
イミングを説明する。

【００６６】アドレスカウンタ１０は、出力データが４
バイト出力されるごとにカウントアップし、マルチプレ
クサ１１に２ビットシフトして入力されるため、ロード
付きＦ／Ｆ１４のロード値入力は、０、４、８、…とな
る。

【００６７】このデータは、図４に示すロード信号によ
りロード付きＦ／Ｆ１４にロードされる。ロード付きＦ
／Ｆ１４の出力は加算器１５で上位アドレスと加算され
て０番目のデータのＤＲＡＭ上のアドレスとなる。これ
を、ロウ・カラムアドレス選択回路１６にて、ＲＡ／Ｃ
Ａ選択信号で切り替えて０番目のデータのロウアドレス
（ＲＡ０）、カラムアドレス（ＣＡ０）の順に出力す
る。

【００６８】１番目のデータのカラムアドレス（ＣＡ
１）はロード付きＦ／Ｆクロックで１番目のデータのア
ドレスに「１」加算した値が出力される。すなわち、０
番目のデータの下位アドレスはロード付きＦ／Ｆ１４か
ら出力されて加算器１５で上位アドレスと加算される
が、その際ロード付きＦ／Ｆ１４から出力は加算器１２
の一の入力端に入力され、加算器１２は一定値選択回路
から出力される「１」を他の入力端に入力し、これらの
加算結果がロード付きＦ／Ｆクロックでロード付きＦ／
Ｆ１４にロードされ、０番目のデータのアドレスに
「１」インクリメントした値がロウ・カラムアドレス選
択回路１６に入力される。

【００６９】同様に、２番目のデータのアドレスは、
「２」、３番目のデータのアドレスは「３」加算した値
が出力される。

【００７０】すなわち、４ｎ（ｎは整数）番目のデータ
のアドレスはアドレスカウンタ１で生成された値がロー
ドされ、４ｎ＋ｍ番目（但し、０≦ｍ≦３）のデータの
アドレスは、ロード付きＦ／Ｆクロックで“１×ｍ”加
算されて生成される。

【００７１】

【発明の効果】以上説明したように、本発明のＣＤ−Ｒ
ＯＭ用ＤＲＡＭアドレス生成回路は、データ入力、エラ
ー訂正、及びデータ出力のアドレス生成回路の他にペー
ジモード用アドレス生成回路を備えたことにより、内部
サイクルが短くなってもページモード用アドレス生成回
路のみを高速化し、データ入力、エラー訂正、データ出
力の各アドレス生成回路を高速化することは必要とされ
ないため、素子のサイズを小さくすることができ、また
低消費電力化を達成するという効果を有する。また、本
発明によれば、シンドローム演算用アドレス生成時にお
いて、ページモードのカラムアドレス生成用の信号パス
が前記従来例よりも短縮し、このためシンドローム演算
用アドレス生成を高速化することができるという効果を
有する。

【図面の簡単な説明】

【図１】本発明の一実施形態の構成を示すブロック図で
ある。

【図２】本発明の一実施形態におけるＣＤドライブから
の入力データをＤＲＡＭへ書き込む際のアドレス生成タ
イミングを説明するためのタイミング図である。

【図３】本発明の一実施形態におけるエラー訂正のシン
ドローム生成用アドレス生成タイミングを説明するため
のタイミング図である。

【図４】本発明の一実施形態におけるホストコンピュー
タへのＤＲＡＭからのデータ出力用のアドレス生成タイ
ミングを説明するためのタイミング図である。

【図５】ＣＤ−ＲＯＭの外付けＤＲＡＭのメモリマップ
を示す図である。

【図６】従来例の構成を示すブロック図である。

【図７】従来例におけるＣＤドライブからの入力データ
をＤＲＡＭへ書き込む際のアドレス生成タイミングを説
明するためのタイミング図である。

【図８】従来例におけるエラー訂正のシンドローム生成
用アドレス生成タイミングを説明するためのタイミング
図である。

【図９】従来例におけるホストコンピュータへのＤＲＡ
Ｍからのデータ出力用のアドレス生成タイミングを説明
するためのタイミング図である。

【符号の説明】

１アドレスカウンタ２２６進カウンタ３４３進カウンタ４加算器５リミッタ６マルチプレクサ７ラッチ８４３倍ＲＯＭ９加算器１０アドレスカウンタ１１マルチプレクサ１２加算器１３一定値選択回路１４ロード付きフリップフロップ１５マルチプレクサ１６ロウ・カラムアドレス選択回路１７ラッチ１８４３倍ＲＯＭ１９アドレスカウンタ２０加算器２１アドレスカウンタ２２フリップフロップ

Claims

(57)【特許請求の範囲】

【請求項１】ＣＤドライブからの入力データをＤＲＡＭ
に書き込むためのアドレス生成回路と、ＣＤ−ＲＯＭのエラー訂正用のアドレス生成回路と、前記ＤＲＡＭからホストコンピュータ側へデータを出力
するためのアドレス生成回路と、前記複数のアドレス生成回路の出力を選択する選択回路
と、前記選択回路の出力値をロードし該出力値に対して予め
定めた所定値を加算する累積加算回路と、を備えたことを特徴とするＣＤ−ＲＯＭ用ＤＲＡＭアド
レス生成回路。
【請求項２】前記累積加算回路が、前記ＣＤドライブか
ら前記ＤＲＡＭへのデータ入力及び前記ＤＲＡＭから前
記ホストコンピュータへのデータ出力と、前記エラー訂
正時におけるＰ系列及びＱ系列と、にそれぞれ対応して
予め定められた値を選択して加算することを特徴とする
ＣＤ−ＲＯＭ用ＤＲＡＭアドレス生成回路。
【請求項３】前記累積加算回路が、前記ＤＲＡＭのカラ
ムアドレスストローブ信号（ＣＡＳ）の立ち上がりエッ
ジにて前記所定値を加算することを特徴とする請求項１
又は２記載のＣＤ−ＲＯＭ用ＤＲＡＭアドレス生成回
路。
【請求項４】所定のカウンタを含むＣＤ−ＲＯＭのエラ
ー訂正のためのシンドローム演算用アドレス生成回路か
ら出力されるアドレスを、ＤＲＡＭをページモードで読
み出す際の先頭アドレスとして用い、該ページモードに
おける後続カラムアドレスを前記先頭アドレスにＰ系列
とＱ系列とに応じてそれぞれ予め定められた所定値を累
積加算して生成するようにしたことを特徴とするＣＤ−
ＲＯＭ用ＤＲＡＭアドレス生成回路。
【請求項５】ＣＤドライブからのデータをＤＲＡＭに書
き込むための第１のアドレス生成回路と、ホストコンピ
ュータ側へ出力するデータを前記ＤＲＡＭから読み出す
ための第２のアドレス生成回路と、複数の前記アドレス
生成回路の出力を選択する選択回路と、を備え、前記Ｃ
Ｄドライブから前記ＤＲＡＭへのデータ入力及び前記Ｄ
ＲＡＭからホストコンピュータへのデータ出力する際
に、前記選択回路で選択された前記第１又は第２のアド
レス生成回路の出力を、前記ＤＲＡＭをページモードで
アクセスする際の先頭アドレスとして用い、該ページモ
ードにおける後続カラムアドレスを該先頭アドレスに
「１」を順次累積加算して生成することを特徴とする請
求項４記載のＣＤ−ＲＯＭ用ＤＲＡＭアドレス生成回
路。