JP2772150B2 - 磁気ディスク・メモリ装置のためのバッファ・メモリ装置の制御法 - Google Patents

磁気ディスク・メモリ装置のためのバッファ・メモリ装置の制御法

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JP2772150B2
JP2772150B2 JP3036291A JP3629191A JP2772150B2 JP 2772150 B2 JP2772150 B2 JP 2772150B2 JP 3036291 A JP3036291 A JP 3036291A JP 3629191 A JP3629191 A JP 3629191A JP 2772150 B2 JP2772150 B2 JP 2772150B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はメモリ装置に関し、特
に、磁気ディスク・メモリ装置のためのバッファ・メモ
リ装置の制御法に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ装置ＤＲＡＭのような一時記憶装置は、文字情報を
一時的に記憶するためのバッファ・メモリとして、磁気
記憶媒体と共によく用いられる。例えば、文字のおのお
のは１つの８ビット情報ワードと１つのパリティ・ビッ
トによって表される。典型的な場合には、９個の並列デ
ータ・ビット線路を用いて、一度に１文字の情報が一時
記憶メモリ装置の中に読み込まれる。典型的な場合に
は、ＤＲＡＭは４ビット幅装置または１ビット幅装置と
して利用可能である。したがって、各文字ワードに付随
する余分のパリティ・ビットの記憶は扱いにくく、その
結果、パリティ・ビットは記憶されない、または別のメ
モリ装置の中に記憶される。
【０００３】
【発明の目的と要約】本発明の１つの目的は、磁気ディ
スク記憶装置のためのＤＲＡＭバッファ・メモリに対す
る制御装置をうることである。この制御装置により、デ
ータ情報とパリティ情報を種々のＤＲＡＭメモリ・モー
ドで記憶するために、低コストの標準的ＤＲＡＭメモリ
の効率的利用がえられる。
【０００４】本発明のこの目的およびその他の目的によ
り、ｘ／ｙ≧２として複数のＤＲＡＭを含むｙビット幅
のバッファ・メモリ装置の中の情報記憶装置のためのｘ
ビット文字データ情報を、一時的に記憶するおよび検索
するための方法がえられる。前記ｘビット情報文字のお
のおのに対し、仮想メモリ・アドレスがそなえられる。
ｚ＞１として情報文字はｚバイト・ブロックに組織化さ
れて記憶される。これらの仮想メモリ・アドレスは、前
記ＤＲＡＭバッファ・メモリの中に前記ブロックのｙビ
ット群を記憶するために、前記バッファ・メモリ装置の
中のメモリ位置の対応するアドレスに変換される。この
変換段階は、前記ブロックの記憶に対し行アドレスを選
定する段階と、前記ブロックに対し基準列アドレスを選
定する段階と、前記ブロックの中の逐次のｙビット群に
対し付加列アドレスを得るために前記基準列アドレスを
ｙだけ逐次に増分する段階とを有する。前記ブロックの
中の前記ｙビット群のおのおのは、ｙビット・データ・
バスを通して、前記ＤＲＡＭバッファ・メモリ装置の１
つの中の前記変換段階によって決定されたアドレス位置
へ転送される。
【０００５】前記方法は、前記ブロックに対しｘビット
・エラー検出コード・ワードを用意する段階と、エラー
検出コード・ワード行アドレスを選定する段階と、前記
ｘビット・エラー検出コード・ワードの第１ ｙビット
群に対しエラー検出コード・ワード基準列アドレスを選
定する段階と、前記ｘビット・エラー検出コード・ワー
ドの第２ ｙビット群に対し第２列アドレスをうるため
に前記エラー検出コード・ワード列アドレスを増分する
段階とをさらに有することが、本発明のまた１つの特徴
である。それから、エラー検出コード・ワードが、ｙビ
ット・データ・バスを通して、前記バッファメモリ装置
の中の前記ｘビット・エラー検出コード・ワードに対す
るアドレス位置へ転送される。
【０００６】仮想メモリ・アドレスを変換する前記段階
は、マルチプレクサ回路を用いて、行アドレスと列アド
レスを選定する段階を有する。前記方法は、行アドレス
および列アドレスをラッチ回路にラッチする段階をさら
に有し、そして列アドレスを増分する段階は、列アドレ
スを増分するために前記ラッチ回路の入力に接続された
マルチプレクサ回路を通して前記ラッチ回路の出力を供
給する段階を有する。
【０００７】前記メモリ装置として、ページ・モードで
動作するまたはスタティック列モードで動作する、ＤＲ
ＡＭを選択することが可能である。
【０００８】
【実施例】次に、本明細書の一部分である添付図面を参
照して、本発明の実施例を説明する。添付図面と下記説
明とにより、本発明の原理がよりよく理解されるであろ
う。
【０００９】本発明の好ましい実施例が添付図面に示さ
れている。本発明は好ましい実施例について説明される
が、しかし本発明がこれらの実施例に限定されるのでは
ないことを断っておく。本発明は特許請求の範囲に包含
されるすべての変更実施例およびすべての同等な実施例
を含むものである。
【００１０】図１は、６８ピン集積回路小形コンピュー
タ装置インタフェースＳＣＳＩ制御回路１０のブロック
線図である。図１に示されているように、種々のインタ
フェースが、信号バスによって、メモリ制御装置１２に
接続される。フォーマッタ・ブロック１４により、種々
の信号線路を通して、磁気記憶ディスクへのインタフェ
ースがえられる。線路１６のＮＲＺ信号はＮＲＺデータ
・フォーマットの入力／出力信号であり、この信号によ
り、フォーマッタ１４の中の論理装置へのまたはこの論
理装置からの、データ・ビットの流れがえられる。線路
１８のＲＤ／ＲＥＦ ＣＬＫ信号は読み出し基準クロッ
クである。この読み出し基準クロックは、磁気ディスク
電子装置のデータ・セパレータから送られてくる、フォ
ーマッタのためのクロック信号である。このクロック信
号の周波数は５ＭＨｚから２４ＭＨｚの範囲内にある。
信号線路２０の読み出しゲート信号ＲＧは読み出しチャ
ンネルを使用可能にする信号であり、この信号により、
制御回路１０はＮＲＺデータを磁気ディスクに入力す
る。書き込みゲート信号ＷＧは書き込み駆動装置を使用
可能にする信号であり、この信号により、制御回路１０
はＮＲＺデータを磁気ディスクに出力する。線路２４の
ＩＮＰＵＴ／ＣＯＡＳＴ信号および線路２６のＯＵＴＰ
ＵＴ信号は、フォーマッタ１４を外部ハードウェアと同
期するのに用いられる一般目的の信号である。ＩＮＤＥ
Ｘ信号は磁気ディスク駆動装置からのインデックス信号
であり、ディスクの１回転当り１回供給される信号であ
る。線路３０のＳＥＣＴＯＲ／ＷＡＭ／ＡＭＤ信号は、
この装置の動作モードに依存して、フォーマッタ１４へ
のまたはフォーマッタ１４からのセクタ入力であり、ア
ドレス・マーク検出入力であり、または書き込みアドレ
ス・マーク出力である。フォーマッタ１４はまた、エラ
ー訂正コード回路ＥＣＣ３２を有する。メモリ制御装置
１２とフォーマッタ１４との間に伝送される信号は信号
バス３４を通る。
【００１１】メモリ制御装置１２と、８０５１インテル
制御装置のような外部マイクロプロセッサとの間のイン
タフェースは、マイクロプロセッサ・インタフェース回
路４０でえられる。マイクロプロセッサ・インタフェー
ス回路４０は、バス４２を通して、メモリ制御回路１２
と通信する。信号線路４４の活性低レベル・チップ・セ
レクト信号は、読み出し動作または書き込み動作のいず
れかに対し、制御装置集積回路１０を使用可能にする。
信号線路４６の活性低レベル読み出しデータ信号ＲＤ
は、ＣＳ信号と関連して、メモリ制御回路１２の中の指
定されたレジスタからバス５２によってえられるデータ
・バスＡＤへ、データを移動させる。マイクロプロセッ
サ・アドレス／データ・バスＡＤ（７：０）は双方向信
号線路に供給される活性高レベル信号を有する入力／出
力バスである。この双方向信号路は、外部マイクロプロ
セッサの多重化されたマイクロプロセッサ・アドレス／
データ・バスに対するインタフェースである。信号線路
４８の活性低レベル書き込みデータ信号ＷＲは、ＣＳ信
号と関連して、データ・バスＡＤからのデータをメモリ
制御装置１２の中の指定されたレジスタへ移動させる。
割り込みリクエスト信号ＩＲＱは、外部マイクロプロセ
ッサに割り込むために、マイクロプロセッサ・インタフ
ェース割り込み制御回路５６からの活性低レベル出力信
号である。集積回路１０の中のクロック制御回路５８
は、マイクロプロセッサ・インタフェース回路４０への
クロック・バス６０に、適切なクロック信号を供給す
る。マイクロプロセッサ・インタフェース回路４０から
フォーマッタ１４への信号は、バス６２を通して送られ
る。
【００１２】ＳＣＳＩインタフェース回路７０により、
ＳＣＳＩバスとメモリ制御装置１２との通信がえられ
る。ＤＢ（７：０）の活性低レベル入力／出力信号線路
はＳＣＳＩデータ線路である。活性低レベル入力／出力
ビジイＳＣＳＩ制御信号ＢＳＹが、信号線路７４に供給
される。活性低レベル入力／出力ＳＣＳＩ ＳＥＬ制御
信号が、信号線路７６に供給される。活性低レベル入力
／出力コマンド／データＳＣＳＩ制御信号Ｃ／Ｄが、信
号線路７８に供給される。活性低レベル入力／出力メッ
セージＳＣＳＩ制御信号は、信号線路８２に供給される
ＭＳＧである。活性低レベル入力／出力リクエスト信号
ＲＥＱは、線路８６の肯定活性低レベル入力／出力信号
ＡＣＫと関連して、ＳＣＳＩデータ転送ハンドシェーク
を構成する。活性低レベル入力／出力ＳＣＳＩアテンシ
ョン制御信号ＡＴＮは、信号線路８８に供給される。活
性低レベル入力／出力ＳＣＳＩリセット信号が、信号線
路９０に供給される。前記ＳＣＳＩ制御信号のすべて
は、ＳＣＳＩスタンダードに従って供給される。ＳＣＳ
Ｉインタフェース回路７０は、信号バス９２を通して、
メモリ制御回路１２に結合される。ＤＲＡＭインタフェ
ース・バッファ・メモリ回路１００は、信号バス１０１
を通して、メモリ制御回路１２に結合される。ＤＲＡＭ
インタフェース回路１００からＤＲＡＭメモリへの外部
接続は、種々の信号線路を通して行なわれる。信号線路
１０２の活性低レベル出力行アドレス・ストローブ信号
ＲＡＳは、ＤＲＡＭメモリに対し、アドレス・ストロー
ブを供給する。信号線路１０４の活性低レベル入力／出
力列アドレス・ストローブ信号ＣＡＳは、第１ＤＲＡ
Ｍ、すなわち唯一のＤＲＡＭ、に対し、アドレス・スト
ローブを供給する。信号線路１０６の第２活性低レベル
出力列アドレス・ストローブＣＡＳ２信号は、第２ＤＲ
ＡＭに対し、アドレス・ストローブを供給する。活性低
レベル出力書き込みストローブ信号Ｗが、信号線路１０
８に供給される。信号線路１１０の活性低レベル出力イ
ネーブル信号Ｇは、ＤＲＡＭ出力駆動装置イネーブル信
号である。アドレス・バス１１２は、９ビットのＤＲＡ
ＭアドレスＡ（８：０）を供給する。活性高レベル入力
／出力信号が、ＤＲＡＭデータ・バスＤＱ（３：０）に
供給される。
【００１３】図２は、集積回路１０のインタフェース回
路の概要図である。データは３個のバス７２，３４，５
２へおよびこれらのバスから、ＤＲＡＭデータ・バス１
１４へ転送される。ＳＣＳＩデータ・バス７２からのデ
ータ、すなわちホスト・データは、ホストＦＩＦＯ１２
０に入力される。フォーマッタ１４からのフォーマット
されたデータは、フォーマットＦＩＦＯ１２２に入力さ
れる。マイクロプロセッサからのバス５２上の読み出し
／書き込みデータは、ウインドＲＡＭ１２４に入力され
る。これらの非同期インタフェースのおのおのへおよび
それらからのバイト／幅データの転送は、それぞれのＦ
ＩＦＯに対して行なわれる。ニブル／幅の転送は、状態
マシン１２６の制御の下で、それぞれのＦＩＦＯの間で
ＤＲＡＭへおよびＤＲＡＭから行なわれる。
【００１４】実施しうるＤＲＡＭ構造体には種々のもの
がある。これらの構造体として、１個の６４Ｋ×４ＤＲ
ＡＭページ・モードまたはスタティック列モード、２個
の６４Ｋ×ＤＲＡＭ、１個の２５６Ｋ×４ＤＲＡＭペー
ジ・モードまたはスタティック列モード、および２個の
２５６Ｋ×４ＤＲＡＭがある。この回路はまた、各３２
ニブル転送に対し２ニブルのパリティを供給する。ＤＲ
ＡＭへおよびＤＲＡＭからの転送は３２ニブル、すなわ
ち１６バイト、のブロックの中にある。調停回路１２８
は、ＤＲＡＭに対する各インタフェース動作に対し、優
先権を与える。フォームＦＩＦＯ１２２からフォーマッ
トされたデータを供給する磁気ディスクのためのディス
ク・シーケンサは、最高の優先権を有する。ＤＲＡＭバ
ッファ・メモリのリフレッシュが、次に高い優先権を有
する。ウインドＲＡＭ１２４の中に記憶される読み出し
／書き込みバスからのマイクロプロセッサは、その次の
優先権を有する。最後に、ホストＦＩＦＯ１２０の中に
記憶されたＳＣＳＩバス７２のホスト・データは、最低
の優先権を有する。調停回路１２８は１６バイト転送の
おのおのの終りに調停を行ない、そして一度にＤＲＡＭ
に対し唯一つのインタフェース・アクシスを許容する。
パリティ発生器／検査回路１３０は、各３２ニブル転送
に対し、２ニブルのパリティを供給する。
【００１５】図３はバッファ・メモリ制御装置のブロッ
ク線図であって、ディスク・メモリからＳＣＳＩバスの
ホスト・コンピュータにデータを転送するのに必要なイ
ンタフェースを示している。この制御装置は、ＤＲＡＭ
バッファ・メモリ１３０に対する３個の非同期インタフ
ェースを処理することができる。図３は、用いられるＤ
ＲＡＭバッファ・メモリ１３０の種々のセクタの概要図
を示している。ディスクＦＩＦＯ１２２からのディスク
情報がＤＲＡＭバッファ１３０のセクタｎ＋２を満たし
ている時、マイクロプロセッサはセクタｎ＋１を訂正す
ることができ、そしてＳＣＳＩバス７２のホストはホス
トＦＩＦＯ１２０を通してセクタｎに読み込むことがで
きる。
【００１６】図４は、ＳＣＳＩバス７２からバス３４に
接続されたディスク・メモリへデータが書き込まれる
時、バッファ・メモリの中に記憶されたデータ情報とパ
リティ情報を示した概要図である。ホストＦＩＦＯ１２
０からの情報は、１６バイト・ブロックのデータでＤＲ
ＡＭに入力される。このブロックに対するパリティはパ
リティ発生器１３０ａで発生され、そしてＤＲＡＭ１３
０のパリティ部分に記憶される。読み出すさいには、Ｄ
ＲＡＭ１３０のパリティ記憶領域とデータ記憶領域との
両方からフォームＦＩＦＯ１２２へ、データが読み出さ
れる。ＤＲＡＭ１３０から読み出された出力データにつ
いてのパリティ検査は、パリティ検査器１３０ｂで実行
される。パリティは書き込みモードの間に発生され、そ
して読み出しモードの間に検査される。パリティは、メ
モリ全体の３２Ｋバイト毎に、パリティのために必要な
２Ｋバイトのアドレス・スペースでもって、ＤＲＡＭの
中の分離した場所に書き込まれる。
【００１７】図５、図６および図７は、種々のＤＲＡＭ
バッファ・メモリ構造体の場合に対し、メモリ制御論理
装置１２とＤＲＡＭバッファ・メモリとの間でデータの
ブロックが転送されるタイミング図を示す。ＤＲＡＭイ
ンタフェース１００は、長さが１６バイトのデータのブ
ロックで動作する。これより短いデータを転送する時は
いつも、ＤＲＡＭインタフェースが情報のブロックを受
け取る前に、制御論理装置によってパッドされる。バッ
ファ制御論理装置はまたパリティを計算する。このパリ
ティは、３２ニブルのデータに対し、２ニブルの縦パリ
ティである。ＤＲＡＭインタフェース１００は、内部論
理装置を簡単にするために、情報の基準アドレスのリマ
ッピングを実行する。けれども、パリティは、ＤＲＡＭ
の内側から見たアドレス・スペースの上部１６分の１の
中に常に配置される。種々の大きさのＤＲＡＭバッファ
・メモリを用いることができる。この大きさの例とし
て、３２Ｋ，６４Ｋ，１２８Ｋ，および２５６Ｋがあ
る。１個の２５６Ｋ ＤＲＡＭにより、１個の３２Ｋバ
ッファがえられる。２個の２５６Ｋ ＤＲＡＭにより、
１個の６４Ｋバッファがえられる。１個の１Ｍ ＤＲＡ
Ｍにより、１個の１２８Ｋバッファがえられる。２個の
１Ｍ ＤＲＡＭにより、１個の２５６Ｋバッファがえら
れる。
【００１８】１個のブロックのデータのノーマル・ペー
ジ・モードＤＲＡＭへの転送順序が、図５に示されてい
る。まず、行アドレスが提示される。それから、３２列
のデータが転送される。その後、パリティ行アドレスが
現われ、その後に２パリティ列からのパリティ情報が続
く。もし単一ページ・モードＤＲＡＭが用いられるなら
ば、最終列以外の各列の情報には列プリチャージ・サイ
クルが付随することに注意されたい。
【００１９】図６は、単一のスタティック列モードＤＲ
ＡＭに対するタイミング図である。もし単一のスタティ
ック列モードＤＲＡＭが用いられるならば、１つの列か
らの情報は、必要なプリチャージ・サイクルを介在する
ことなく、逐次に転送される。もし２個のＤＲＡＭメモ
リが用いられるならば、これらのメモリは自動的に交代
し、１つのＤＲＡＭに対するプリチャージ・サイクル
は、他のＤＲＡＭに対する列サイクルと同時に起こる。
その結果、スタティッタ列ＤＲＡＭでえられるのと同じ
スピードがえられる。したがって、より高価である２個
のＲＡＭ構造のスタティック列ＤＲＡＭを用いる利点は
ない。もし２ＲＡＭ構造のスタティック列ＤＲＡＭを用
いることが必要であるならば、これらのメモリはページ
・モード動作で用いることができる。
【００２０】図７はインタリーブ・ページ・モード・タ
イミング図である。
【００２１】これらのタイミング図からわかることは、
ノーマル・ページ・モードで１つの１６バイト・ブロッ
クの情報の転送に７２サイクルのＤＲＡＭクロックを要
するが、一方、スタティック列モードまたはインタリー
ブ・ページ・モードで同じ転送をするのに、４０サイク
ルのＤＲＡＭクロックでよいことである。この情報の場
合、バッファのバンド幅をうるのにＤＲＡＭの要求され
たスピードの計算、およびクロックのスピードの計算を
行なうことができる。単一ページ・モードＤＲＡＭの場
合、要求される最小サイクル時間は列アクセス時間に等
しい。一方、単一スタティック列ＤＲＡＭまたは２個の
ページ・モードＤＲＡＭの場合には、最小サイクル時間
は、列アクセス時間とアドレス制御スキュ−時間とを加
えたものに等しい。ＤＲＡＭ電源の電圧リップルによる
スピードの変動を許容するために、名目サイクル時間は
最小サイクル時間よりはいくらか遅く設定されることが
好ましい。もし単一のテキサス・インスツルメンツＴＭ
Ｓ４４６４−１２ ２５６Ｋページ・モードＤＲＡＭを
用いた３２Ｋバッファが使用されるならば、６０ｎｓ列
アクセス時間がえられる。クロックは、６１．８ｎｓよ
り大きなサイクル時間に対して設定される。１６バイト
・ブロックの情報の転送のための全時間４，５９４ｎｓ
に対し、または保証されたバンド幅３．４８メガバイト
／秒に対し、ワースト・ケース・スロー・サイクル時間
は６３．８ｎｓであろう。もし２個の２５６Ｋページ・
モードＤＲＡＭが用いられるならば、ワースト・ケース
・スロー時間が６６．９ｎｓの場合、クロックは６４．
９ｎｓより大きく設定され、保証されたバンド幅５．９
８メガバイトの時、１ブロックの情報を転送するのに
２，６７６ｎｓを要する。もし完全８メガバイト・バン
ド幅が要求されるならば、１ブロックの情報は、リフレ
ッシュを考慮して、１９６１ｎｓ毎に転送されなければ
ならない。このことは、列アクセス時間が４５．７ｎｓ
以下であるスタティック列ＤＲＡＭ、または、１対のペ
ージ・モードＤＲＡＭの使用を要求するであろう。
【００２２】図８は、制御論理回路のブロック線図であ
る。この図面には、図１のＤＲＡＭインタフェース回路
１００の主要な素子が示されている。ＤＲＡＭインタフ
ェース回路１００は、制御状態マシン２００およびアド
レス発生器回路２０２を有する。アドレス発生器回路２
０２は、信号バス１１２のアドレス信号をＤＲＡＭバッ
ファ・メモリへ供給する。ＤＲＡＭクロック信号が入力
端子２０４に供給される。このＤＲＡＭクロック信号
は、制御状態マシン２００と、アドレス発生器２０２
と、４対のＤフリップ・フロップのブロックに分配され
る。これらのＤフリップ・フロップのうちの１つが、典
型的な場合、基準数字２０６として示されている。これ
らのＤフリップ・フロップの各対は、それぞれ、信号バ
ス２０８から受け取られる４ビットの読み出しデータの
うちの１ビットを処理する、または信号バス２１０から
受け取られる４ビットの書き込みデータのうちの１ビッ
トを処理する。それぞれの読み出しデータ・ビットおよ
び書き込みデータ・ビットのおのおのは、それぞれのＤ
フリップ・フロップ２１２，２１４の中へ、ＤＲＡＭク
ロックで戻される。ブロック２０６は、ｉ番目のビット
に対するリタイミング回路を示している。図面に示され
ているように、リタイムされた読み出しデータはデータ
・バス２１６に再び集められ、そしてリタイムされた書
き込みデータはデータ・バス２１８に集められる。
【００２３】制御状態マシン２００は、信号線路２２０
のＤＲＡＭクロックを受け取る。リセット信号が、信号
線路２２２から受け取られる。開始信号が、信号線路２
２４から受け取られる。リフレッシュ命令信号が、信号
線路２２６から受け取られる。スタテイック列ＤＲＡＭ
モードが使用中であることを示す信号が、信号線路２３
０から受け取られる。制御状態マシン２００は、反転行
アドレス・セレクトＲＡＳ信号を信号線路１０２に供給
し、および反転列アドレス信号ＣＡＳを信号線路１０４
に供給し、および第２列アドレス信号ＣＡＳ２を信号線
路１０６に供給し、および反転ＤＲＡＭライト・ストロ
ーブＷを信号線路１０８に供給し、およびＤＲＡＭ出力
駆動イネーブル信号Ｇを信号線路１１０に供給する。１
６バイトの情報が転送される時、ダン信号が信号線路２
３４に供給される。
【００２４】前記で説明したように、アドレス発生器
は、信号バス１１２上に、９アドレス・ビットをＤＲＡ
Ｍに対して供給する。アドレス発生器はカウンタを有す
る。このカウンタは、信号線路２３６からこのアドレス
発生器に入力として供給された基準アドレスからカウン
トする。２個のＲＡＭがバッファ記憶装置に対して使用
中であることを示す信号が、信号線路２３８に供給され
る。１メガビットＲＡＭが使用中であるかどうかを示す
信号が、信号線路２４０に供給される。アドレス発生器
２０２の中のカウンタは、制御状態マシンから信号線路
２４２に供給されるカウント・イネーブル信号によって
使用可能にされる。１つのブロックのデータの終りが到
達されたことを示すカウント３２がアドレス発生器の中
で達成された時、制御状態マシン２００に対し、アドレ
ス発生器２０２から信号線路２４３上に１つの信号が出
力される。
【００２５】信号は、信号線路２４２，２４４，２４
５，２４６，２４７および２４８を通して、Ｃｏｎｔｒ
ｏｌ ＦＳＭブロックとＡｄｄｒ Ｇｅｎブロックとの
間を伝送する。これらはマルチプレクサ論理装置のため
のステアリング信号および制御信号である。Ａｐｐｌｙ
Ｒｏｗはマルチプレクサを支配して、データ行アドレ
スを作成する。Ａｐｐｌ Ｃｏｌはそれにデータ列アド
レスを作成することを知らせる。Ａｐｐｌ Ｐａｒ Ｃ
ｏｌはパリティ列アドレスを作成する。Ａｐｐｌｙ １
ｓｔ Ｃｏｌは、これがデータ群またはパリティ群のい
ずれかの第１列アドレスであることを知らせ、そしてカ
ウント・ビットをゼロに設定する。Ｃｏｕｎｔ Ｅｎａ
はこれらがカウントを行なうようにさせる。Ａｐｐｌｙ
ＣｏｌまたはＡｐｐｌｙ Ｐａｒ Ｃｏｌは真であ
り、そしてＡｐｐｌｙ １ｓｔ ＣｏｌまたはＣｏｕｎ
ｔ Ｅｎａはいずれも真ではなく、カウント・ビットは
そのままに保持されるであろう。Ｔｅｒｍｉｎａｌ Ｃ
ｏｕｎｔはデータ・ビットに対するカウント・シーケン
スが完了したＦＳＭへ戻る信号であり、そしてパリティ
が書き込まれるまたは読み出される状態へＦＳＭが移行
することを可能にする。
【００２６】機能的には図８に示されたＤＲＡＭインタ
フェース回路は、図１に示されたように、ＤＲＡＭイン
タフェース１００に対し出力信号を供給する。
【００２７】通常、多数個の異なるサイズのＤＲＡＭを
支援するために、多数個のアドレスが、アドレス発生器
２０２のような回路によって、多重化されることが要求
されるであろう。けれども、与えられたビットに対し、
そのメモリに要求されるすべてのアドレスを供給するの
に必要なアドレス・ビットの数は、９から約４へ実効的
に小さくすることができるように、必要なアドレスを打
ち切ることが可能である。下記の表１は、（信号バス２
３６に供給される）ＩＡ１４〜ＩＡ４で示された１４ビ
ットの内部アドレスを（アドレス・バス１１２に供給さ
れる）Ａ８〜Ａ０で示されたＤＲＡＭへのＤＲＡＭアド
レス線路に接続する、従来の方式を示している。
【００２８】表１は、２つのＤＲＡＭメモリ・サイズに
対して示されている。第１のものは、３２Ｋ ＤＲＡＭ
メモリ・サイズのものであって、これは６４Ｋバイトの
ＤＲＡＭで実施される。第２のものは、６４Ｋ ＤＲＡ
Ｍサイズのものであって、これは２個の６４Ｋ×４ＤＲ
ＡＭによって実施される。これらのおのおのの場合に対
し、内部アドレスに対するビット線路のうちの種々のビ
ット線路が、マルチプレクサを通して、ＤＲＡＭアドレ
ス・ビット線路に接続される。例えば、図６のタイミン
グ図を参照して、データ・ロールに対する内部アドレス
が表の第１行、すなわち、行ラインに与えられる。ＤＲ
ＡＭアドレスＡ７は、内部アドレス線路１３を受け取
る。ＤＲＡＭアドレス線路Ａ５は、内部アドレス線路１
２を受け取る、などである。列データに対するアドレス
は、表１の列ラインの３２個の異なる列アドレスに対し
供給される。ＤＲＡＭアドレス・ビットＡ４〜Ａ０は、
カウンタ・ビットＣＮＴ４〜ＣＮＴ０によって供給され
る。これらのカウンタ・ビットは、内部カウンタの出力
ビットである。表１の第３行はパリティ行アドレスであ
り、そして表１の第４行はパリティ列アドレスである。
表１の第１実施例では、行と、３２個の列と、列の中の
パリティ行とを呼び出すために、３５個のアドレスがＤ
ＲＡＭに供給される。同様に、表１の第２実施例は、６
４Ｋ ＤＲＡＭメモリに対して必要なアドレス多重化を
示す。
【００２９】表１において、２つの異なるメモリ構造体
に順応するために、典型的には、８個の異なる内部アド
レス線路を変更することが必要である。これらの変更
は、適切な内部アドレス線路とカウンタ出力線路とを、
選定されたＤＲＡＭアドレス線路に対して多重化するこ
とによって行なわれる。
【００３０】
【表１】 表 １ Ａ８ Ａ７ Ａ６ Ａ５ Ａ４ Ａ３ Ａ２ Ａ１ Ａ０ ３２Ｋ（６４Ｋ×４ＤＲＡＭ） 行 IA14 IA13 IA12 IA11 IA10 IA9 IA8 IA7 列 IA6 IA5 IA4 Cnt4 Cnt3 Cnt2 Cnt1 Cnt0 ＰＲ 1 1 1 IA14 IA13 IA12 IA11 ＰＣ IA10 IA9 IA8 IA7 IA6 IA5 IA4 I0 ６４Ｋ（２個の６４Ｋ×４ＤＲＡＭＳ） 行 IA15 IA14 IA13 IA12 IA11 IA10 IA9 IA8 列 IA7 IA6 IA5 IA4 Cnt3 Cnt2 Cnt1 Cnt0 ＰＲ 1 1 1 1 IA15 IA14 IA13 IA12 ＰＣ IA11 IA10 IA9 IA8 IA7 IA6 IA5 IA4
【００３１】表２は、本発明による論理装置が、４つの
異なるメモリ構造体に対して、内部アドレスとカウンタ
をＤＲＡＭアドレス線路にいかにマッピングするかを示
したものである。表２において、この情報がビット１
７：４で表されているとして、記号ＩＡｎは内部アドレ
スに関するものであり、そしてＣｎｔｎは１：３２のニ
ブル・カウントに関するものである。もし２個のＤＲＡ
Ｍが使用されるならば、４ビットのニブル・カウントだ
けが用いられる。表２の最初の２つの実施例と表１の実
施例を比較すると、表１では、ＤＲＡＭビット線路Ａ７
は、それに多重化された７個の異なる内部ビット線路を
有していることがわかる。表２の最初の２つの実施例に
対しては、ビット線路Ａ７は、それに多重化された３個
の内部ビット線路だけを有している。したがって、表２
は、内部アドレスをＤＲＡＭアドレス・ビットにマッピ
ングするために、より小形の内部アドレス・マルチプレ
クサを要求する。このことにより、回路は大幅に簡略な
ものとなる。
【００３２】
【表２】 表 ２ (1) ６４Ｋ×４ＤＲＡＭ ３２Ｋ： Ａ８ Ａ７ Ａ６ Ａ５ Ａ４ Ａ３ Ａ２ Ａ１ Ａ０ 行 (X) IA8 IA7 IA14 IA13 IA12 IA11 IA10 IA9 列 (X) Cnt0 Cnt4 Cnt3 Cnt2 Cnt1 IA6 IA5 IA4 パリティ行 (X) IA8 IA6 1 1 1 1 IA5 IA4 パリティ列 (X) Cnt0 IA7 IA14 IA13 IA12 IA11 IA10 IA9 (2) ６４Ｋ×４ＤＲＡＭＳ ６４Ｋ： Ａ８ Ａ７ Ａ６ Ａ５ Ａ４ Ａ３ Ａ２ Ａ１ Ａ０ 行 (X) IA8 IA15 IA14 IA13 IA12 IA11 IA10 IA9 列 (X) IA7 Cnt4 Cnt3 Cnt2 Cnt1 IA6 IA5 IA4 パリティ行 (X) IA7 1 1 1 1 IA6 IA5 IA4 パリティ列 (X) IA8 IA15 IA14 IA13 IA12 IA11 IA10 IA9 (1) ２５６Ｋ×４ＤＲＡＭＳ １２８Ｋ： Ａ８ Ａ７ Ａ６ Ａ５ Ａ４ Ａ３ Ａ２ Ａ１ Ａ０ 行 IA8 IA16 IA15 IA14 IA13 IA12 IA11 IA10 IA9 列 Cnt0 IA7 Cnt4 Cnt3 Cnt2 Cnt1 IA6 IA5 IA4 パリティ行 IA8 1 1 1 1 IA7 IA6 IA5 IA4 パリティ列 Cnt0 IA16 IA15 IA14 IA13 IA12 IA11 IA10 IA9 (2) ２５６Ｋ×４ＤＲＡＭＳ ２５６Ｋ： Ａ８ Ａ７ Ａ６ Ａ５ Ａ４ Ａ３ Ａ２ Ａ１ Ａ０ 行 IA17 IA16 IA15 IA14 IA13 IA12 IA11 IA10 IA9 列 IA8 IA7 Cnt4 Cnt3 Cnt2 Cnt1 IA6 IA5 IA4 パリティ行 1 1 1 1 IA8 IA7 IA6 IA5 IA4 パリティ列 IA17 IA16 IA15 IA14 IA13 IA12 IA11 IA10 IA9
【００３３】図９は図８でブロック線図で示された制御
状態マシン２００のより詳細なブロック線図である。制
御状態マシン２００は、第１プログラム論理装置アレイ
ＰＡ０ ３００と、第２プログラム論理装置アレイＰＬ
Ａ１ ３０１とを有する。これらのアレイにより、種々
の入力信号を状態マシン２００に組み合わせて論理出力
信号をうるための、組み合わせ論理装置がえられる。端
子２０４のＤＲＡＭクロックは、プログラム論理装置ア
レイ３００，３０１の組み合わせ出力をラッチするため
に、多数個のＤフリップ・フロップにクロック信号を送
る。種々のＤフリップ・フロップの出力端子に他の種々
の論理素子がそなえられ、図面に示されているように、
種々の端子に出力信号を供給する。
【００３４】図１０および図１１は、図８に示されたア
ドレス発生器回路２０２の詳細回路図である。本質的に
は、これらの回路は表２の接続構成体を実施する。図１
０および図１１に示されているように、制御状態マシン
２００および種々の他の論理素子によってえられる内部
論理装置に従って、これらのアドレス線路の選定のため
に、バス２３６に供給される内部アドレス信号が、マル
チプレクサ４０１〜４０９として機能する種々のステー
ジおよびまたは反転ステージへ、そのバス上で分配され
る。これらのマルチプレクサ４０１〜４０９のおのおの
は、それぞれのＤフリップ・フロップ４１０〜４１８の
Ｄ入力端子に結合された出力信号を有する。Ｄフリップ
・フロップ４１０〜４１８は、端子２０４に供給される
ＤＲＡＭクロックの制御の下で、これらのマルチプレク
サの出力信号をラッチする。表２に示されているよう
に、種々の列カウント信号ＣＮＴＮは、マルチプレクサ
４２０〜４２５を通して結合されたＤフリップ・フロッ
プ４１３〜４１８のうちの一定のものからの出力信号に
よって供給され、そしてこれらのＤフリップ・フロップ
の出力にラッチされる。
【００３５】本発明の図面に示されているすべての論理
素子は、ＡＴＮＴ１．２５ミクロンＣＭＯＳセル・ライ
ブラリによってえられる、標準セルおよび組み立てブロ
ックであることを断っておく。
【００３６】本発明の特定の実施例についての前記説明
は例示のためのものである。本発明の細部までが、これ
ら特定の実施例によって限定されるものではない。明ら
かに、本発明の範囲内において、多くの変更を行なうこ
とは可能である。本発明の原理とその実際的な応用を最
もよく説明するために、これらの実施例が選定され、そ
して説明されたのである。したがって、特定の用途に応
用するとき、最も適切であるように、本発明の実施例に
種々の変更を行なうことが可能であることは、当業者に
はすぐにわかるであろう。本発明の範囲は、特許請求の
範囲およびそれらと同等なものによってのみ定められ
る。
【図面の簡単な説明】
【図１】４ビット・データ線路を通してＤＲＡＭと通信
するためのバッファ・メモリＤＲＡＭインタフェース回
路を有する集積回路ＳＣＳＩ制御装置の全体機能ブロッ
ク線図。
【図２】ＳＣＳＩ制御装置のバッファ・メモリ制御部分
のブロック線図。
【図３】ディスク・メモリからホスト・コンピュータへ
データを転送するのに必要なインタフェースを示したバ
ッファ・メモリ制御装置のブロック線図。
【図４】ＳＣＳＩインタフェースからディスク・メモリ
へデータが書き込まれる時、データ情報およびパリティ
情報のバッファ・メモリ内への記憶を示したブロック線
図。
【図５】制御論理装置とＤＲＡＭバッファ・メモリとの
間でのデータのノーマル・ページ・モード・ブロック転
送のための１組のタイミング図。
【図６】制御論理装置とＤＲＡＭバッファ・メモリとの
間でのデータのスタティック列モード・ブロック転送の
ための１組のタイミング図。
【図７】制御論理装置とＤＲＡＭバッファ・メモリとの
間でのデータのインタリーブ・ページ・モード・ブロッ
ク転送のための１組のタイミング図。
【図８】本発明によるＤＲＡＭバッファ・メモリのため
の制御論理装置のブロック線図。
【図９】本発明によるＤＲＡＭバッファ・メモリのため
の制御論理装置の状態マシン部分の論理回路図。
【図１０】本発明によるＤＲＡＭバッファ・メモリのた
めの制御論理装置のアドレス・シーケンサ部分の論理回
路図。
【図１１】本発明によるＤＲＡＭバッファ・メモリのた
めの制御論理装置のアドレス・シーケンサ部分の論理回
路図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビッド エム．ルイズ アメリカ合衆国 カリフォルニア州，サ ンタ クルツ，ブルック アベニュー 309 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 3/06 - 3/08

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 ｘ／ｙ≧２として複数のＤＲＡＭを含む
    ｙビット幅のバッファ・メモリ装置の中に情報記憶装置
    のためのｘビット情報文字データを計算機を用いて一時
    的に記憶し読出すための方法であって、 ｚ＞１としてｚ情報文字を含むブロックに組織化された
    前記ｘビット情報文字のおのおのに対し仮想メモリ・ア
    ドレスを用意する段階と、 前記バッファ・メモリ装置の中に前記ブロックのｙビッ
    ト群の記憶のために前記バッファ・メモリ装置の中のメ
    モリ位置の対応するアドレスに前記仮想メモリ・アドレ
    スを変換する段階と、 前記ブロックの前記ｙビット群のおのおのを、４ビット
    データ・バスを通して、前記バッファ・メモリ装置の中
    で前記変換段階によって決定されたアドレス位置へ転送
    する段階と、 を有し、 かつ、前記変換段階が 前記ブロックの記憶のための行アドレスを選定する段階
    と、 前記ブロックのための基準列アドレスを選定する段階
    と、 前記ブロックの逐次のｙビット群に対する増分列アドレ
    スを得るために前記基準列アドレスを逐次に増分する段
    階と、 を有し、 前記方法は更に、 前記ブロックの各々に対しｘビットのエラー検出コード
    ・ワードを与える段階と、 前記バッファ・メモリ装置の中に前記ｘビットエラー検
    出コード・ワードを記憶するアドレスを選定する段階
    と、を有し、 前記アドレス選定段階は、 エラー検出コード・ワード行アドレスを選定する段階
    と、 前記ｘビット・エラー検出コード・ワードの第１のｙビ
    ット群に対するエラー検出コード・ワード基準列アドレ
    スを選定する段階と、 前記ｘビット・エラー検出コード・ワードの第２のｙビ
    ット群に対し第２列アドレスを得るために前記エラー検
    出コード・ワード基準列アドレスをｙだけ増分する段階
    と、を有し、 前記方法は更に、 前記エラー検出コード・ワードを、前記ｙビット・デー
    タ・バスを通して、前記バッファメモリ装置の中の前記
    ｘビット・エラー検出コード・ワードに対する選定され
    たアドレス位置に転送する段階と、 を有する前記方法。
  2. 【請求項２】 ｘ／ｙ≧２として複数のＤＲＡＭを含む
    ｙビット幅のバッファ・メモリ装置の中の情報記憶装置
    に対しｘビット情報文字データを計算機を用いて一時的
    に記憶し読出すための方法であって、 ｚ＞１としてｚ情報文字を含むブロックに組織化された
    前記ｘビット情報文字のおのおのに対し仮想メモリ・ア
    ドレスを用意する段階と、 前記バッファ・メモリ装置の中に前記ブロックのｙビッ
    ト群の記憶のために前記バッファ・メモリ装置の中のメ
    モリ位置の対応するアドレスに前記仮想メモリ・アドレ
    スを変換する段階と、 前記ブロックの前記ｙビット群のおのおのを、４ビット
    データ・バスを通して、前記バッファ・メモリ装置の中
    で前記変換段階によって決定されたアドレス位置へ転送
    する段階と、 を有し、 かつ、前記変換段階が 前記ブロックの記憶に対し行アドレスを選定する段階
    と、 前記ブロックに対し基準列アドレスを選定する段階と、 前記行アドレスと前記基準列アドレスをラッチ回路の中
    に保持する段階と、 前記ブロックの逐次のｙビット群に対する増分列アドレ
    スを得るために前記基準列アドレスを逐次に増分する段
    階と、を有し、 かつ前記増分する段階が前記列アドレスを増分するため
    に前記ラッチ回路の入力に接続されたマルチプレクサ回
    路を通して前記ラッチ回路の出力を供給する段階を有す
    る、前記方法。
  3. 【請求項３】 請求項２において前記ブロックの各々に
    対しｘビットのエラー検出コード・ワードを与える段階
    と、 前記バッファ・メモリ装置の中に前記ｘビットエラー検
    出コード・ワードを記憶するアドレスを選定する段階
    と、を有し、 前記アドレス選定段階は、 エラー検出コード・ワード行アドレスを選定する段階
    と、 前記ｘビット・エラー検出コード・ワードの第１のｙビ
    ット群に対しエラー検出コード・ワード基準列アドレス
    を選定する段階と、 前記ｘビット・エラー検出コード・ワードの第２のｙビ
    ット群に対し第２列アドレスを得るために前記エラー検
    出コード・ワード基準列アドレスをｙだけ増分する段階
    と、を有し、 前記方法は前記エラー検出コード・ワードを、前記ｙビ
    ット・データ・バスを通して、前記バッファメモリ装置
    の中の前記ｘビット・エラー検出コード・ワードに対す
    る選定されたアドレス位置に転送する段階と、 を有する前記方法。
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