JPH0420489B2 - - Google Patents

Info

Publication number
JPH0420489B2
JPH0420489B2 JP60243354A JP24335485A JPH0420489B2 JP H0420489 B2 JPH0420489 B2 JP H0420489B2 JP 60243354 A JP60243354 A JP 60243354A JP 24335485 A JP24335485 A JP 24335485A JP H0420489 B2 JPH0420489 B2 JP H0420489B2
Authority
JP
Japan
Prior art keywords
bit
address
input
data
supplied
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60243354A
Other languages
English (en)
Other versions
JPS62103893A (ja
Inventor
Shigeru Tanaka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP60243354A priority Critical patent/JPS62103893A/ja
Priority to US06/923,044 priority patent/US4833657A/en
Priority to EP86308476A priority patent/EP0225059B1/en
Priority to DE8686308476T priority patent/DE3686994T2/de
Publication of JPS62103893A publication Critical patent/JPS62103893A/ja
Publication of JPH0420489B2 publication Critical patent/JPH0420489B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/04—Addressing variable-length words or parts of words
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management

Description

【発明の詳細な説明】
〔発明の技術分野〕 本発明は、コンピユータ装置のビツトマツプ制
御形の画像表示用端末装置で表示するイメージデ
ータを格納するためのフレームバツフアなどに使
用される半導体メモリ及び半導体メモリシステム
に係り、特にバイトあるいはワード境界に拘らず
メモリ上の任意のビツト位置からアクセスするビ
ツトバウンダリアクセス機能あるいはその主要部
を有するメモリに関する。 〔発明の技術的背景〕 コンピユータの端末装置としてCRT（陰極線
管）表示装置が不可欠のものになつている。特
に、最近では文字だけでなく、グラフイツク画面
をも表示可能とするために、画素単位で表示制御
が可能なビツトマツプ制御形の高解像度のCRT
表示装置の使用が一般化している。 第７図は、ビツトマツプ制御形のCRT表示装
置７１を端末装置に使用するコンピユータシステ
ムの要部を示しており、通常は表示すべきイメー
ジデータをフレームバツフア７２と呼ばれるメモ
リに格納している。なお、７３はプロセツサ、７
４は主メモリ、７５はデータバスである。上記
CRT表示装置７１の分解能が上がり、１画面当
りの情報量が多くなるにつれて、上記フレームバ
ツフア７２は１ビツト構成のメモリよりも１語が
４ビツト構成とか８ビツト構成等の多ビツト構成
のメモリが有利であることが指摘されており、今
後はこれらが多用されてゆくものと考えられる。 上記したようなビツトマツプ制御形のCRT表
示装置が一般化するに伴ない、フレームバツフア
に格納されているイメージデータに対して、画面
の回転、拡大、縮少等の処理を実行可能なイメー
ジ処理装置の実現に対する要求が強くなつてい
る。イメージデータに対するこれらの処理は、一
般に画面上の任意のビツト位置から開始できなけ
ればならない。一方、フレームバツフア内のデー
タは、通常はバイト（８ビツト）あるいはワード
（16ビツト）等の単位で特定のバスラインに接続
されている。したがつて、上記イメージ処理を可
能とするためには、フレームバツフア上でバイト
あるいはワード境界に拘らず、メモリ上の任意の
ビツト位置からバイトあるいはワードデータを読
み出し・書き込みするという機能が（ビツトバウ
ンダリアクセス機能）が必要になる。即ち、第８
図に示すように、フレームバツフアに格納されて
いるイメージデータの１語単位の各データをノー
インタレース方式の画面上の表示位置に対応させ
て並べた場合、画面上の任意のビツト位置からの
データの読み出しあるいは書き込みをするように
アクセスする機能が必要になる。 〔背景技術の問題点〕 然るに、従来は上記ビツトバウンダリアクセス
機能を可能とするイメージ処理装置を実現するた
めに、メモリ外部に多数の論理素子を使用した回
路を構成しており、その回路規模が大きくなり、
コストが高くなるという問題があつた。 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので、
ビツトバウンダリアクセス機能を有し、低コスト
のイメージ処理装置の実現可能な半導体メモリを
提供するものである。 〔発明の概要〕 即ち、本発明は１つのアドレスに対応して複数
ビツトからなる語単位の読み出し動作・書き込み
動作を選択的に行う、または読み出し動作のみを
行う多ビツト構成の半導体メモリにおいて、メモ
リセルアレイと、１つの語の中のビツト位置を示
すビツトアドレスが入力されるビツトアドレス入
力端子とビツトバウンダリ制御入力が入力される
制御入力端子と、前記ビツトアドレスと前記ビツ
トバウンダリ制御入力に応じて、読み出し動作時
には、メモリセルアレイからの読み出しデータを
巡回シフトし、書き込み動作時には、入力データ
を巡回シフトしてシフトしたデータのうち所定の
ビツト位置のデータのみをメモリセルアレイに書
き込み巡回シフト制御回路と、データ読み出し動
作時に、前記ビツトアドレスと前記ビツトバウン
ダリ制御入力に応じたビツト位置の出力を高イン
ピーダンス状態に制御する出力制御回路とを具備
し、少なくとも読み出し系のビツトバウンダリ機
能を具備したことを特徴とするものである。さら
に、書き込み系のビツトバウンダリ機能を実現す
るためには、前記巡回シフト制御回路のシフト方
向を読み出し時とは逆方向にし、ビツトアドレス
の値に応じて所定ビツトを書き込むように制御す
る制御回路を設ければよい。 このようなビツトバウンダリ機能を有するメモ
リをビツトマツプ制御形表示装置の表示データ格
納用のフレームバツフアに用いることによつて画
面の回転、拡大、縮小等の処理を実行可能なイメ
ージ処理装置を低コストで実現できるようにな
る。 〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細
に説明する。 第１図はビツトマツプ制御形のCRT表示装置
で表示すべきイメージデータを格納するためのフ
レームバツフアを示しており、偶数アドレスのメ
モリバンク（偶数バンク１１）と奇数アドレスの
メモリバンク（奇数バンク１２）に分けて構成さ
れており、A0〜Akビツトのアドレスデータのう
ち最小重みビツト（LSB）のA0はアドレスバス
１３、残りのビツトA1〜Akはアドレスバス１４
に供給されており、データバス１５のデータ幅が
８ビツトであるとすれば８ビツトデータ（１語）
のうちのビツトの位置を示すためのビツトアドレ
スデータBAがビツトアドレスバス１６に供給さ
れている。上記奇数バンク１２のメモリは、アド
レス入力A0〜Akとして前記アドレスバス１４か
らのA1〜Akビツトおよび“１”レベルに固定さ
れたA0ビツトが与えられ、ビツトアドレス入力
として前記ビツトアドレスバス１６からビツトア
ドレスデータBAが与えられ、ビツトバウンダリ
制御入力CTLとして前記アドレスバス１３から
A0ビツトが与えられる。一方、偶数バンク１１
のメモリは、アドレス入力A0〜Akとして前記ア
ドレスバス１４のA1〜Akビツトとアドレスバス
１３のA0ビツトとが加算器１７により加算され
て得られたA1〜Akビツトおよび“０”レベルに
固定されたA0ビツトが与えられ、ビツトアドレ
ス入力として前記ビツトアドレスバス１６からビ
ツトアドレスデータBAが与えられ、ビツトバウ
ンダリ制御入力CTLとして前記アドレスバス１
３のA0ビツトがインバータ回路１８により反転
されて得られた0ビツトが与えられる。 なお、本例では上記加算器１７、インバータ回
路１８は前記偶数バンク１１、奇数バンク１２の
メモリチツプとは別チツプに形成されている。 上記偶数バンク１１、奇数バンク１２はそれぞ
れ１つのアドレスに対応して複数ビツトからなる
語の読み出し・書き込みを選択的に行なう、たと
えばバイト構成のスタテイツク型ランダムアクセ
スメモリSRAMが用いられ、このSRAMは従来
のSRAMに比べてビツトバウンダリ機能の主要
機能が付加されるものであり、ビツトアドレス入
力端子が付加されると共に入出力回路部に工夫が
施されている。即ち、第２図は上記バンク用のメ
モリの要部を示しており、内部アドレスバス２
１、アドレスバツフア２２、アドレスデコーダ２
３、メモリセルアレイ２４は従来と同様である
が、メモリセルアレイ２４と入出力バツフア２５
との間に巡回型シフタ（シフト回路）および制御
回路２６が設けられており、上記入出力バツフア
２５における出力バツフアの出力状態を制御する
ための出力制御回路２７が設けられており、ビツ
トアドレス入力およびビツトバウンダリ制御入力
に応じて上記入出力回路部を制御するための種々
の制御信号を発生するビツトバウンダリ制御回路
２８が設けられている。このような入出力回路部
によつて、(1)ビツトアドレス入力BAの値により
定められる所定ビツト数だけ、ビツトバウンダリ
制御入力CLTによつて読み出し結果あるいは書
き込み入力を巡回シフト（読み出し時には左回
転、書き込み時には右回転）することを可能と
し、(2)ビツトアドレス入力BAおよびビツトバウ
ンダリ制御入力CTLに応じて、読み出し時には
読み出し出力データの全ビツトのうち所定のビツ
トをハイインピーダンス状態に制御し、書き込み
時には書き込み入力データの全てビツトのうち所
定のビツトだけを書き込むことを可能とする機能
を実現している。 次に、上記メモリの動作について第３図乃至第
６図を参照して説明する。 (A) 読み出し動作 (A)−１ いま、第３図に示すように遇数バンクに
おける指定アドレスの８ビツトデータのうちの
ビツトアドレス入力BAにより指定するビツト
位置からアクセスし、このビツト位置からの遇
数バンク内のデータＡ（たとえば３ビツト分）
およびこれに連続する奇数バンク内のデータＢ
（５ビツト分）とからなるバイトデータを読み
出す場合、アドレスバス１３のアドレスビツト
A0“０”にされて両バンク１１，１２には同じ
アドレスビツトA1〜Akが入力する。これによ
つて、上記各バンク１１，１２においてそれぞ
れメモリセルアレイから読み出されたバイトデ
ータはビツトアドレス入力BAにより指定され
るビツト数だけシフタにより左方向に巡回シフ
トされる。次に、ビツトバウンダリ制御入力
CTLにより、出力データの全ビツトのうち所
定ビツトがハイインピーダンス状態となり、残
りのビツトは通常の出力状態となるように出力
バツフアが制御される。この場合、ビツトアド
レス入力BAの値とビツトバウンダリ制御入力
CTLの論理レベルとに応じて、出力バツフア
の各ビツト位置は表１に示すように高インピー
ダンス状態Ｚまたは通常の出力状態Ｘに制御さ
れる。
【表】 上記表において、ビツトアドレス入力BAの
値がたとえば「５」、アドレスビツト入力A0が
“０”の場合、偶数バンク１１においては、
CTL入力が“１”レベルであるので出力バツ
フアのうち第１〜第３ビツト位置は通常の出力
状態Ｘであつて、左方向に５ビツト巡回シフト
されているデータＡがデータバス１５に出力さ
れるが、残りの第４〜第８ビツト位置はハイイ
ンピーダンス状態Ｚである。また、奇数バンク
１２においては、CTL入力が“０”レベルで
あるので出力バツフアのうち第１〜第３ビツト
位置はハイインピーダンス状態Ｚであるが、第
４〜第８ビツト位置は通常の出力状態Ｘであつ
て左方向に５ビツト巡回シフトされているデー
タＢがデータバス１５に出力される。したがつ
て、データバス１５上にはデータＡ，Ｂからな
る所望のバイトデータが読み出されることにな
る。 (A)−２ これに対して、第４図に示すように奇数
バンクにおける指定アドレスの８ビツトデータ
のうちビツトアドレス入力BAにより指定する
ビツト位置からアクセスし、このビツト位置か
らの奇数バンク内のデータＡ（たとえば３ビツ
ト分）とこれに連続する偶数バンク内のデータ
Ｂ（５ビツト分）とからなるバイトデータを読
み出す場合、アドレスバス１３のアドレスビツ
ト入力A0は“１”にされ、奇数バンク１２の
アドレスビツト入力A1〜Akの値よりも偶数バ
ンク１１のアドレスビツト入力A1〜Akの値は
上記アドレスビツトA0の値「１」が加算され
ているので「１」だけ大きい。上記各バンク１
１，１２におけるビツトシフト動作は前述した
A0が“０”の場合と同様であるが、奇数バン
ク１２においてはCTL入力が“１”であるの
でBA入力の値がたとえば「５」であるとすれ
ば出力バツフアのうちの第１〜第３ビツト位置
にあるデータＡが出力し、偶数バンク１１にお
いてはCTL入力が“０”であるので出力バツ
フアのうち第４〜第８ビツト位置からデータＢ
が出力し、データバス１５上にはデータＡ，Ｂ
からなる所望のバイトデータが読み出されるこ
とになる。 (B) 書き込み動作 (B)−１ データバス１５上のバイトデータ（説明
の都合上、たとえば３ビツト分のデータＡと５
ビツト分のデータＢからなつているものとす
る）を取り込み、このバイトデータを第５図に
示すように偶数バンク内に指定アドレスにおけ
る８ビツトのうちのビツトアドレス入力BAに
より指定するビツト位置からアクセスし、この
ビツト位置から偶数バンク内に前記データＡを
書き込むと共にこれに連続する奇数バンク内に
前記データＢを書き込む場合、アドレスバス１
３のアドレスビツト入力A0は“０”にされて
両バンク１１，１２には同じアドレスビツト
A1〜Akが入力する。これによつて、上記両バ
ンク１１，１２では前記データバス１５から取
り込まれたデータはビツトアドレス入力BAに
より指定されるビツト数だけシフタにより右方
向に巡回シフトされる。次に、ビツトバウンダ
リ制御入力CTLにより、上記シフトされたバ
イトデータのうち所定のビツトだけがメモリセ
ルアレイ２４に書き込まれ、残りのビツトは書
き込まれないように制御される。この場合、ビ
ツトアドレス入力BAの値とビツトバウンダリ
制御入力CTLの論理レベルとに応じて、シフ
トされたバイトデータの各ビツトに対して表２
に示すように書き込みＸ制御または非書き込み
Ｎ制御が行なわれる。
〔発明の効果〕
上述したように本発明の半導体メモリ及び半導
体メモリシステムによれば、ビツトバウンダリア
クセス機能を有するので、たとえばビツトマツプ
制御形表示装置の表示データ格納用のフレームバ
ツフアに用いることによつて、画面の回転、拡
大、縮小等の処理を実行可能なイメージ処理装置
を低コストで実現できるようになる。
【図面の簡単な説明】
第１図は本発明の半導体メモリの一応用例であ
るイメージ処理装置用フレームバツフアの一例を
示す構成説明図、第２図は本発明の半導体メモリ
の一実施例の要部を示す構成説明図、第３図およ
び第４図は第２図のフレームバツフアにおける読
み出し動作の２つのモードを説明するために示す
図、第５図および第６図は第２図のフレームバツ
フアにおける書き込み動作の２つのモードを説明
するために示す図、第７図はビツトマツプ制御形
CRT表示装置を端末に有するコンピユータシス
テムの一部を示す構成説明図、第８図は第７図中
のフレームバツフアに対するイメージ処理の様子
を説明するために示す図である。 ２４……メモリセルアレイ、２５……入出力バ
ツフア、２６……シフタおよび制御回路、２７…
…出力制御回路、２８……ビツトバウンダリ制御
回路。

Claims (1)

  1. 【特許請求の範囲】 １ １つのアドレスに対応して複数ビツトからな
    る語単位の読み出し動作・書き込み動作を選択的
    に行う、または読み出し動作のみを行う多ビツト
    構成の半導体メモリにおいて、 メモリセルアレイと、 １つの語の中のビツト位置を示すビツトアドレ
    スが入力されるビツトアドレス入力端子とビツト
    バウンダリ制御入力が入力される制御入力端子
    と、 前記ビツトアドレスと前記ビツトバウンダリ制
    御入力に応じて、読み出し動作時には、メモリセ
    ルアレイからの読み出しデータを巡回シフトし、
    書き込み動作時には、入力データを巡回シフトし
    てシフトしたデータのうち所定のビツト位置のデ
    ータのみをメモリセルアレイに書き込む巡回シフ
    ト制御回路と、 データ読み出し動作時に、前記ビツトアドレス
    と前記ビツトバウンダリ制御入力に応じたビツト
    位置の出力を高インピーダンス状態に制御する出
    力制御回路と を具備したことを特徴とする半導体メモリ。 ２ 入力アドレスの最小重みビツトとそれ以外の
    入力アドレスとを加算するアドレス入力加算用の
    加算器を設けたことを特徴とする特許請求の範囲
    第１項に記載の半導体メモリ。 ３ メモリセルアレイと、ビツトアドレス入力端
    子と制御入力端子と、前記各入力端子に入力され
    る入力信号に応じて、読み出し動作時には、メモ
    リセルアレイからの読み出しデータを巡回シフト
    し、書き込み動作時には、入力データを巡回シフ
    トしてシフトしたデータのうち所定のビツト位置
    のデータのみをメモリセルアレイに書き込む巡回
    シフト制御回路と、データ読み出し動作時に、前
    記各入力端子に入力される入力信号に応じたビツ
    ト位置の出力を高インピーダンス状態に制御する
    出力制御回路とを備えた多ビツト構成の半導体メ
    モリを、奇数用バンクと偶数用バンクに用いた半
    導体メモリシステムにおいて、 アドレスバスから供給されるアドレスの最小重
    みビツトを、奇数バンクの制御入力端子にはその
    まま供給し、偶数バンクの制御入力端子には反転
    して供給し、 ビツトアドレスバスから供給されるビツトアド
    レスを奇数バンクと偶数バンクのビツトアドレス
    入力端子に供給し、 アドレス入力の最小重みビツトを、奇数バンク
    では”１”レベルに偶数バンクでは”０”レベル
    に固定し、 アドレス入力の最小重みビツト以外のビツト
    は、奇数バンクにはアドレスバスから供給される
    アドレスをそのまま供給し、偶数バンクにはアド
    レスバスから供給されるアドレスの最小重みビツ
    トとそれ以外のアドレスビツトとを加算器を用い
    て加算して供給する ことを特徴とする半導体メモリシステム。
JP60243354A 1985-10-30 1985-10-30 半導体メモリ及び半導体メモリシステム Granted JPS62103893A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP60243354A JPS62103893A (ja) 1985-10-30 1985-10-30 半導体メモリ及び半導体メモリシステム
US06/923,044 US4833657A (en) 1985-10-30 1986-10-24 Semiconductor frame buffer memory
EP86308476A EP0225059B1 (en) 1985-10-30 1986-10-30 Semiconductor memory
DE8686308476T DE3686994T2 (de) 1985-10-30 1986-10-30 Halbleiterspeicher.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60243354A JPS62103893A (ja) 1985-10-30 1985-10-30 半導体メモリ及び半導体メモリシステム

Publications (2)

Publication Number Publication Date
JPS62103893A JPS62103893A (ja) 1987-05-14
JPH0420489B2 true JPH0420489B2 (ja) 1992-04-03

Family

ID=17102585

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60243354A Granted JPS62103893A (ja) 1985-10-30 1985-10-30 半導体メモリ及び半導体メモリシステム

Country Status (4)

Country Link
US (1) US4833657A (ja)
EP (1) EP0225059B1 (ja)
JP (1) JPS62103893A (ja)
DE (1) DE3686994T2 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5201037A (en) * 1986-04-28 1993-04-06 Hitachi, Ltd. Multi-port memory as a frame buffer
JPH0731496B2 (ja) * 1986-07-25 1995-04-10 沖電気工業株式会社 画像表示制御装置
US5276846A (en) * 1986-09-15 1994-01-04 International Business Machines Corporation Fast access memory structure
JPS63195452U (ja) * 1987-06-02 1988-12-15
GB2206984B (en) * 1987-07-14 1992-01-15 Sony Corp Methods of and apparatus for storing digital video signals
JPS6428752A (en) * 1987-07-24 1989-01-31 Toshiba Corp Data processor
DE3829261A1 (de) * 1988-08-29 1990-03-01 Siemens Ag Verfahren zur abfrage der daten eines bildspeichers einer datenverarbeitungsanlage
US4916654A (en) * 1988-09-06 1990-04-10 International Business Machines Corporation Method for transfer of data via a window buffer from a bit-planar memory to a selected position in a target memory
US4982343A (en) * 1988-10-11 1991-01-01 Next, Inc. Method and apparatus for displaying a plurality of graphic images
US5027326A (en) * 1988-11-10 1991-06-25 Dallas Semiconductor Corporation Self-timed sequential access multiport memory
US5179691A (en) * 1989-04-12 1993-01-12 Unisys Corporation N-byte stack-oriented CPU using a byte-selecting control for enhancing a dual-operation with an M-byte instruction word user program where M<N<2M
US5121354A (en) * 1990-03-12 1992-06-09 International Business Machines Corp. Random access memory with access on bit boundaries
JPH0831276B2 (ja) * 1990-06-15 1996-03-27 松下電器産業株式会社 半導体メモリ
US5179372A (en) * 1990-06-19 1993-01-12 International Business Machines Corporation Video Random Access Memory serial port access
US5121360A (en) * 1990-06-19 1992-06-09 International Business Machines Corporation Video random access memory serial port access
US5285421A (en) * 1990-07-25 1994-02-08 Advanced Micro Devices Scheme for eliminating page boundary limitation on initial access of a serial contiguous access memory
US5247644A (en) * 1991-02-06 1993-09-21 Advanced Micro Devices, Inc. Processing system with improved sequential memory accessing
US5559990A (en) * 1992-02-14 1996-09-24 Advanced Micro Devices, Inc. Memories with burst mode access
US5544338A (en) * 1992-12-31 1996-08-06 International Business Machines Corporation Apparatus and method for raster generation from sparse area array output
US5500818A (en) * 1993-10-29 1996-03-19 Sun Microsystems, Inc. Method and apparatus for providing accurate T(on) and T(off) times for the output of a memory array
JP3965620B2 (ja) * 1999-05-28 2007-08-29 株式会社ルネサステクノロジ 記憶装置および記憶方法並びにデータ処理システム
US7487505B2 (en) * 2001-08-27 2009-02-03 Intel Corporation Multithreaded microprocessor with register allocation based on number of active threads
US7216204B2 (en) 2001-08-27 2007-05-08 Intel Corporation Mechanism for providing early coherency detection to enable high performance memory updates in a latency sensitive multithreaded environment
US7225281B2 (en) 2001-08-27 2007-05-29 Intel Corporation Multiprocessor infrastructure for providing flexible bandwidth allocation via multiple instantiations of separate data buses, control buses and support mechanisms
US6868476B2 (en) * 2001-08-27 2005-03-15 Intel Corporation Software controlled content addressable memory in a general purpose execution datapath
US7610451B2 (en) * 2002-01-25 2009-10-27 Intel Corporation Data transfer mechanism using unidirectional pull bus and push bus
US7337275B2 (en) * 2002-08-13 2008-02-26 Intel Corporation Free list and ring data structure management
US6941438B2 (en) 2003-01-10 2005-09-06 Intel Corporation Memory interleaving
US7213099B2 (en) * 2003-12-30 2007-05-01 Intel Corporation Method and apparatus utilizing non-uniformly distributed DRAM configurations and to detect in-range memory address matches
FR2884002B1 (fr) * 2005-04-01 2008-03-07 St Microelectronics Sa Procede d'adressage d'un symbole dans une memoire, et dispositif de traitement de symboles
DE102006009026A1 (de) * 2006-02-27 2007-08-30 Infineon Technologies Ag Speicheranordnung
KR100764052B1 (ko) * 2006-08-03 2007-10-08 삼성전자주식회사 유동적 어드레스 바운더리를 갖는 플래시 메모리 장치 및그것의 프로그램 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55118170A (en) * 1979-03-06 1980-09-10 Mitsubishi Electric Corp Memory access device
JPS59174958A (ja) * 1983-03-24 1984-10-03 Ricoh Co Ltd メモリへのデ−タ書込み方法
JPS59218566A (ja) * 1983-05-27 1984-12-08 Hitachi Ltd メモリアクセス回路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3440615A (en) 1966-08-22 1969-04-22 Ibm Overlapping boundary storage
JPS53114617A (en) * 1977-03-17 1978-10-06 Toshiba Corp Memory unit for picture processing
DE3015125A1 (de) * 1980-04-19 1981-10-22 Ibm Deutschland Gmbh, 7000 Stuttgart Einrichtung zur speicherung und darstellung graphischer information
DE3138897A1 (de) * 1981-09-30 1983-04-14 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung zur verarbeitung von speicheroperanden fuer dezimale und logische befehle
US4500958A (en) 1982-04-21 1985-02-19 Digital Equipment Corporation Memory controller with data rotation arrangement
DE3381991D1 (de) * 1982-06-28 1990-12-20 Toshiba Kawasaki Kk Bildanzeigesteuereinrichtung.
US4667190A (en) * 1982-07-30 1987-05-19 Honeywell Inc. Two axis fast access memory
US4667313A (en) * 1985-01-22 1987-05-19 Texas Instruments Incorporated Serially accessed semiconductor memory with tapped shift register
US4742474A (en) * 1985-04-05 1988-05-03 Tektronix, Inc. Variable access frame buffer memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55118170A (en) * 1979-03-06 1980-09-10 Mitsubishi Electric Corp Memory access device
JPS59174958A (ja) * 1983-03-24 1984-10-03 Ricoh Co Ltd メモリへのデ−タ書込み方法
JPS59218566A (ja) * 1983-05-27 1984-12-08 Hitachi Ltd メモリアクセス回路

Also Published As

Publication number Publication date
DE3686994T2 (de) 1993-04-08
DE3686994D1 (de) 1992-11-26
EP0225059A2 (en) 1987-06-10
US4833657A (en) 1989-05-23
EP0225059A3 (en) 1989-09-20
JPS62103893A (ja) 1987-05-14
EP0225059B1 (en) 1992-10-21

Similar Documents

Publication Publication Date Title
JPH0420489B2 (ja)
EP0492939B1 (en) Method and apparatus for arranging access of VRAM to provide accelerated writing of vertical lines to an output display
KR100245535B1 (ko) 이중 뱅크 메모리와 이를 사용하는 시스템
JP2897886B2 (ja) ランダム・アクセス・メモリー装置
KR100425228B1 (ko) 듀얼-데이터 레이트 동기식 동적 랜덤 액세스메모리/동기식 그래픽 랜덤 액세스 메모리용의 풀 페이지증분/감분 버스트
JPH0528765A (ja) メモリ制御回路
JPH0429069B2 (ja)
JPH10505935A (ja) 改善されたメモリアーキテクチャ、及びこれを利用するデバイス、システム及び方法
JP2772150B2 (ja) 磁気ディスク・メモリ装置のためのバッファ・メモリ装置の制御法
EP0398510A2 (en) Video random access memory
US6108015A (en) Circuits, systems and methods for interfacing processing circuitry with a memory
US4608678A (en) Semiconductor memory device for serial scan applications
JPH08180675A (ja) 多重ページメモリ
US4896301A (en) Semiconductor memory device capable of multidirection data selection and having address scramble means
EP0057096A2 (en) Information processing unit
EP0487819B1 (en) Video random access memory with fast, alligned clear and copy
US5910919A (en) Circuits, systems and methods for modifying data stored in a memory using logic operations
JPH1040679A (ja) シングルチップフレームバッファ、単一のチップ上に製造されたフレームバッファ、ディスプレイサブシステムおよびフレームバッファ構成方法
JPH0636550A (ja) 半導体記憶装置
JP2845491B2 (ja) グラフデータのプレーンパツク変換回路
JPS5870276A (ja) ビデオメモリの書込み，読出し方法
JPS6141183A (ja) デイジタル記憶装置
JPS62146480A (ja) 半導体記憶装置
JPS60173587A (ja) デ−タ処理装置
JPS59219780A (ja) グラフイツクメモリ・アクセス回路